KR890004454B1 - 논리회로 - Google Patents

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KR890004454B1
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가쯔히꼬 수야마
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후지쓰가부시끼가이샤
야마모도 다꾸마
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Abstract

내용 없음.

Description

논리회로
제 1a 도 및 제 1b 도는 MOSFET와 그의 특성들에 의해 형성된 인버터회로의 일예를 나타내는 도면.
제 2a 도 및 제 2b 도는 접합형 FET와 그의 특성들에 의해 형성된 종래의 인버터회로의 일예를 나타내는 도면.
제 3a도 내지 제 3f 도는 FET들을 설명하는 도면들.
제 4a 도 및 제 4b 도는 본 발명의 일실시예의 논리회로와 그의 특성들을 나타내는 도면들.
제 5 도, 제 6도 및 제 7 도는 본 발명의 회로들의 구체적인 예들을 나타내는 회로도들.
제 8 도는 본 발명을 메모리셀의 비트라인 풀엎회로에 적용한 일실시예를 나타내는 도면.
본 발명은 접합형 또는 쇼트키 베리어 게이트형 전계효과 트랜지스터(FET)에 의해 형성되는 인버터회로와 같은 논리회로에 관한 것이다.
최근에, 실리콘(Si)반도체 기판대신 갈리움 아세나이트(GaAS)를 이용하는 직접회로의 사용이 그들의 고속응답특성으로 인해 널리 확산되고 있다. 그러나, GaAs기판의 사용은 여러가지 문제점을 유발시킨다. 예를들어, MOS형 FET들의 제조가 어려우므로 결국 MOS FET들을 접합형이나, 쇼트키 베리어 게이트형 FET들로 대치해야만 된다, MOS FET들을 현재 종래의 Si기판에 광법위하게 사용된다. 왜냐하면, 이는 고양형 FET를 쉽게 제조할 수 있기 때문이다.
통상적으로, 공핍형이나 고양향 FET들은 논리회로에서 광범위하게 사용되는 인버터회로들에서 부하저항들로서 사용되나 고양형 FET는 주로 구동기 트랜지스터로서 더 사용된다. 접합형 FET는 보통 공핍형이다. 그러나, 접합형 FET는 그내의 불순물의 총량을 감소시켜 줌으로서 고양형 FET(엄격히 말하여 상시 오프형 FET)로 변환될 수 있다.
접합형 FET를 사용하는 논리회로의 설계나 제조시에 몇가지 문제점들이 야기된다. 예를들어(1) FET들의 임계전압(±0.01V)를 엄격히 제어할 필요가 있다. (2)논리진폭을 증가시킬 수 없다. 왜냐하면 장벽(built-in)전압(GaAs) 쇼트키형 접합에서 0.7V)보다 더 큰 손방향 전압이 게이트 접합에 인가될 수 없기 때문이다. 그러나, 접합형 FET의 사용은 다음과 같은 장점을 갖고 있다.
(1) 논리진폭이 작기 때문에 전력소비가 작고 동작속도가 빠르게 되고, (2)반도체기판으로서 Si 이외의 재료를 사용하여 초고속 IC를 얻을 수 있다.
그러나, 이후 상태히 보이는 바와같이, 접합형 FET에 의해 형성된 인버터회로에서는 출력레벨이 전원전압에 달려있고 입력과 출력간의 논리레벨들이 조절될때 전원전압을 증가시킬 수 없다. 그러므로, MOS FET와 동일한 특성을 얻을 수 없다.
본 발명의 목적은 상술한 단점들을 제거할 수 있는 접합형이나 쇼트키 베리어 게이트형 FET들에 의해 형성된 논리회로를 제공하는 데 있다.
본 발명의 또다른 목적은 MOS FET가 부하 FET의 게이트전압범위를 제한시켜 사용되는 것과 동일한 특성을 갖는 논리회로를 제공하는데 있다.
본 발명의 또 다른 목적은 메모리셀 트랜지스터들을 파괴 시키지 않는 비트라인 풀엎회로(bit line pull-up circuit)을 갖는 메모리회로를 제공하는데 있다.
상술한 목적들은 접합형이나 쇼트키 베리어형 FET에 의해 형성되는 구동기 트랜지스터 및 부하트랜지스터와, 구동기 트랜지스터의 게이트에 연결되는 입력단자와, 그리고 부하트랜지스터의 게이트에 연결되어 부하트랜지스터 및 구동기 트랜지스터의 임계치들의 합보다 더 크며 부하트랜지스터의 장벽전압과 구동기 트랜지스터의 임계전압의 제 1 합과 구동기 트랜지스터의 장벽전압과 부하트랜지스터의 임계전압의 제 2 합중 낮은 값보다 더 낮은 레벨을 발생시키는 게이트전압발생기로 구성되는 논리회로를 제공함으로써 달성될 수 있다.
본 발명의 또다른 특징들이나 장점들을 이해하기 위해 첨부된 도면들을 참고로 하여 양호한 실시예들을 상세히 설명한다. 그러나, 본 발명의 범위가 여기에만 제한되는 것은 아니다.
제1a도는 통상의 n채널 MOS FET에 의해 형성된 인버터회로의 구성을 나타내는 도면으로서, 여기서 Q1은 구동기 FET, Q2는 부하 FET, 그리고 모든 트랜지스터들은 고양형이다. VIN은 입력단자, VOUT는 출력단자, VDD는 전원 그리고 COM은 공통접지이다. 부하 FET Q2는 게이트와 드레인이 함께 연결된 MOS 다이오드로서, VDD가 특정한 값보다 더 높을때 부하 FET Q2는 온 상태에 있다. 이 회로에서, 순방향 상승전압은 FET Q2의 임계전압으로 인하여 변동된다. 제 1b 도에서, A는 FET Q1의 드레인 1-V 특성곡선을 나타내는 것으로, 여기서 X축은 드레인과 소오스간의 전압 VDS을 나타내며, Y축은 드레인전류 ID를 나타내며, Vth1은 FET Q1의 임계전압을 나타내며, B는 MOS FET Q2의 부하곡선을 나탠다. 이 V-1 특성은 다음 방정식(승특성)에 따라 변동한다.
lLβ2(V-DD-VOUT-Vth2)2
여기서, lL은 부하전류 즉, FET Q2의 전류이며, 출력 VOUT는 선들 A와 B의 교차점에 의해 결정되며 그리고 소정의 출력진폭은 부하 FET Q2의 임계전압 Vjh2를 적당히 선택함으로써 얻어진다.
제2a도에서 보인 바와같이, 접합형 FET가 제1(a)도의 것과 비슷한 회로구성으로 사용될 경우 부하 FET Q4는 단순히 하나의다이오드로서 동작하므로 부하특성은 FET4의 임계전압이 변동될때조차 변동하지 않는다. 즉, 제2(b)도에 보인 바와같이 곡선 A는 FET Q3의 1-V특성곡선을 나타내며, 곡선 B는 FET Q4로 인한 부하선을 나타낸다. 부하곡선 B는 실선은 VDD-VOUT<VBl(VBl은 장벽전압임)인 상태를 나타내므로 이 경우에 게이트전류는 흐르지 않으며, V-1 특성은 MOS FET에서와 같이 다음식에 따라 변동한다.
lL=β2(V-DD-VOUT-Vth2)2
그러나, 부하곡선 B의 점선은 VDD-VOUT>VBl인 상태를 나타내는 것으로, 이 경우에, 순방향 포화전류 lL은 다음식에 의해 보인 바와같이 게이트접합내에 흐른다.
Figure kpo00002
즉, 접합형 FET에서, VDD가 낮아서 부하곡선이 제2(b)도에 실선으로 보인 바와같이 될때 동일한 진폭을 MOS FET에 의해 형성된 인버터회로에서와 같이 얻을 수 있다. 그러나 VDD가 높게되어 제2(b)도에 점선으로 보인 바와같이될때 진폭 즉, 출력변동을 얻을 수 있다. 제2(a)도에 보인 바와같이 입력 VIN의 논리레벨이 0-VbI일때, 출력 VOUT의 논리레벨은 전원전압 VDD에 따라 좌우되며 그의 범위는 (VDD-Vbi)-VDD에 있다. 그러므로 입력 및 출력논리레벨들이 세트될때 VDD의 레벨이 고레벨로 세트될 수 있도록 VDD=VbI를 세트시킬 필요가 있다.
그 다음, FET들의 구성소자들에 대해 설명한다. 제3(a)도 내지 제3(f)도는 이러한 구성들을 설명하는 도면들이다. 제3(a)도와 제3(b)도는 쇼트키 베리어 게이트와 접합형 FET들 (이후 접합형으로 호칭함)을 나타내며, 제3(c)도는 MOS FET를 나타낸다. 접합형 FET의 기판 1은 GaAs에 의해 형성되어 절연성이므로 결국, 도전성이 되도록 소오스, 드레인과 채널 영역들에 불순물들을 도우프시키며 소오스 전극 S와 드레인전극 D를 소오스와 드레인 영역들 n+, n+로 각각 부여하고 게이트전곡 G를 채널영역 n에 부여한다. AuGe는 소오스전극 S와 드레인전극 D용으로 사용되며, WS1는 게이트전극 G(제3a도 참조)용으로 사용된다.
종래의 장치에서와 같이 제3c도에 보인 MOSFET의 기판 2는 S1로 제조된다. 그러나, 게이트 산화막(SiO2) 3은 게이트 전극 G와 기판 2사이에 샌드위치되어 있는 것이 다르다.
제3d도는 쇼트키 베리어형 FET의 드레인-소오소 전압 VDS와 드레인전류 ID간의 특성을 나타내며, 제3e도는 접합형 FET의 드레인-소오스전압 VDS와 드레인전류 ID간의 특상을 나타낸다. 제3d도와 제3e도에서, 게이트전압은 매개변수로서 사용된다. 제3f도에는 접합형 FET의 게이트 전압전류 특성을 나타내는 것으로 게이트전압 VG가 예정된 전압보다 더 크게 상승될때 게이트 접합전류가 흐른다. 이는 다이오드의 특성이다.
제4a도는 본 발명의 일실시예의 회로도로서, 여기서 표시번호 1은 게이트전압 발생기이고 트랜지스터 Q5및 Q(는 상시 오프형 접합 FET들이다. 구동 FET Q5의 상수들이 β1, Vth1이고, FET Q6의 상수들은 β2, Vth2, 그리고 FET Q6의 게이트전압은 게이트전압 발생기 1로부터 제공된 VR이라고 가정할때, 따라서, 부하특성은 제4b도에 보인 바와같이 된다.
즉, FET의 I-V 특성은 전류포화영역에서 lD-β(VGS-Vth)2이며, 두 FET Q5, Q6가 전류포화영역에서 동작될때 다음식이 성립한다.
β1(VIN-Vth1)2=β2VL-VOUT-Vth2)2
따라서, 식(1)로부터 VINVth1과 VOUTVR-Vth2의 범위에서,
Figure kpo00003
또한 출력 VOUT는 VIN=Vth1일때 최대가 된다.
VOUT(최대)=VR-Vth2
그러므로 다음식(3)으로부터 출력전압의 최대값 VOUT(최대)은 게이트전압 VR에 의해 제어될 수 있다.
FET들 Q5와 Q6에 의해 형성된 인버터회로가 FET들 Q5a가 Q6a에 의해 형성된 다음단 인버터에 연결될때 다음 상관관계가 요구된다.
V1VOUT조 건
저(L)레벨 H 레벨 Vth1<VR-Vth=VHVbiQ5a를 온 시키기 위해
고(H)레벨 L 레벨 VR-VbiVLVthQ5a를 오프 시키기 위해
상기 관계에서 Vbi는 다음단 트랜지스터 Q5a의 장벽전압을 나타낸다. 즉, 출력전압의 H레벨은 트랜지스터 Q5a의 게이트전류가 흐르지 않도록 트랜지스터 Q5a의 Vbi보다 더 낮거나 동일해야만 한다. 그러므로, VOUT(최대) Vbi를 식(3)에 대하면,
VRVbl+Vth2(4)
그러므로 식(4)와 식(5)로부터,
Vth+Vth<RR VVbf+Vth2(6)
즉, VR의 값이 상술한 범위내에서 설정될때 제4(b)도에서 보인 부하특성은 MOSFET의 것과 동일하게 된다. 더우기, 트랜지스터Q5a는 게이트전류에 의해 파괴되지 않는다.
즉, 제4a도에 보인 회로에서, 입력전압 VIN이 Vth1근처로 감소될때 FET Q5의 드레인 전류는 감소되고 그의 출력전압은 상승한다. 그 다음, 출력전압 VOUT가 VR-Vth2로 증가할때 부하 FET Q6는 오프되어 출력전압은 그후 변동되지 않는다. 이 전압은 식(3)에 보인 바와같이 전압 VR에 달려있다. 값 VR이 VR>Vbi+Vth2에 세트될때 VOUT는 값 Vbl보다 더 높아진다. 그러나, FET들 Q5a와 Q6a에 의해 형성된 다음 인버터의 입력이 연결되어 VOUT>Vbl에 세트될때 전류는 FET Q5a의 게이트접합 또는 베리어(장벽)를 통하여 다음단에서 흐르므로 결국 출력전압 VOUT는 감소한다.
만일 이 전류가 크면 다음단 트랜지스터 Q5a의 게이트는 용단되므로 결국, 본 발명에서 출력전압 VOUT는 장벽전압 Vbl보다 더 크게되는 것으로부터 방지된다.
출력전압의 저레벨에 관하여, VOUT의 저레벨은 레벨 VR-Vbf에서 클램프된다. 왜냐하면 만일 VOUT가 VR-Vbl보다 더 낮게될 경우, 부하 FET Q6의 게이트접합 또는 장벽은 도통한다. 그리고 또한 VOUT의 저레벨은 Q5a의 Vth1보다 더 낮아야만 한다. 그러므로, VR-Vbl=VL=Vth1.
즉,
VRVbl+Vth1
(6)과 (7)식을 조합하면,
Vth1+Vth2<VR(Vbl+Vth2) 또는 (Vbl+Vth1)
만일 Vth1>Vth2또는 Vth1=Vth2일 경우, 식(8)은 Vth1+Vth2<VRVbl+Vth2가 되어야만 한다.
제5도 및 제6도는 제4(a)도에 보인 게이트전압 발생기 1의 구체적인 실시예들을 나타낸다. 제 5 도에서, 트랜지스터 Q7은 구동기 FET이고, Q8은 부하트랜지스터 Q7a, Q8b1는 다음단 FET들이다. 여기서, 게이트전압 VR은 저항 R1및 R2에 의해 전원전압을 분배하여 형성되며, 모든 트랜지스터들은 GaAs MESFET 들이며, Vth=+0.1V이다.
쇼트키형 트랜지스터의 값 Vbl가 +0.7V, VDD= +2V인 것으로 가정할때 저항들의 값은 R1=8Kohm, R2=12Kohm, 그리고 게이트전압 VR은 VR=0.8V가 된다. 이러한 동작조건하에, 입력전압 VIN이 0.1볼트일때 출력전압 VOUT는 0.7볼트가 되며, 입력전압 VIN이 0.7볼트일때 출력전압 VOUT는 0.1볼트가 된다.
제 6 도에서, Q10은 구동기 FET이고, Q11은 부하 FET, Q10a와 Q11a는 다음단 인버터를 형성한다. 제 6 도에서, 구동 FET Q10은 Vth=0.1V를 갖고 고양형이며, 부하 FET Q11은 Vth=-0.7V를 갖는 공핍형 FET이며, 양자는 제 5 도에서와 같이 GaMa MESFET들이다. 그의 장벽전압은 +0.7볼트이다. 제 6 도에서, 부하 FET Q11의 게이트전압 VR은 VDD=+2V 일때 공통단자에 연결되며, 이역시 식(4)를 만족시킨다. 즉, VIN이 0.1볼트일때 VOUT는 0.7볼트가 되며, VIN이 0.7볼트일때 VOUT는 0볼트가 되므로 결국, 부하 FET의 게이트는 비도전성이 되어 제 5 도의 것과 동일한 특성을 얻을 수 있다.
제 7 도는 제 5 도의 실시예의 수정으로서 여기서, 부하 게이트전압 VR은 공핍형 FET Q31과 접합형 FET의 드레인과 소오스간을 단락시켜 형성한 다이오드 Q32(순방향장 벽전압 Vbl)을 이용하는 정전류원에 의해 발생된다. 제 7 도에서, 값 VR은 Vbl와 동일한 수 있기 때문에, 부하 FET가 상시 오프형(V+h20)일때 식(4)는 만족될 수 있다. 제 7 도에 보인 바와같이 다이오드를 이용하여 발생된 게이트전압 VR은 제 5 도에 보인 바와 같은 저항을 사용하여 발생하는 것보다 더 큰 정밀성을 갖는다.
제8a도는 스태틱 메모리내의 비트라인 풀엎회로에 적용될때의 본 발명의 일실시예로서, BL,
Figure kpo00004
는 비트라인들 이며, WL은 워드라인들이다. 메모리셀 MC에서, Q21과 Q22는 구동기 FET들이고, Q23과 Q24는 구동기들 Q21과 Q22와 함께 플립플롭회로를 형성하기 위한 내부 부하 FET들이며, Q25와 Q26은 전송 FET들이다. 그리고 Q27과 Q28은 비트라인 풀엎 FET들이다. 그러므로, 트랜지스터 쌍들 Q17과 Q21, Q28과 Q22는 제4a도에 보인 바와같은 인버터회로를 형성한다. 내부부하 FET들 Q23, Q21● 형 으로서 여기서, Vth=-0.7V이고 다른 FET들은 고양형으로서, 여기서 Vth=+0.1V이다. 게이트들은 길이가 모두 1㎛이고, Q21, Q22, Q25및 Q26의 게이트폭은 10㎛이며, Q23과 Q24의 게이트폭은 2㎛이며, Q27과 Q28의 게이트폭은 20㎛이다. 제 7 도에서 보인 회로는 게이트전압 발생기로서 사용된다. 또한 제 8 도에서, FET들 Q35와 Q36은 감지증폭기들이며, FET Q37은 비트라인들 BL,
Figure kpo00005
선택용으로 제공된다.
제8a도에 보인 회로에서, FET Q21은 온이고, FET Q22는 오프인 것으로 가정한, 그러므로, V1=0V 그리고 V2= +Vbl이때에, FET Q22는 오프이기 때문에 부하 FET Q24내의 전류는 FET Q21의 게이트로 흐는다. 그러면 FET Q21의 게이트가 용단되지 않도록 또한 FET Q21의 정상동작을 방해하지 않도록 하기위해 전류값은 FET들 Q23과 Q24의 포화드레인 전류를 근거하여설계된다. 워드라인 WL이 고레벨에 있으면, 전송 FET들 Q25, Q26은 온이 되어 전류는 Q27-Q25-Q21은 경우하여 흘러 비트라인 BL의 전압 V3는 V1=0V로 강하한다. 이때에, 다른 비트라인
Figure kpo00006
의 전압 V4는 V2=+Vbi근접한다. 그러므로, 비트라인
Figure kpo00007
내의 이 전압 V4가 거의 Vbi로 미리 충전될때 이 과도응답은 무시될 수 있다. 이것을 식(6)(7)을 만족시키도록 전압 VR을 설정함으로써 성취될 수있다.
즉, 전송게이트 Q26을 도통시키기 전에는 비트라인
Figure kpo00008
레벨 V4는 식(6)에 의해 Q21의 Vbi보다 더 낮다. 그러므로 V4레벨은 전송게이트 Q26을 도통시킨 후 비트라인
Figure kpo00009
로부터 트랜지스터 Q21의 게이트로 큰 전류가 흐르지 않아 Q21이 파괴되지 않도록 V2보다 더 낮다.
식 (6)에 위반하는 일예로서 회로는 FET Q27, Q28의 게이트와 드레인이 연결되는 (VR=VDD와 상응함) 식으로 구성된다. 이 경우에, 전압 V2는 단지 VDD-Vbi로 강하하여, 전위차는 V3와 V1사이에 존재하므로 그에의해 전류는 FET를 통하여 메모리셀내로 흐른다. 만일 이 전류가 특정된 값보다 더 크게되면 메모리셀의 상태는 반전된다. 또한 전압 V4가 VDD로 상승할때 전류는 FET Q26을 통하여 메모리셀로 흐른다. 이 전류는 FET Q21의 게이트로부터 소오스로 흘러 FET의 게이트를 용단시킨다. 그러나, 이는 전압 VR을 식(4)에 확실하게 만족시켜줌으로써 방지될 수 있다.
제9(a)도는 FET들 Q27, Q28의 게이트와 소오스가 연결된 공핍형 FET들을 사용하는 종래의 회로이다. 이 경우에, 비트라인 BL의 전압 V3가 거의 V1=0로 강하하고, 비트라인
Figure kpo00010
의 전압 V4가 VDD로 상승한다. 통상적으로, 공핍 트랜지스터가 부하로서 사용될때 출력전압의 진폭은 증가될 수 있다. 그러나, 메모리셀의 비트라인에서, 비트라인의 표유용량이 더 크므로 전압진폭이 증가되면 스위칭속도는 충전 및 방전시간어 길어지기 때문에 감소된다. 스위칭 속도를 증가시키기 위해 전폭은 가능한한 작게 설정되어야만 한다. 본 발명에 의한 제8a도에 보인 회로에서, 이러한 진폭의 값은 Vbi보다 더 낮게 세트될 수 있다. 장벽전압 Vbi는 FET의 구성 및 게이트 접합재질에 의해 결정되며, 양호한 재현성을 갖는다. 부하게이트전압 VR이 감소되면 진폭은 더 감소되어 더 높은 스위칭 동작을 얻을 수 있다.
제9a도에 보인 예에서, FET들 Q23, Q24,Q27, Q28은 공핍형으로서, Vth=-0.7V이다. 다른 트랜지스터들을 고양형으로서, Vth=+0.1V이다. 모든 FET들은 1㎛의 게이트 길이를 갖고 있으며, Q21, Q22, Q25및 Q26의 게이트 폭은 10㎛이며, Q23, Q24, Q27과 Q28의 게이트 폭은 2㎛이다.
제9a도에서 보인 종래의 예에서, VDD가 2볼트, FET들 Q27과 Q28의 Vth가 -0.7볼트, Q27과 Q28의 게이트 폭이 2㎛, 비트라인들 BL,
Figure kpo00011
의 전압진폭이 1.2볼트 그리고 워드라인으로부터 비트라인(여기서 비트라인 용량은 0.5pF인 것으로 가정함)까지 신호가 통과하는 시간지연이 2nS이라고 가정할때, 그때 비트라인 전압들 V3, V4의 관계는 제9b도(회로시 뮬레이션에 의함)에 보인바와 같다. 제9b도로부터 명백한 바와같이, 비트라인들간의 전위차는 최대 1.2V가 된다. 그러나, 비트라인 용량이 크면 셀구동기 FET들 Q21, Q22에 의해 구동하기 위한 응답특성을 저하된다.
그러므로, 만일 잡음 마이진을 하더라도, 실제에 있어 이값 1.2볼트는 과잉전위차이다.
다른 한편, 본 발명의 제8a도에 보인 회로에서 VDD가 2볼트, FET들 Q27, Q28의 Vth가 +0.1볼트, Q27, Q28의 게이트 폭이 20㎛, 비트라인들의 전압진폭이 0·3볼트, 비트라인들간의 전압진폭이 0.2볼트 그리고 부하라인으로 부터 비트라인(여기서 비트라인용량은 0.5pF인 것으로 가정함)까지 신호통과를 위한 지연시간은 0.7nS이라고 가정하면, 그때, 워드라인 전압 V0와 비트라인 전압들 V3, V4간의 상호관계는 제8b도 회로시뮬레이션에 의함)에 보인 바와같다. 제8b도에서 명백한 바와같이, 비트라인들 간의 전위차는 0.2볼트 정도로서 즉, 제9b도에 보인 것의 단 1/6에 지나지 않는다. 이때문에 출력진폭은 작으나 충분한 잡음 마아진을 허용할 수 있고 그리고 동작속도를 높일 수 없어 즉, 제 도에 보인 경우에 비해 동작속도를 3배 증가시킬 수 있다.
상술한 바와같이, 본 발명에 의하면, 접합형 FET를 내포함으로 인해 E-E 구성을 갖는 인버터회로는 MOSFET를 이용하는 인버터회로와 동일한 방식으로 종작될 수 있으며, 출력진폭이 작기 때문에 고속동작을 얻을 수 있다. 또한 출력전압의 진폭이 게이트접합의 장벽전압보다 더 작게 되므로 게이트전류를 다음단 접합형 FET로 흘릴 위험이 없으므로 GaAs 반도체기판을 이용하여 고속 IC를 실현시키는데 아주 효과적이다.

Claims (7)

  1. 접합형 또는 쇼트키 베리어형 전계효과 트랜지스터에 의해 형성된 구동기 트랜지스터(Q5) 및 부하트랜지스터(Q6)와, 상기 구동기 트랜지스터의 게이트에 연결된 입력단자(VIN)와, 그리고 상기 부하트랜지스터의 게이트에 연결되어 부하트랜지스터 및 구동기 트랜지스터의 임계치들의 합(Vth1+Vth2)보다 더 크며 부하트랜지스터의 장벽전압(Vb7)과 구동기 트랜지스터의 임계전압(Vth1)의 제 1 합(VbI+Vth1)과 구동기 트랜지스터의 장벽(Vb1)과 부하트랜지스터의 임계전압의 제 2 합(Vth1+Vth2)중 낮은 값보다 더 낮은 레벨(VR)을 발생시키는 게이트전압 발생기(1)로 구성되는 것이 특징인 논리회로.
  2. 접합형 또는 쇼트기 베리어형 전계효과 트랜지스터에 의해 형성된 구동기 트랜지스터(Q5, Q5a) 및 부하트랜지스터(Q6, Q6a)와 상기 구동기 트랜지스터의 게이트에 연결된 입력단자(VIN)와, 그리고 상기 부하트랜지스터의 게이트에 연결되어 부하트랜지스터 및 구동기 트랜지스터의 임계치들의 합(Vth1+Vth2)보다 더 크며 부하트랜지스터의 장벽전압(Vb1)과 구동기 트랜지스터의 임계전압(Vth2)의 제 2 합(Vth1+Vth2)중 낮은 값보다 더 낮은 레벨(VR)을 발생시키는 게이트전압 발생기(1)로 각각 구성되는 제1 및 제 2 인버터를 포함하는 것이 특징인 논리회로.
  3. 제1항 또는 제2항에서, 상기 게이트전압 발생기(1)는 두 저항(R1, R2)들을 사용하여 전원전압을 분배하여 형성되는 것이 특징인 논리회로.
  4. 제1항 또는 제2항에서, 상기 게이트전압 발생기는 상기 부하트랜지스터의 상기 게이트를 공통단자(ground)에 연결하여 구성되는 것이 특징인 논리회로.
  5. 제1항 또는 제2항에 있어서, 상기 게이트전압 발생기는 전원전압에 연결된 정전류원(Q31)과 상기 정전류원과 공통단자 사이에 연결된 다이오드(Q32)의 직렬회로로 구성되며, 상기 정전류원(Q31)들과 상기 다이오드(Q32)간의 연결점은 상기 부하트랜지스터의(Q8)의 상기 게이트에 연결되는 것이 특징인 논리회로.
  6. 제 5 항에서 상기 정전류원(Q31)은 게이트와 소오스가 연결된 공핍형으로 구성되며, 상기 다이오드(Q32)는 드레인과 소오스가 단락된 접합형 또는 쇼트키 베리어형 전계효과 트랜지스터로 구성되는 것이 특징인 논리회로.
  7. 비트라인(BL,
    Figure kpo00004
    )및 워드라인들(WL)과, 비트라인들과 워드라인들의 교차점에 제공된 메모리셀(MC)과, 공통단자에 동작가능하게 연결된 소오스와 상호 교차 연결된 게이트와 드레인을 각각 갖는 제1 및 제2구동기 접합형 또는 쇼트키 베리어형 전계효과 트랜지스터(Q21, Q22)들과, 상기 제1 및 제2 구동기 전계효과 트랜지스터의 드레인과 전원전압(VDD)간에 각각 연결된 제1 및 제 2 부하(Q23, Q24)와, 상기 제 1및 제 2구동기 트랜지스터들의 드레인과 상기 비트라인(BL,
    Figure kpo00004
    )들간에 연결되며 또한 상기 위드라인 중 하나(WL)에 연결된 게이트를 갖는 제1 및 제 2 전송전계효과 트랜지스터(Q25, Q26)들을 갖고 있는 상기 메모리셀과, 상기 비트라인들의 일단과 전원간에 연결된 제1 및 제2 비트라인 풀엎 트랜지스터( Q27, Q28)와, 그리고 상기 제1 및 제2비트라인 풀엎 트랜지스터의 게이트에 연결되어 상기 비트라인 풀엎 트랜지스터 및 상기 메모리셀의 구동기 트랜지스터의 임계전압들의 합보다 더 크며 또한 상기 비트라인 풀엎 트랜지스터의 장벽전압과 상기 구동기 트랜지스터의 임계전압의 제 1 합과 상기 구동기 트랜지스터의 장벽전압과 상기 비트라인 풀엎 트랜지스터의 임계전압의 제 2 합중 낮은 값보다 더 낮은 레벨을 발생시키는 게이트 전압밸생기 (Q31, Q32) 로 구성되는 메모리 회로의 비트라인 풀엎회로.
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