KR100582629B1 - 스위치 드라이버 회로 - Google Patents

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Abstract

제1 및 제2 출력 노드(ON1, ON2)를 포함하는 스위치 드라이버 회로(10)가 개시된다. 이 회로(10)는, 상기 제1 및 제2 출력 노드(ON1, ON2)에 접속되며, 상기 제1 출력 노드(ON1)에서 상기 제2 출력 노드(ON2)로의 제1 방향, 또는 상기 제2 출력 노드(ON2)에서 상기 제1 출력 노드(ON1)로의 제2 방향을 따라 전류가 흐르도록 하는 전류 경로를 제공하는 전류-전압 변환 회로(32)를 더 포함한다. 이 회로(10)가 사용 중일 때, 전류 흐름의 크기 및 방향에 종속하는, 상기 제1 출력 노드(ON1)및 제2 출력 노드(ON2) 간의 전위차가 생성된다. 이 회로(10)는, 상기 제1 및 제2 출력 노드(ON1, ON2)와 접속되며, 인가된 제어 신호에 따라(IN, INB), 사전 선택된 크기의 전류가 상기 전류 경로를 통해 상기 제1 방향으로 흐르는 제1 상태에서, 상기 사전 선택된 크기와 실질적으로 동일한 크기의 전류가 상기 전류 경로를 통해 상기 제2 방향으로 흐르는 제2 상태로 스위칭될 수 있는 스위칭 회로(16, 22)를 더 포함한다. 전류-전압 변환 회로(32)의 전류-전압 특성은 상기 제1 및 제2 상태에서 각각 생성된 상기 전위차들이 실질적으로 동일하지만 반대 극성이 된다.
디지털-아날로그 변환기, 스위칭 회로, 전류-전압 변환 회로, PMOS FET, NMOS FET, 캐스코드 트랜지스터(cascode transistor)

Description

스위치 드라이버 회로{SWITCH DRIVER CIRCUITRY}
도 1은 종래의 전류-스위칭 DAC를 나타내는 도면.
도 2는 도 1의 DAC 내의 종래의 스위치 드라이버 회로를 나타내는 도면.
도 3은 본 발명의 제1 실시예에 따른 스위치 드라이버 회로를 나타내는 도면.
도 4는 도 3 실시예가 접속될 수 있는 전류 스위칭 회로의 일례를 나타내는 도면.
도 5a 내지 5d는 사용 중에 도 3 실시예에 의해 발생된 동작 파형을 나타내는 도면.
도 6a 및 6b는 도 3 실시예의 동작을 제1 및 제2 상태에서 각각 설명하는데 사용되는 도면.
도 7은 도 3 실시예 내의 회로 소자의 전류-전압 특성을 설명하는데 사용되는 그래프.
도 8은 본 발명의 실시예들에 적용될 수 있는 한 변형을 나타내는 도면.
도 9는 본 발명의 제2 실시예에 따른 스위치 드라이버 회로를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
12: 제1 입력 버퍼
14: 제2 입력 버퍼
16: 제1 인버팅 출력 버퍼
18, 24, 32: PMOS FET
20, 26: NMOS FET
22: 제2 인버팅 출력 버퍼
28: 정전류 소스 트랜지스터
30: 캐스코드(cascode) 트랜지스터
본 발명은, 예를 들어 디지털-아날로그 변환기 사용되는 스위치 드라이버 회로에 관한 것이다.
도 1은 종래의 전류 스위칭 디지털-아날로그 변환기(DAC; 1)를 나타낸다. 이 DAC(1)는 n 비트 디지털 입력 워드를 대응하는 아날로그 출력 신호로 변환하기 위한 것이다.
이 DAC(1)는, 이 DAC(1)에 인가된 디지털 입력 워드의 n 비트 각각에 대응하는 복수의 이진 가중된(binary-weighted) 전류 소스 21 내지 2n 각각을 포함한다. 각 전류 소스는 실질적으로 일정한 전류를 통과시키며, 서로 다른 전류 소스를 통 과하는 전류값은, 변환기의 연속적인 전류 소스 각각에 대해, 디지털 입력 워드의 최하위 비트에 대응하는 전류 소스 21은 전류 I, 디지털 입력 워드의 후속 최하위 비트에 대응하는 전류 소스 22는 전류 2I, 등의 방식으로 통과시킨다.
DAC(1)는, n개의 전류 소스 21 내지 2n에 각각 대응하는 복수의 차동 스위칭 회로 41 내지 4n를 더 포함한다. 스위칭 회로(4) 각각은 대응하는 전류 소스(2)에 접속되며, 전류 소스에 의해 생성된 전류를 변환기의 제1 접속선 A에 접속된 제1 단자 또는 변환기의 제2 접속선 B에 접속된 제2 단자로 스위칭한다. 차동 스위칭 회로는 디지털 입력 워드 중 한 비트를 수신하고(예를 들어 차동 스위칭 회로 41은 입력 워드의 최하위 비트를 수신함), 해당 비트값에 따라 제1 단자 또는 제2 단자 중 하나를 선택한다. DAC의 제1 출력 전류 IA는 차동 스위칭 회로 제1 단자에 전달된 각 전류의 합이고, DAC의 제2 출력 전류 IB는 차동 스위칭 회로 제2 단자에 전달된 각 전류의 합이다. 아날로그 출력 신호는, DAC의 제1 출력 전류 IA를 저항 R로 싱크(sink)함으로써 생성된 전압 VA와, 변환기의 제2 출력 전류 IB를 다른 저항 R로 싱크함으로써 생성된 전압 VB 간의 전압차 VA-VB 이다.
도 2는, 도 1의 변환기와 같은 디지털-아날로그 변환기에 사용되기에 적합한 차동 스위칭 회로의 종래 형태를 나타낸다.
이 차동 스위칭 회로(4)는 제1 및 제2 PMOS 전계 효과 트랜지스터(FET) S1 및 S2를 포함한다. 트랜지스터 S1 및 S2의 각 소스는, 대응하는 전류 소스(도 1에서 21 내지 2n)가 접속되는 공통 노드 TAIL에 접속된다. 트랜지스터 S1 및 S2의 각 드레인은, 도 1의 스위칭 회로 각각의 제1 및 제2 단자에 각각 대응하는 회로의 각 제1 및 제2 노드 OUTA 및 OUTB에 접속된다.
트랜지스터 S1 및 S2 각각은, 자신의 게이트에 접속된 대응하는 드라이버 회로 61 또는 62를 갖는다. 드라이버 회로 61 또는 62의 입력부 각각에 상보적인 입력 신호 IN 및 INB가 인가된다. 각 드라이버 회로는, 수신된 입력 신호 IN 또는 INB를 버퍼링하고 인버팅하여, 정상 상태 조건에서, 트랜지스터 S1 및 S2 중 하나가 on이 되고 나머지가 off되는 방식으로, 연관된 트랜지스터 S1 또는 S2에 대해, 스위칭 신호 SW1 또는 SW2를 생성한다. 예를 들어, 도 2에 표시된 바와 같이, 입력신호 IN이 하이 레벨(H)이고 입력 신호 INB가 로우 레벨(L)일 때, 트랜지스터 S1에 대한 스위칭 신호 SW1(게이트 드라이브 전압)은 로우 레벨 L에 있고, 해당 트랜지스터가 ON이 되도록 하고, 반면, 트랜지스터 S2에 대한 스위칭 신호 SW2(게이트 드라이브 전압)은 하이 레벨 H에 있고, 해당 트랜지스터가 OFF가 되도록 한다. 따라서, 이러한 조건에서, 공통 노드 TAIL로 흐르는 입력 전류 모두는, 출력 노드 OUTA로 흐르게 되고 출력 노드 OUTB에는 전류가 흐르지 않는다.
도 2의 회로(4)의 상태를 변경하여 트랜지스터 S1이 OFF가 되고 트랜지스터 S2가 ON이 될 필요가 있을 때, 입력 신호 IN이 H에서 L로 변경되고 동시에 입력 신호 INB가 L에서 H로 변경되는 방식으로 입력 신호 IN 및 INB에서의 상보적인 변경 경이 동시에 일어나게 된다. 이러한 상보적인 변경의 결과에 따라, 트랜지스터 S1 및 S2가 대칭적으로 스위칭, 즉 트랜지스터 S1이 턴 OFF가 되고 정확히 동시에 트랜지스터 S2가 턴 ON이 되는 것으로 예상된다. 그런데, 실제로 턴 온 및 턴 오프 속도에서의 약간의 비대칭성을 피할 수는 없다. 이에 따라, 공통 노드 TAIL에서 일시적인 글리칭(glitch)을 일으키고, 차례로 회로의 하나 또는 모든 출력 노드에서 글리칭을 일으켜, 모든 스위치가 완전히 스위칭될 때까지 DAC 아날로그 출력값 내의 일시적인 에러를 일으킨다. 아날로그 출력 신호 내의 이러한 글리칭은, 코드 종속적일 수 있으며, 출력 스펙 트럼 내에서 조화 왜곡(harmonic distortion) 또는 심지어 비조화 스퍼(non-harmonic spurs)를 야기한다.
차동 스위칭 회로의 스위칭과 연관된 글리칭의 크기가 입력 신호 IN 및 INB에서의 상보적인 변경의 대칭성에 종속하기 때문에, 이들 입력 신호를 발생하고 서로 동기적으로 차동 회로에 전달하는데 매우 주의해야 한다. 그런데, 실제로, 입력 신호가 완전히 대칭적인 경우에도, 입력 신호들로부터 스위칭 신호를 유도하는 드라이브 회로 61 및 62이 실제로 트랜지스터 S1 및 S2를 제어하는 스위칭 신호 SW1 및 SW2에 비대칭성을 일으키는 것을 피할 수 없다. 이러한 비대칭의 결과로, 임의의 각 차동 스위치 회로에 천이 출력 전류 왜곡(trasient output current distorsion)이 야기된다. 또한, 다중 차동 스위치 회로를 채택하는 DAC에서는, 또한 서로 다른 회로들의 스위칭 시간 사이에 변동이 야기된다. 이러한 변동은 DAC의 SFDR(spurious-free dynamic range)(출력 신호의 rms 진폭과 특정 대역폭에 대 한 피크 의사(spurious) 신호 사이에서, dB 차이 측정)을 낮춘다. 이러한 변동으로 인해, 또한 변환기의 아날로그 출력 신호의 코드 종속성이 야기된다.
본 발명의 제1 특징에 따라, 제1 및 제2 출력 노드; 상기 제1 및 제2 출력 노드에 접속되며, 상기 제1 출력 노드에서 상기 제2 출력 노드로의 제1 방향, 또는 상기 제2 출력 노드에서 상기 제1 출력 노드로의 제2 방향을 따라 전류가 흐르도록 하는 전류 경로를 제공하여, 회로가 사용 중일 때, 전류의 크기 및 방향에 종속하는 상기 제1 및 제2 출력 노드 간의 전위차를 생성하는 전류-전압 변환 수단; 및 상기 제1 및 제2 출력 노드와 접속되며, 인가된 제어 신호에 따라, 사전 선택된 크기의 전류가 상기 전류 경로를 통해 상기 제1 방향으로 흐르는 제1 상태에서, 상기 사전 선택된 크기와 실질적으로 동일한 크기의 전류가 상기 전류 경로를 통해 상기 제2 방향으로 흐르는 제2 상태로 스위칭될 수 있는 스위칭 수단 - 상기 전류-전압 변환 수단의 전류-전압 특성은 상기 제1 및 제2 상태에서 각각 생성된 상기 전위차들이 실질적으로 동일하지만 반대 극성이 되도록 함 -을 포함하는 스위치 드라이버 회로가 제공된다.
이러한 스위치 드라이버 회로는 동작의 향상된 대칭성을 제공할 수 있다.
본 발명의 제2 특징에 따르면, 전술한 본 발명의 제1 특징에 따른 스위치 드라이버 회로; 상기 제1 출력 노드에 접속된 제어 단자를 가지며, 상기 제1 및 제2 상태 중 하나로부터 나머지 상태로 상기 스위칭 수단이 스위칭될 때 야기되는 제1 출력 노드 전위의 변경에 의해 OFF 상태에서 ON 상태로 스위칭될 수 있는 제1 스위 치 소자; 및 상기 제2 출력 노드에 접속된 제어 단자를 가지며, 상기 한 상태로부터 상기 나머지 상태로 상기 스위칭 수단이 스위칭될 때 야기되는 제2 출력 노드 전위의 변경에 의해 ON 상태에서 OFF 상태로 스위칭될 수 있는 제2 스위치 소자를 포함하는 스위칭 회로가 제공된다.
본 발명의 제3 특징에 따르면, 전술한 제2 특징에 따른 스위칭 회로 - 상기 제1 스위치 소자는 제1 및 제2 변환기 노드 사이에 접속되고 상기 제2 스위치 소자는 상기 제1 노드와 제3 변환기 노드 사이에 접속됨 -; 및, 상기 제1 변환기 노드에 효과적으로 접속되어, 상기 변화기가 사용 중일 때 실질적으로 일정한 전류가 상기 제1 변환기 노드를 통과하도록 하는 전류 소스 또는 전류 싱크를 포함하는 디지털-아날로그 변환기가 제공된다.
본 발명의 제4 특징에 따르면, 복수의 차동 스위칭 회로 - 차동 스위칭 회로 각각은 전술한 본 발명의 제2 특징에 따른 스위칭 회로이고, 상기 제1 스위치 소자는 상기 차동 스위칭 회로의 제1 및 제2 변환기 노드 사이에 접속되고 상기 제2 스위치 소자는 상기 차동 스위칭 회로의 상기 제1 노드와 제3 변환기 노드 사이에 접속됨 -를 포함하고; 상기 복수의 차동 스위칭 회로의 제2 노드 각각은 상호 접속되고, 상기 복수의 차동 스위칭 회로의 제3 노드 각각은 상호 접속되며; 상기 대응하는 차동 스위칭 회로의 상기 제1 노드에 효과적으로 접속되어, 변환기가 사용 중 일때 실질적으로 일정한 전류가 변환기를 통해 흐르도록 하는 복수의 전류 소스 또는 전류 싱크를 더 포함하는 디지털-아날로그 변환기가 제공된다.
도 3은 본 발명의 바람직한 실시예에 따른 스위치 드라이버 회로를 나타낸다. 회로(10)는 제1 및 제2 인버팅 입력 버퍼(12 및 14)를 각각 포함한다. 제1 입력 버퍼는 자신의 입력부에서 제1 입력 신호 IN을 수신하고, 제2 입력 버퍼(14)는 자신의 입력부에서 제1 입력 신호 IN에 상보적인 제2 입력 신호 INB를 수신한다. 제1 입력 버퍼(12)는 수신된 IN 신호를 인버팅하여 자신의 출력부에서 인버팅된 신호 INVB를 생성한다. 이와 유사하게, 제2 입력 버퍼(14)는 수신된 INB 신호를 인버팅하여 자신의 출력부에서 인버팅된 신호 INV를 생성한다. 신호 IN, INB, INV 및 INVB는 모두 로직 신호이며 하이 로직 레벨(H)과 로우 로직 레벨(L) 사이에서 변화한다.
인버팅된 신호 INVB는 제1 입력 버퍼(12)의 출력부에서 제1 인버팅 출력 버퍼(16)의 입력부로 공급된다. 도 3에 도시된 바와 같이, 출력 버퍼(16)는 PMOS FET 및 NMOS FET(18 및 20)을 각각 포함한다. PMOS FET 트랜지스터(18)는 회로의 제1 공통 노드(CN1)에 접속된 소스와, 제1 입력 버퍼(12)의 출력부에 접속된 게이트와, 회로의 제1 출력 노드(ON1)에 접속된 드레인을 갖는다. NMOS FET(20)는 제1 출력 노드(ON1)에 접속된 소스와, 제1 입력 버퍼(12)의 출력부에 접속된 게이트와, 회로의 제2 공통 노드(CN2)에 접속된 드레인을 갖는다.
또한 이 회로는, 제1 출력 버퍼(16)과 같이, 직렬 접속된 PMOS FET 및 NMOS FET(24 및 26)를 각각 갖는 제2 인버팅 출력 버퍼(22)를 포함한다. PNMOS FET(24)는 제1 공통 노드(CN1)에 접속된 소스와, 제2 입력 버퍼(12)의 출력부에 접속된 게이트와, 회로의 제2 출력 노드(ON2)에 접속된 드레인을 갖는다. NMOS FET(26)는 제2 출력 노드(ON2)에 접속된 소스와, 제2 입력 버퍼(14)의 출력부에 접속된 게이트와, 회로의 제2 공통 노드(CN2)에 접속된 드레인을 갖는다.
양전원선(positive supply line; ANALOG VDD) 및 회로의 제1 공통 노드(CN1) 사이에는 정전류 소스 트랜지스터(28) 및 캐스코드 트랜지스터(30)가 접속된다. 트랜지스터(28 및 30) 각각은 PMOS FET이다. 정전류 소스 트랜지스터(28)는, 회로의 사용 중에 양전원선(ANALOG VDD)의 전위에 상대적으로 고정된 전위 Vpcs로 유지되는 회로의 제1 바이어싱 라인(biassing line; B1)에 접속된 게이트를 갖는다. 캐스코드 트랜지스터(30)는, 회로의 사용 중에 또한 양전원선(ANALOG VDD)의 전위에 상대적으로 고정된 전위 Vpcasc로 유지되는 회로의 제2 바이어싱선(B2)에 접속된 게이트를 갖는다.
회로의 제2 공통 노드(CN2) 및 회로의 접지선(GND) 사이에는 직렬 접속된 제1 및 제2 저항 R1 및 R2와, 이 저항들과 병렬로 캐패시터 C1이 접속된다. 저항기 R1 및 R2는 이 실시예에서 1:2 저항 비율로 대략 5㏀의 총저항을 갖는다. 캐패시터(C1)는 예를 들어 이 실시예에서 100 fF의 용량을 갖는다.
회로(10)의 제1 및 제2 출력 노드 ON1 및 ON2 사이에는 PMOS FET가 추가로 접속된다. PMOS FET(32)는 각각 제1 및 제2 출력 노드 ON1 및 ON2에 접속된 제1 및 제2 전류 경로 단자를 갖는다. 제1 및 제2 전류 경로 단자 중 하나는 FET의 소스이며 나머지 단자는 FET의 드레인이고, 소스 및 드레인은 출력 노드들의 사용 전위에 따라 정해진다. 관습적으로, PMOS FET에 대한 고전위 전류 경로 단자는 소스로 지정되고, 저전위 전류 경로 단자는 드레인으로 지정된다. 이하로 설명되는 바 와 같이, 이러한 지정은 회로의 사용 시에 서로 교환될 수 있다. 트랜지스터(32)의 게이트는 제1 및 제2 저항 R1 및 R2 사이의 접합 노드(JN)에 접속된다.
도 4에 도시된 바와 같이, 도 3 회로는 도 2에서와 동일한 종류의 전류 스위칭 회로를 구동하는데 사용될 수 있다. 따라서, 이 전류 스위칭 회로는 여기서 반복 설명되지 않는다. 도 4의 제1 주 스위칭 트랜지스터(S1)는 도 3 스위치 드라이버 회로의 제1 출력 노드(ON1)에 접속된 게이트를 갖고, 도 4의 제2 주 스위칭 트랜지스터(S2)는 도 3 스위치 드라이버 회로의 제2 출력 단자(ON2)에 접속된 게이트를 갖는다. 도 4에서 점선으로 표시된 부분으로 지시되는 바와 같이, 전류 스위칭 회로의 각 브랜치는, 바람직하게는 브랜치의 주 스위칭 트랜지스터 S1 또는 S2과 브랜치의 출력 단자 OUTA 또는 OUTB 사이에 접속된 캐스코드 트랜지스터 42 또는 44를 포함한다. 선택 사항인 이들 캐스코드 트랜지스터는, 함께 계류 중인 영연방 특허 출원 번호 9926653.8에 보다 자세히 설명되어 있다. 각 브랜치 내의 캐스코드 트랜지스터 42 또는 44는 해당 브랜치의 주 스위칭 트랜지스터 S1 또는 S2의 드레인에 접속된 소스, 접지 전위 전원 라인 GND에 접속된 게이트, 및 해당 브랜치의 출력 단자 OUTA 또는 OUTB에 접속된 드레인을 갖는다.
도 3 및 도 4 회로의 동작이 도 5a 내지 5d 및 6a 내지 6b를 참조하여 설명될 것이다. 또한, 다양한 신호들 간의 타이밍 관계를 알기 쉽게 하기 위해, 도 5c로서 도 5b가 반복된다.
또한, 도 5a 내지 5d 내의 시간 A 이전에, 제1 입력 신호 IN은 로우 로직 레벨 L를 갖고, 제2 입력 신호 INB는 하이 로직 레벨 H를 갖는다. 이것은, 인버팅된 신호 INVB 및 INV가 각각 H 및 L임을 뜻한다. 이러한 조건에서, 도 6a에 도시된 바와 같이, 제1 출력 버퍼(16) 내에서 PMOS FET(18)은 OFF이고 NMOS FET는 ON이다. 제2 출력 버퍼(22) 내에서, PMOS FET(24)는 ON이고 NMOS FET(26)은 OFF이다.
정 전류 소스 트랜지스터(28)는 실질적인 정 전류 I를 양 전원 라인 ANALOG VDD로부터 제1 공통 노드 CN1으로 공급한다. 전류 I는 예를 들어 150㎂이다. 전류 I는, 회로의 사용 중에 발생하는 제1 공통 노드(CN1) 전위의 요동에 의해 야기되는 전압 요동으로부터 전류 소스 트랜지스터(28)의 드레인을 차폐하는 데 쓰이는 캐스코드 트랜지스터(30)를 통과한다.
따라서, 제1 공통 노드(CN1)에 공급된 전류 I는 도 6a에 도시된 바와 같이 제1 및 제2 공통 노드 사이에 제1 경로(P1)을 갖는다. 이들 경로는, PMOS FET(24)의 채널, 제2 출력 노드(ON2), PMOS FET(32)의 채널, 제1 출력 노드(ON1), 및 NMOS FET(20)의 채널(순서대로)을 통과한다. 제2 공통 노드(CN2)로부터, 전류 I는 저항 R1, 접합 노드(JN) 및 제2 저항(R2)를 지나, 접지 전위 기준선(GND)에 도달한다.
이러한 조건 하에 다양한 회로 노드에서 발생된 전위들은 다음과 같다(도 5b 참조). 접합 노드(JN)의 전위 VJN은 전류 I와 제2 저항 R2의 곱 I·R2에 의해 결정되며, 이 실시예에서, 이 값은 대략 0.36V이다. 마찬가지로, 제2 공통 노드(CN2)의 전위 VCN2는 I·(R1+R2)에 의해 결정되며, 이 실시예에서, 이 값은 대략 0.55V이다. 제1 출력 노드(ON1)의 전위 VON1은 NMOS FET(20)의 드레인 전위와 NMOS FET(20)의 온-상태 드레인-소스 전압의 합, 즉, VON1=VCN2+VDS(ON)20에 의해 결정된다. 이 실시예에서, VDS(ON)20는 대략 50mV이고, 그 결과 VON1은 대략 0.60V가 된다.
전류 I는 제2 출력 노드(ON2)로부터 PMOS FET(32)를 통해 제1 출력 노드(ON1)로 흐른다. 이는, 트랜지스터(32)의 소스(즉, 보다 높은 전위 전류-경로 단자)가 제2 출력 노드(ON2)에 접속되고, 드레인이 제1 출력 노드(ON1)에 접속됨을 의미한다. 트랜지스터를 통해 흐르는 전류 I는, 트랜지스터(32)를 포화 동작 영역(saturated operating region) 내에 위치시키기에 충분하도록 높게 설정된다. 이 경우에, 트랜지스터(32)의 게이트-소스 전압 VGS32는 트랜지스터 내의 전류 밀도에 의해 결정되는 고유값, 즉, VGS32 = VTP - √(I/K)을 가지며, 여기서 I는 트랜지스터(32)를 통해 흐르는 전류이고, VTP 및 k는 자신의 물리적 구조에 의해 결정되는 파라미터들이다.
예를 들어, 이 실시예에서 VGS32는 대략 -0.9V이다. 트랜지스터(32)의 소스 전위를 얻기 위해, 트랜지스터(32)의 게이트 전압으로부터 이러한 게이트 소스 전압 VGS32을 감산해야 한다. 트랜지스터의 이러한 소스 전위는 제2 출력 노드의 전위 VON2를 결정한다. 따라서, VON2 = VJN - VGS32 이다. 이 실시예에서, VJN ≒ 0.36V 및 VGS32 ≒ -0.90V 일때, VON2는 대략 1.25V와 같다.
제1 공통 노드(CN1)의 전위 VCN1은 PMOS FET(24)의 소스 전위에 의해 결정된다. 이 소스 전위는 PMOS FET(24)의 드레인 전위, 즉 VON1, 및 PMOS FET(24)의 ON- 상태 드레인-소스 전압 VDS(ON)24에 의해 차례로 결정된다. 따라서, VCN1 = VON2 - VDS(ON)24이다. 일반적으로, VDS(ON)24는 대략 -150mV이며, 그 결과 VCN1은 이 실시예에서 대략 1.40V이다.
이러한 조건(도 6a)에서 제1 출력 노드(ON1)는 회로의 미리 지정된 ON 출력 전위 Von을, 제2 출력 노드(ON2)는 회로의 미리 지정된 OFF 출력 전위 Voff을 갖고, 즉, VON1 = Von이고, VON2 = Voff이다. 이 실시예에서 Von ≒ 0.60V이고 Voff ≒ 1.25V이다. 이들 전위가 전류 스위칭 회로 내의 스위칭 트랜지스터 S1 및 S2에 인가될 때, ON 출력 전위 Von을 수신하는 트랜지스터 S1은 ON이 되고, OFF 출력 전위 Voff를 수신하는 트랜지스터 S2는 OFF된다. 그 결과로, 출력 단자 OUTB 및 OUTA 간의 전위 차 VB - VA는 도 5d에 도시된 바와 같이 음이 된다.
또한, 도 5d에 도시된 나머지 전위차 VCASCB - VCASCA 및 VB' - VA '은 전류 스위칭 회로 내의 내부 신호이며 여기서 더 이상 논의되지 않는다.
도 5a 내지 5d의 시간 A에서 제1 및 제2 입력 신호 IN 및 INB는 각각 상보적인 논리 레벨 변화(IN에 대해 L에서 H로, INB에 대해 H에서 L로)를 겪는다. 이들 변화에 대응하여 입력 버퍼 출력 신호INV 및 INV 또한 각각 상보적인 논리 레벨 변화(INV에 대해 L에서 H로, INVB에 대해 H에서 L로)를 겪는다. 그 결과, 도 6b에 도시된 바와 같이, 도 6a의 제1 전류 경로 P1과는 다른, 제2 전류 경로 P2가 공통 노드 CN1과 CN2 사이에 생성된다. 이 경우에, 정 전류 소스 트랜지스터(28)에 의 해 제1 공통 노드(CN1)으로 인가된 전류 I는, 제1 출력 버퍼(16) 내의 PMOS FET(18)의 채널을 거쳐, 제1 출력 노드(ON1), PMOS FET(32), 제2 출력 노드(ON2) 및 제2 출력 버퍼(22) 내의 NMOS FET(26)의 채널을 통해 흐른다. 도 6a에서와 같이, 제2 공통 노드(CN2)로부터, 저항(R1), 접합 노드(JN) 및 제2 레지스터(R2)를 거쳐, 접지 전위 전원선(GND)에 도달하기까지 흐른다.
스위칭이 발생한 후에, 공통 노드의 전위 VCN1 및 VCN2는 스위칭이 발생하기 전의 값에 비해 실질적으로 변하지 않음을, 즉 공통 노드들의 전위는 도 6a 및 6b에서 동일함을 알 수 있다. 이는, 도 6a의 제1 전류 경로 P1을 통해 흐르는 것과 동일한 전류 I가 도 6b의 제2 전류 경로 P2를 통해 흐르기 때문이다.
또한, 실질적으로 동일한 ON 및 OFF 출력 전위 Von 및 Voff가 도 6a에서와 마찬가지로 도 6b에서 발생된다. 하지만 도 6b에서는, ON 출력 전위 가 제2 출력 노드(ON2)에서 발생되고, OFF 출력 전위 는 제1 출력 노드(ON1)에서 발생되며, 즉, VON1 = Voff 그리고 VON2 = Von이다.
또한, 도 6b에서도, 도 6a에서와 마찬가지로 트랜지스터(32)를 통해 동일한 전류 I가 흐르지만, 반대 방향으로, 즉, 제1 출력 노드(ON1)에서 제2 출력 노드(ON2)로 흐른다. 트랜지스터(32)의 전류-전압 특성은 도 7에 도시된 바와 같다. 도 7에서, 수직축은 트랜지스터 채널을 통해 흐르는 전류를 나타내고, 수평축은 제1 및 제2 전류-경로 단자 간의 전위차(즉, 트랜지스터 채널을 가로지르는 전위차)를 나타낸다. 도 7로부터 알 수 있는 바와 같이, I-V 특성은 트랜지스터를 통해 흐르는 전류의 양 및 음의 값 모두에 대해, 즉 전류가 어느 방향으로 흐르던지 간에, 완전히 대칭적이다. 이는, 도 6a 및 6b의 ON 및 OFF 출력 단자 간의 전위 차 △V가 완전히 동일함을 나타낸다. 또한, 스위칭 시에, 회로의 제1 및 제2 출력 노드 ON1 및 ON2에서의 전위는, 도 6a의 상태에서 도 6b의 상태로의 스위칭 시(시간 A)와, 도 6b의 상태에서 도 6a의 상태로의 스위칭 시(시간 B)에서 동일한 상승 및 하강 파형(rising and falling waveforms)을 갖는다. 이러한 효과는 도 5b 내의 시간 A 및 B에서의 파형의 비교로부터 알 수 있다.
출력 버퍼(16 및 22) 내의 FET(18, 20, 24 및 26)들은, 고속 스위칭을 제공하기 위해 바람직하게는 매우 작다. 이들이 작은 크기를 갖기 때문에, 근접하게 일치 되지는 않는 경향이 있다. ON 및 OFF 전위의 지연 변동 및 진폭 변동 모두에 관한 불일치에 대해 이제 설명한다.
지연 변동에 대해서는, 스위치 드라이버 회로 내의 FET들이 매우 작기 때문에 출력 노드 전위들의 상승 및 하강 시간은 매우 고속이다(도 5b 참조). 이에 따라, 스위치 드라이버 회로의 FET들 간에 지연 불일치가 있더라도, 출력 노드에서의 결과적인 지연 변동은 또한 매우 작게 된다.
진폭 변동에 대해서는, PMOS FET(18 및 24)는 출력 전위에 영향을 미치지 않으며, 따라서 이들이 일치되지 않는다면 출력 전위들의 대칭성에 아무런 영향을 미치지 않는다. NMOS FET(20 및 26)는 출력 전위들에 단지 약하게 영향을 미친다(왜냐하면 on 상태인 NMOS FET(20 또는 26)의 VDS(ON)이 Von에 영향을 미치더라도, VDS(ON) 은, 가령 50 mV 정도로, 자체가 작기 때문이다). 따라서 ON 및 OFF 출력 전위들은 출력 버퍼 내의 트랜지스터들의 불일치로 인해 단지 매우 작은 비대칭성을 가질 뿐이다.
캐패시터 C1은, 전류 스위칭 회로 내의 전위 VTAIL을 가능한 빨리 정주(settle)시키기 위해 제공되는 감결합 캐패시터이다. 도 5b를 참조하면, 스위칭에 발생될 때, VTAIL이 작은 상승을 하는 것을 알 수 있다. 이러한 상승은 스위칭 시에 발생하는 제2 공통 노드(CN2)의 천이에 의한 것이다. VTAIL을 가능한 한 빨리 정주시키기 위해서는, CN2 천이를 감소시키는 것이 바람직하다. 이는, 제1 공통 노드(CN1)에서의 보다 큰 천이에 따라, CN1 및 GND 사이에 결합된 캐패시터 C1에 의해 달성된다. CN1 상의 천이는 전류 스위칭 회로에 영향을 미치지 않으며, 따라서 무시될 수 있다. 바람직하게는 용량값은, 스위치 드라이버 회로의 내부 신호들의 정주 시간(settling time)과 유사한, 약 500 ps의 시상수를 제공하도록 설정된다. 따라서, R1 및 R2의 합이 대략 5㏀일 때, C1은 대략 100fF(500 ps의 RC 시상수 제공)의 용량을 가져야 한다.
또한 트랜지스터(32)는 이하의 장점을 제공한다. 우선, 이 트랜지스터가 비선형 I-V 특성을 갖기 때문에, 채널을 통해 흐르는 전류가, 스위칭 시에 발생하는 것 처럼(즉, 도 5b의 상승 및 하강 파형의 교차점 이전 및 이후), 비교적 작더라도, 트랜지스터를 통하여 증가된 전압은 상대적으로 크다. 이에 따라, 스위칭 이후의 출력 노드 전위에 대한 매우 빠른 정주 시간을 가능하게 하는데, 이는 대부분 의 스위치 드라이버 전류 I가 트랜지스터(32)에서 소모되기 보다는 출력 노드를 구동하는데 이용되기 때문이다. 예를 들어, 도 5b에서, 하강 파형보다 느린 상승 파형이 대략 600 ps 내에 정주하는 것을 알 수 있다. 따라서, 도 3의 스위치 드라이버 회로에서, 모든 내부 신호는 600 ps 이내에 정주한다. 이러한 고속 정주 내부 신호를 도 4의 스위치 드라이버 회로에 인가한 효과가 도 5d에 도시된다. 도 5d에서, 캐스코드 트랜지스터 42 및 44가 존재하는 것으로 가정하였다. 출력 단자 OUTA 및 OUTB 간의 전위차의 결과적인 상승 시간은 대략 350 ps(전체 크기값의 10%로부터 90%로의 상승에 대해)이다. 이로 인해 1GHz의 출력 대역폭이 제공되어, 1.6 G samples/s 인 종래의 DAC 샘플링 속도 FDAC를, 최악의 조건인 1G samples/s과 함께 용이하게 한다.
두번째 장점은, 트랜지스터(32)가 도 4의 전류 스위칭 회로 내의 트랜지스터와 같이 PMOS FET이기 때문에, 포화 드레인-소스 전압 VDS(SAT)은, 전류 스위칭 회로 내의 트랜지스터의 드레인-소스 포화 전압 VDS(SAT)과 동일한 방식으로 변화한다. 이는 중요한 것으로, 실제로, PMOS 트랜지스터의 드레인-소스 포화 전압은 공정 및/또는 온도 변화에 따라 2의 인수만큼 변화할 수 있다.
도 4의 전류 스위칭 회로를 보다 상세하게 살펴보면, 임의의 주어진 시간에서, 주 스위칭 트랜지스터 S1 및 S2 중 하나는 OFF이고 나머지는 ON이다. 도 6b를 참조하여, 설명을 위해, OFF 트랜지스터가 S1이고 ON 트랜지스터가 S2로 가정할 것이다. 이러한 조건에서, 트랜지스터 S1및 S2의 소스들의 전위 VTAIL은 ON 트랜지스 터 S2의 드레인-소스 전위에 영향을 받는다. 스위칭 트랜지스터 S1 및 S2가 비교적 높은 드레인-소스 포화 전압 VDS(SAT)S를 가질때, VDS(SAT)S가 낮을 때와 비교하여 VTAIL은 증가된다. 이는, OFF 트랜지스터 S1을 OFF 조건 내에서 유지시키기 위해, S1의 게이트 전압, 즉 OFF 전위 VOFF가 또한 증가되어야함을 의미한다. 도 3의 스위치 드라이버 회로에서 트랜지스터(32)의 드레인-소스 포화 전압이 비교적 낮을 때와 비교해서, 이 전압이 비교적 높을 때에는 OFF 및 ON 전위 간의 차이가 증가되기 때문에, 이러한 증가가 자동적으로 발생한다. 따라서, OFF 전위는 도 3의 스위치 드라이버 회로에서 자기 조절적(self-regulating)이다.
도 3의 회로에서는, 또한, 전류 스위칭 회로 내에 스위칭 트랜지스터 S1 및 S2와 캐스코드 트랜지스터 42 및 44(사용되는 경우에)의 ON 출력 전위 트랙 VDS(SAT)32을 만드는 것이 바람직하다. 도 6a를 참조하고 캐스코드 트랜지스터가 있는 것으로 가정하면, on 상태의 전류 스위칭 회로의 브랜치에서, ON 출력 전위 Von은, 캐스코드 트랜지스터(42) 및 스위칭 트랜지스터 S1이, 이들 트랜지스터 각각의 VDS(SAT)이 변화하더라도, 모두 포화 조건 내에서 유지되기에 충분해야 한다. 스위칭 트랜지스터들의 공칭 드레인-소스 포화 전압 VDS(SAT)S은, 가령 200 mV이다. 캐스코드 트랜지스터들의 공칭 드레인-소스 포화 전압 VDS(SAT)C은, 가령 300 mV이다. Von을 공칭값 0.6V로 설정함으로써 캐스코드 트랜지스터 게이트(GND)와 스위칭 트랜지스터 게이 트(Von)간의 전위차는 스위칭 트랜지스터의 공칭 VDS(SAT)S의 1.5배만큼 VDS(SAT)C 를 초과한다. 또한, VDS(SAT)S 및 VDS(SAT)C은 공정/온도에 따라 각각 2의 인수만큼 변하기 때문에, 바람직하게는 VDS(SAT)S 및/또는 VDS(SAT)C이 증가할 때 Von이 또한 증가해야 한다.
스위칭 트랜지스터 S1 및 S2의 VDS(SAT)S에 있어서의 변화(캐스코드 트랜지스터 42 및 44가 제공되는 경우, 이들의 VDS(SAT)C에 있어서의 변화)를 보상하기 위한, Von에 있어서의 이러한 변화는, 도 3의 회로 내의 저항 R1 및 R2의 저항값들을 VDS(SAT)S 및/또는 VDS(SAT)C에 따라 가변이 되도록 함으로써 달성될 수 있다. 저항값을 변화시키기 위한 제어 회로의 일례가 도 8을 참조하여 설명될 것이다.
도 8에서 제어 회로(60)는 회로의 양전원선 ANALOG VDD과 제1 노드 N1 사이에 접속된 제1 정전류 소스(62)를 포함한다. 제1 PMOS FET(64)는 노드 N1에 접속된 소스와, 접지선(GND)에 접속된 게이트 및 드레인을 갖는다.
이 회로는 또한 노드 N1에 접속된 소스를 갖는 제2 PMOS FET(66)를 포함한다. PMOS FET(66)의 게이트 및 드레인은 제2 노드 N2에 접속되고, 정전류 싱크(68)는 노드 N2와 GND 사이에 접속된다.
정전류 소스(62)에 의해 소스된 전류 I1은 정전류 싱크(68)에 의해 싱크된 전류 I2와 비교해서 크다. 또한, 제1 PMOS FET(64)는 제2 PMOS FET(66)과 비교해서 폭이 좁다. 예를 들어, FET(64)의 폭이 w이고 FET(66)의 폭이 3w이고, I1=4ISW이고 I2=ISW 이며, 여기서 ISW는 스위칭 트랜지스터 S1 또는 S2가 ON일 때 각 스위칭 트랜지스터를 통해 흐르는 전류이다.
회로(60)는 노드 N2에 접속된 제1(음) 입력을 갖는 고-출력-저항 도전성 증폭기(high-output-resistance transconductance amplifier; 60)를 더 포함한다. 증폭기(70)의 제2(양) 입력은 회로의 노드 N3에 접속된다. 제2 정전류 소스(72)는 ANALOG VDD와 노드 N3 사이에 접속된다. 제1 및 제2 NMOS FET(72 및 74)는 노드 N3과 GND 사이에 직렬로 접속된다. 제1 NMOS FET(74)는, N3에 접속된 드레인, 증폭기(70)의 출력에 접속된 게이트, 및 제2 NMOS FET(76)의 드레인에 접속된 소스를 갖는다. NMOS FET(76)은, 증폭기(70)의 출력에 접속된 게이트, 밑 GND에 접속된 소스를 갖는다. 회로(60)의 출력 노드 N4는 증폭기(70)의 출력에 접속된다.
스위치 드라이버 회로 내의 저항 R1 및 R2의 저항값이 변화되도록 하기 위해, 저항 R1 및 R2는 제1 및 제2의 직렬 접속된 NMOS FET 트랜지스터(80 및 82)를 각각 사용하여 실행된다. 제1 NMOS FET(80)은, 스위치 드라이버 회로(10)의 제2 공통 느드 CN2에 접속된 드레인, 제어 회로의 출력 노드 N4에 접속된 게이트, 및 스위치 드라이버 회로(10) 내의 접합 노드 JN(트랜지스터 32의 게이트) GND에 접속된 소스를 갖는다. NMOS FET(82)는, 접합 노드 JN에 접속된 드레인, 출력 노드 N4에 접속된 게이트, 및 GND에 접속된 소스를 갖는다. 이 실시예에서, NMOS FET(80)은 NMOS FET(74)와 동일한 크기이고, NMOS FET(82)는 NMOS FET(72)와 동일한 크기이다. 대안으로, 각 쌍의 두개의 FET 74/80 및 76/82 사이에 미리 지정된 축척 비(scaling factor)가 있을 수 있다.
출력 노드 N4는 또한 DAC 회로의 부가적인 세크먼트 내의 저항-설정(resistance-setting) NMOS FET에 접속되어, 제어 회로(60)가 모든 세그먼트에 대해 공통으로 동작되도록 할 수 있다.
도 8의 제어 회로의 동작이 설명될 것이다. 소자 62내지 68은, 전류 스위칭 회로(도 3) 내의 스위칭 트랜지스터들의 드레인-소스 포화 전압의 측정값인 전위 VDS(SAT)P를 노드 N2에서 발생시킨다. FET 64 및 66을 통해 흐르는 전류의 차이, 및 이들의 서로 다른 폭 때문에, FET 64 및 66의 전류 밀도비는 9:1(=(I1-I2)/w:I2 /3w)이 된다. VDS(SAT)가 전류 밀도의 제곱근에 비례하기 때문에, FET 64 및 66의 각 VDS(SAT) 간의 비율은 3:1 이다. FET 64 및 66의 각 VT은 실질적으로 동일하다. 노드 N1에서의 전위는 VDS(SAT)64+ VT64와 같아지고, 여기서 FET 64의 드레인-소스 포화 전압 VDS(SAT)64은 가령 0.9V이고 FET 64의 임계 전압 VT64은 가령 1V이다. 따라서, 노드 N1의 전위 VN1은, 가령 1.9V이다. FET 66을 통한 전압 강하는 VDS(SAT)66+ VT66 이며, 여기서 VDS(SAT)66는 가령 0.3V이고 VT66은 가령 1.0V가 되어 총 1.3V가 된다. 따라서, 노드 N2에서의 전위는 대략 VDS(SAT)64-VDS(SAT)66이 되고, 이 전위는, 전류 스위칭 회로 내의 스위칭 및 캐스코드 트랜지스터의 드레인-소스 포화 전압 VDS(SAT)P의 측정값으로 간주된다.
또한, 측정값 VDS(SAT)P이, 두 FET 64 및 66의 각 VDS(SAT) 간의 차이 VDS(SAT)64 -VDS(SAT)66로부터 유도되기 때문에, 전류 스위칭 회로 내의 대상 FET, 즉 스위칭 트랜지스터 및 캐스코드 트랜지스터(사용되는 경우에)의 실제 VDS(SAT)을 정확히 반영하지는 않을 수 있다. 그런데, 해당 FET들의 실제 VDS(SAT)이, 가령 총 0.6V으로 예상된다면, FET 64 및 66의 조건을 각 VDS(SAT)가 총 실제 VDS(SAT)의 어느 편에도 동등하게 오프셋되도록 설정하는 것이 바람직한데, 이는 이 예에서 VDS(SAT)64는 0.9V로 설정되고 VDS(SAT)66는 0.3V로 설정되기 때문이다.
제2 정전류 소스(72)는, 이 실시예에서 도 3의 스위치 드라이버 회로 내의 정전류 소스(24)에 의해 소스된 전류 I와 실질적으로 동일한 전류 I3을 소스한다. 이 실시예에서 NMOS FET(74)는 NMOS FET(80)과 동일한 (가변의) 저항을 가지며 제1 저항 R1을 제공한다. 유사하게, 제2 NMOS FET(76)는 NMOS FET(82)과 동일한 (가변의) 저항을 가지며 제2 저항 R2을 제공한다. 이는, 노드 N3에서의 저항이 스위치 드라이버 회로 내의 제2 공통 노드 CN2에의 전압 VCN2을 동일함을 의미한다. 증폭기(70)의 효과는, 따라서, 출력 노드 N4에서의 전위를, 노드 N3에서의 전위가 노드 N2에서의 전위 VDS(SAT)P와 동일하게 될 때까지 조절하는 것이다. N4 노드 전위를 변화시킴에 따라, 노드 N3에서의 전위가 변화되는데, 이는 N4 노드 전위가 제어 회로 내의 제1 및 제2 NMOS FET 트랜지스터 74 및 76의 각 저항을 결정하기 때문이 다.
이러한 방식으로, 이 실시예에서 제2 공통 노드 CN2의 전위 VCN2는 측정값 VDS(SAT)P와 실질적으로 동일하게 설정된다.
도 8의 회로에서, 저항 R1 및 R2(NMOS FET 80 및 82에 의해 제공됨)의 저항값은 노드 N4에서의 전위에 따라 각각 변화한다. 따라서, VCN2가 변화됨에 따라 접합 노드 JN에서의 전위 변화는 제2 공통 노드 CN2의 전위 변화를 따르게 되어 전위 VCN2의 실직적으로 고정된 비율(가령 2/3)로 트랜지스터(32)의 게이트 전위를 유지시킨다.
제2 공통 노드 CN2의 전위를 조절하기 위해 도 8의 제어 회로를 사용하는 것의 장점은, ON 출력 전위 Von이 주 스위칭 트랜지스터 및 (사용되는 경우) 전류 스위칭 회로 내의 캐스코드 트랜지스터의 VDS(SAT) 변화를 따라 간다는 것이다. PMOS FET(32)는 자동적으로 VOFF가 VDS(SAT)를 따라가도록 한다.
도 3 실시예의 PMOS FET(32) 대신에, 다른 회로 소자가 회로의 제1 및 제2 출력 노드 ON1 및 ON2 사이에 접속되어 동일한 기본적인 전류-전압 변환 효과를 얻을 수 있다는 것을 또한 알 수 있다. 각 경우에, 사용된 회로 소자가 해당 소자를 통해 흐르는 전류의 방향에 관계없이 동일한 I-V 특성을 갖는 것이 바람직하다. 회로 소자의 I-V 특성은 고 전류에서 저 저항을, 그리고 저 전류에서 고저항을 제공하기 위해 바람직하게는 비선형이지만, 옴 저항 소자 등의 선형 회로 소자가 사 용될 수도 있다.
제1 및 제2 출력 노드 사이에 옴 저항 소자를 사용하는, 본 발명의 제2 실시예가 도 9를 참조하여 설명될 것이다. 도 9에서, 도 3의 제1 실시예 내의 소자들과 동일하거나 이에 대응하는 소자들은 동일한 도면 부호로 표시되며 그 설명은 생략된다.
도 9의 실시예에서, 트랜지스터(32)를 대신하여, 제1 및 제2 출력 노드 ON1 및 ON2 사이에 저항(102)이 접속된다. ANALOG VDD와, 정전류 소스 트랜지스터(28) 사이에 부가적인 저항(104)가 접속된다. 또한, 제1 실시예에서의 직렬 접속된 저항 R1 및 R2를 대신하여, 제2 공통 노드 CN2 및 GND 사이에 부가적인 저항(106)이 접속된다. 각 저항(102, 104 및 106)들은 옴 저항 소자이며, 예를 들어 고저항 n-확산 저항이다.
제1 실시예에서와 마찬가지로, 정전류 소스 트랜지스터(28)에 의해 소스된 동일한 전류 I가, 상보적인 입력 신호 IN 및 INB의 상태에 따라, 제1 전류 경로 P1 또는 제2 전류 경로 P2를 따라, 선택적으로 회로를 통해 흐른다.
제1 실시예에서와 마찬가지로, 제2 공통 노드의 전위 VCN2는, 전류 I와 저항(106)의 저항값 R106의 곱으로 결정된다. 제2 실시예에서, 제1 및 제2 출력 노드의 전위 VON1 및 VON2 간의 전위차 △V는, 전류 I와 저항(102)의 저항값 R102 의 곱으로 결정된다. 저항(102)의 I-V 특성은 이를 통해 흐르는 전류의 양 방향에 대해 동일하기 때문에, 전위차 △V는 회로의 상태에 관계없이 동일(정상 상태)하다.
전류 소스 트랜지스터(28)의 소스의 전위 VS28가, 저항(102)에서의 저항값의 변화를 따라가도록 하기 위해 저항(104)가 제공된다. 이 회로 내에서, 저항 102 및 104는 바람직하게는 서로 물리적으로 근접하게 설치되어 이들의 저항이 공정 및/또는 온도 변화에 의해 야기된 저항값의 변화에 관계없이 실질적으로 고정된 비율을 갖도록 한다. 이러한 변화는, 장치 기판 위에 특정한 패턴으로 세크먼트들이 레이아웃될 때 하나 이상의 방향으로 장치를 가로질러 "기울기(gradient)"를 만든다. 각 세크먼트 내의 레이아웃이 이러한 기울기(적어도 한 방향으로)에 무관하도록 하기 위해, 저항(104)은 저항(102)의 각 대향 측 상에 동일한 크기의 부분으로 분할될 수 있다. 이는, 저항(104)가 저항(102) 내에 공통 중심을 갖는다는 것을 의미한다. 다음에, 한 세크먼트 내의 저항(102)의 저항값이 증가된 값을 가지면, 이 세크먼트의 저항(104)의 저항값도 증가된 값이다. 이에 따라, 정전류 소스 트랜지스터(28)의 소스에서의 전위 VS28을 낮추게 되어, 게이트 전위 Vpcs가 불변으로 유지되면(ANALOG VDD에 상대적으로), 게이트-소스 전압이 다소 음이 되고, 따라서 전류 I를 감소시키게 된다. 이러한 방식으로, R102에서의 증가에도 불구하고, △V를 정의하는 I·R102 곱은 실질적으로 불변으로 남는다.
저항 R102, R104 및 R106의 비율은, 예를 들어 1:2:1이고, I는 대략 80㎂이고 R102는 대략 7.5㏀이다. 이에 따라 ON 및 OFF 출력 전위 간의 전위차 △V가 대략 0.6V로 제공된다.
소자(102) 등의 저항 소자가 전류-전압 변환 소자로 사용될 때, 매칭하는 저항 소자(104)를 사용하거나, 저항 변화에 대한 임의의 보상을 수행하는 것은 반드시 필요하지는 않다. 이러한 점에서, 저항(102)를 통해 발생된 전위차 △V가 이러한 보상에 의해 실질적으로 고정되더라도, 전류 변화가 다른 방식으로 회로에 미치는 영향, 예를 들어 세그먼트의 스위칭 동작 속도의 변화를 피할 수 없다. 이에 따라 저항 변화에 대해 전류를 불변으로 하는 것이 바람직하게 된다.
도 4와 도 9를 비교하면, 도 9 회로에 대한 도 4 회로의 부가적인 장점은, 적합하게 큰 저항(가령 7.5㏀)는 큰 물리적 구조(HN 저항은 1㏀/square를 가질 수 있음)에 의해서만 달성될 수 있기 때문에, 저항 소자 102(및 사용되는 경우에는 상보적인 저항 104) PMOS FET(32)에 비교해서 보다 크다는 것이다. 이러한 큰 저항은 상당한 기생 저항을 야기한다. 또한, 저항들이 사용될 때, 회로의 스케일링이 어렵게 되는데, 이는 전류가 (가령) 반감되면, 동일한 전압을 얻기 위해 저항이 두 배가 되고, 반면 PMOS FET(32)와 함께 이를 통한 전압이 트랜지스터의 크기가 반감된 채로 유지된다는 것 때문이다. 더 문제가 되는 것은, 저항이 두배가 되면, 기생 저항이 또한 두배가 되어, 절반 크기의 트랜지스터와 비교하여 기생 저항이 4의 인수로 증가된다. 이에 따라, 전류-전압 변환 소자로서 사용되기에는 PMOS FET(32)가 더 바람직하다.
출력 노드 사이에 흐르는 전류의 양 방향에 대해 동일한 I-V 특성을 같는 회로 소자를 사용하는 것이 바람직하지만, 두 출력 단자 사이에 병렬로 접속된 두개가 밀접하게 매칭된 단방향 회로 소자들을 사용함으로써, 실질적으로 동일한 효과 를 얻을 수 있다는 것을 알 수 있을 것이다. 예를 들어, 백-투-백 다이오드(back-to-back) 다이오드 소자가 두 출력 노드 간에 채택될 수 있다. 각 다이오드는 자시의 소스에 게이트가 접속된 MOS 트랜지스터를 사용하여 구현될 수 있다.
전술한 실시예들에서 p-채널 스위칭 트랜지스터들을 채택하였지만, 본 발명은, n-채널 스위칭 트랜지스터(그리고 전류 소스를 대신해서 전류 싱크)를 채택한 전류 스위칭 회로에 대한 다른 실시예들에도 적용될 수 있음을 알 수 있을 것이다. 이러한 경우에, 스위치 드라이버 회로 내에서의 트랜지스터의 도전성 유형 및 전원선의 극성은 반대가 된다.
또한, 본 발명이 DAC와 관련하여 설명되었지만, 정확히 제어되는 상보 스위칭 신호에 상보적인 방식으로 스위칭될 필요가 있는 스위치 소자를 포함하는 임의 유형의 회로에 본발명이 적용될 수 있음을 당업자라면 알 수 있을 것이다.

Claims (26)

  1. 스위치 드라이버 회로에 있어서,
    제1 및 제2 출력 노드;
    상기 제1 및 제2 출력 노드에 접속되며, 상기 제1 출력 노드에서 상기 제2 출력 노드로의 제1 방향, 또는 상기 제2 출력 노드에서 상기 제1 출력 노드로의 제2 방향을 따라 전류가 흐르도록 하는 전류 경로를 제공하여, 회로가 사용 중일 때, 전류 흐름의 크기 및 방향에 종속하는 상기 제1 및 제2 출력 노드 간의 전위차를 생성하는 전류-전압 변환 수단; 및
    상기 제1 및 제2 출력 노드와 접속되며, 인가된 제어 신호에 따라, 사전 선택된 크기의 전류가 상기 전류 경로를 통해 상기 제1 방향으로 흐르는 제1 상태에서, 상기 사전 선택된 크기와 실질적으로 동일한 크기의 전류가 상기 전류 경로를 통해 상기 제2 방향으로 흐르는 제2 상태로 스위칭될 수 있는 스위칭 수단 - 상기 전류-전압 변환 수단의 전류-전압 특성은 상기 제1 및 제2 상태에서 각각 생성된 상기 전위차들이 실질적으로 크기는 동일하지만 극성은 반대임 -
    을 포함하는 스위치 드라이버 회로.
  2. 제1항에 있어서,
    제1 및 제2 공통 노드를 더 구비하며,
    상기 스위칭 수단은, 상기 제1 및 제2 공통 노드에 접속되며, 상기 제1 상태에서 상기 제1 및 제2 출력 노드를 상기 제1 및 제2 공통 노드에 각각 접속시켜 상기 제1 공통 노드에서 상기 출력 노드들을 통해 상기 제2 공통 노드로의 제1 경로의 전류 흐름을 생성하도록 동작하고, 또한, 상기 제2 상태에서 상기 제1 및 제2 출력 노드를 상기 제2 및 제1 공통 노드에 각각 접속시켜 상기 제1 공통 노드에서 상기 출력 노드들을 통해 상기 제2 공통 노드로의 제2 경로의 전류 흐름 - 상기 제2 경로의 전류 흐름은 상기 제1 경로와는 다름 - 을 생성하도록 동작하는 스위치 드라이버 회로.
  3. 제2항에 있어서,
    상기 스위칭 수단이 상기 제1 상태일 때 상기 제1 경로를 통해 흐르는 전류는, 상기 스위칭 수단이 상기 제2 상태일 때 상기 제2 경로를 통해 흐르는 전류와 실질적으로 크기가 동일한 스위치 드라이버 회로.
  4. 제2항에 있어서,
    상기 공통 노드들 중 하나에 동작적으로 접속되어 상기 제1 및 제2 경로 각각을 통해 흐르는 전류를 실질적으로 일정한 크기로 유지시키는 정전류 소스/싱크 수단을 더 구비하는 스위치 드라이버 회로.
  5. 제4항에 있어서,
    상기 정전류 소스/싱크 수단에 의해 소스되거나 또는 경우에 따라 싱크되는 전류는 실질적으로 상기 사전 선택된 크기인 스위치 드라이버 회로.
  6. 제2항에 있어서,
    상기 공통 노드들 중 하나는, 저항 수단에 의해, 회로의 사용 시에, 실질적으로 일정한 미리 지정된 기준 전위로 유지되는 회로의 기준 전위선에 접속되어, 상기 공통 노드의 전위가 상기 미리 지정된 기준 전위에 대해 실질적으로 고정되도록 하는 스위치 드라이버 회로.
  7. 제2항에 있어서,
    상기 스위칭 수단은,
    상기 제1 공통 노드와 상기 제1 출력 노드 사이에 접속된 제1 전계 효과 트랜지스터;
    상기 제1 출력 노드와 상기 제2 공통 노드 사이에 접속된 제2 전계 효과 트랜지스터;
    상기 제1 공통 노드와 상기 제2 출력 노드 사이에 접속된 제3 전계 효과 트랜지스터;
    상기 제2 출력 노드와 상기 제2 공통 노드 사이에 접속된 제4 전계 효과 트랜지스터; 및
    상기 스위칭 수단이 상기 제1 상태일 때 상기 제1 및 제4 전계 효과 트랜지스터가 턴온(turn ON)되도록 하고 상기 제2 및 제3 전계 효과 트랜지스터가 턴오프(turn OFF)되도록 하며, 상기 스위칭 수단이 상기 제2 상태일 때 상기 제2 및 제3 전계 효과 트랜지스터가 턴온되도록 하고 상기 제1 및 제4 전계 효과 트랜지스터가 턴오프되도록 하는 제어 수단
    을 구비하는 스위치 드라이버 회로.
  8. 제1항에 있어서,
    상기 전류-전압 변환 수단의 전류-전압 특성은, 상기 제1 및 제2 방향 모두에서 상기 전류 경로를 통한 전류의 흐름에 대해 실질적으로 대칭적인 스위치 드라이버 회로.
  9. 제1항에 있어서,
    상기 전류-전압 변환 수단이 비선형 전류-전압 특성을 가지며, 상기 전류-전압 변환 수단의 유효 저항은 큰 크기의 전류에 비해 작은 크기의 전류에 대해서 더 높은 스위치 드라이버 회로.
  10. 제1항에 있어서,
    상기 전류-전압 변환 수단은, 상기 제1 및 제2 출력 노드 사이에 직렬 접속된 채널을 갖는 전계 효과 트랜지스터를 구비하는 스위치 드라이버 회로.
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