JP2009252754A - 回路、回路設計方法、および回路構成素子 - Google Patents

回路、回路設計方法、および回路構成素子 Download PDF

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Abstract

【課題】 この発明は、半導体LSIチップ上およびプリント回路基板上で、半導体LSIチップ上のインバータのスイッチング速度に匹敵する電気による超高速での情報処理や信号伝送を可能とするとともに、不要電磁波の発生と漏洩を抑止する。
【解決手段】 回路システムを構成するスイッチング回路の機能を孤立電磁波の励起作用とし、前記スイッチング回路に接続される電源分配回路に、特性インピーダンスが信号伝送用線路に比べて充分低く、線路を構成する絶縁材料の誘電体損失が比較的大きい低インピーダンス損失線路を使用する。前記低インピーダンス損失線路と前記スイッチング回路の間に低インピーダンス損失線路はない線路が接続される場合は、該線路の長さが前記孤立電磁波の波長の20倍以下であって、前記孤立電磁波が該線路中を往復する時間内は前記スイッチング回路の状態を変化させないように回路が形成される。
【選択図】 図１

Description

本発明は、スイッチング回路システムに関し、特に、半導体LSIチップ上、半導体LSIパッケージ内、およびプリント回路基板上の電源分配配線ならびに信号伝送配線の回路、回路設計方法、および回路構成素子に関する。
電磁気学は静電磁気理論とマックスウエルが完成した線形電磁波理論から成り立っている。電磁気学では、振動する起電力源を含む回路を交流回路と定義している。一方、電磁気学では、回路中の導線の長さが非常に短い場合や回路中の起電力源の振動が非常に緩やかであって、閉回路中で電磁波の進行が無視できる場合を準定常状態と呼ぶ。準定常状態の交流回路は静電磁気理論に従う。
準定常状態における交流回路理論は、集中定数回路理論と呼ばれ、いわゆる電子回路を含む交流回路網の解析にはこの理論が用いられる。集中定数回路理論において配線には物理量が与えられない。従って配線および配線間の電磁干渉は無視される。インピーダンスは、インダクタンス、キャパシタンス、レジスタンス、コンダクタンスから構成され、それぞれが独立に設定される。
集中定数回路理論においては、（金属）導線を流れる電流は一定時間内に導線の断面を通過する電荷量であるとする考え方が採用されている。この考え方に従うと、導線を流れる電流の速度は導線の太さや物理定数に依存する。1平方ミリメートルの断面を有する銅線の両端に電圧が印加され10アンペアの電流が流れているときの電流の流れる速さを、この考え方にしたがって計算すると、常温で0.735mm/sとなる。
集中定数回路理論において、コンデンサとスイッチが導線によって電源に直列に接続される回路におけるコンデンサの機能は、電荷の蓄積（充電）と電荷の放出（放電）であるとする考え方が採用されている。コンデンサを交流回路網に組み入れるために導線が必要である。導線を一定時間内に導線の断面を通過する電荷量である電流の速さは前述のように非常に遅いので、コンデンサの充放電の実際の速さはこれを上回ることが出来ない。
電磁波理論によると、真空中に置かれた線路を構成する二本の導線間に電圧を加えると、導線間に電磁波が励起される。電磁波はお互いに進行方向に直交する電界波と磁界波で構成される。線路の特性インピーダンスは、電磁波が無限長の線路を伝搬するときの電界波と磁界波の大きさの比であり、損失の無い線路の場合は、単位長さあたりのキャパシタンスに対する単位長さあたりのインダクタンスの比の平方根で決まる。絶縁体が真空の場合の線路を伝搬する電磁波の速度は光速であって、線路を構成する絶縁体の比透磁率と比誘電率の積の平方根に比例して遅くなる。電磁波の伝搬速度は、線路を構成する導体の構造や物理定数には無関係である。
分布定数回路理論は電磁波理論に比較的忠実である。分布定数回路理論では、配線には物理量が与えられる。従って配線および配線間の電磁現象や電磁波伝搬現象を解析することが出来る。分布定数回路理論の適用は煩雑であることから伝送線路工学領域のみに実用されている。
ディジタル信号のような非線形波形またはひずみの大きい波形を扱う回路設計や回路の解析には、フーリエ変換法が広く使用されている。フーリエ変換法を使用してひずみ波を線形の高調波の集合に変換すると、重ね合わせの原理を応用できるので、各周波数成分の足しあわせによって波を表すことが出来る。
フーリエ変換の考え方に基づくと、線路の透過係数に周波数依存性がある場合は、高調波毎の位相速度と群速度が異なるため分散が生じ、線路上を伝搬する過程で波形が劣化する。従って、直流バイアスがかかったディジタル信号を、品質を維持しつつ伝送するためには、線路の透過係数（S21）を、直流に近い帯域から、波形に影響すると見なされる最高次高調波の周波数までの帯域に亘って、限りなく1に近い値に保たなければならないとされている。
1895年に、オランダのKortewegとde Vreisは、浅い水を、一方向に伝わる波を記述する方程式を提出した。これが、Korteweg-de
Vreis方程式、または略してKdV方程式である。KdV方程式は３次微分方程式であるため、波を表す解を得ることが当時は不可能であったが、コンピュータの発達により、1965年にZabuskyとKrusklによって解が得られた。これが、ソリトン（soliton）と名付けられた孤立波である。次式は、孤立波を表す式の一例であって、距離（x）が0で1となり、距離（x）の絶対値が大きくなると急速に0に近づく。空間的に局在した孤立波は、その早さや形を変えずに伝搬し、複数の波が衝突しても衝突の前後でそれぞれの波は早さや形を保持し群速度の概念を持たないとされる。
世界の最新の半導体技術動向が集約されている非特許文献２の2005 Editionによると2006年のテクノロジノード（DRAMのメタルピッチの1/2）は70nmであって、高性能プロセッサ中のNチャネル型電界効果トランジスタの最小立ち上り時間（ゲートディレー：τ）は0.74ピコ秒（ps）である。非特許文献（２）の2005
Editionによると、インバータを構成するPチャネル型電界効果トランジスタのゲートディレーはNチャネル型電界効果トランジスタのゲートディレーの2倍から2.5倍とされているので、インバータのゲートディレーは、1.48psから1.85ps（平均1.67ps）となる。
非特許文献１０に示されているように、スイッチングパルスの上昇時間または降下時間に対する周期の比が7から13までの間であれば、基本周波数を前記上昇時間または下降時間の逆数に0.34を掛けたと見なすと高調波の割合が15%以下になると定義づけられる実効周波数（significant
frequency）の考え方がある。この考え方を適用すると、前記2006年のテクノロジノードにおいて1.67 psのゲートディレーを有するインバータに大振幅動作を行わせることのできる最大繰り返し周波数、すなわちこのインバータの最大スイッチング周波数は、約200GHzとなる。
非特許文献２の2005
Editionによると、半導体LSIのゲートディレーの短縮化のために、電界効果トランジスタのゲート皮膜の薄膜化によるゲート漏れ電流の増加を抑制するための高誘電率（Highκ）膜の開発や、飽和ドレイン電流値を高めるためのキンク技術やシリサイド技術の開発等の研究開発が今後とも続くと予想されている。これに従うと、インバータの最大スイッチング周波数は2011年で約420GHz、2016年では965GHzとなることが予想される。しかし、実用化には多くのリスクが伴うと予想されるため、半導体LSIの性能改善とマルチチップ化の開発を並行して進めることにより性能向上をねらう動きがある。
非特許文献２の2005
Editionには高性能プロセッサの最高クロック周波数も記載されている。これによると、2006年においては、チップ上で6.8GHz、ボード経由で3.9GHzとなっており、2011年にそれぞれ17GHz、12GHz
、2016年にそれぞれ40GHz、36GHzとなることが予想されているが、前述のインバータの最大スイッチング周波数とクロック周波数との格差は非常に大きいままである。
半導体LSI回路は、回路規模が極めて大きい反面、回路を構成する配線の長さは波源の波長に比べて非常に短いとみなして、集中定数回路理論が採用されてきた。従って、回路中の配線電流は一定時間内に導線の断面を通過する電荷量、配線の長さや大きさは集中定数のコンデンサ（容量）、インダクタおよび抵抗で表され、配線容量の作用は電荷の充放電であると考えられている。従って、導線上の電圧または電流の変移は線路の充放電現象の変移として扱われている。
半導体LSIチップ上の配線層は、１本の導体の周りに絶縁体がある構造で信号の送受が行われる。半導体LSIにおける配線遅延の抑制対策は、配線材料のアルミニウムから銅への切り替えによる配線抵抗の低減や、配線の周りにある絶縁材料の低誘電率（ロウκ）化や空隙の形成による浮遊容量の低減等の集中定数回路理論に基づく方法によって行われている。
半導体LSIの回路設計には、カリフォルニア大学バークレイ校のLarry Nagle およびDonald Pedersonによって1975年に開発された回路シミュレータであるSPICEが広く使用されている。 SPICEは前記集中定数回路理論に基づいて回路網の解析を行うプログラムであるので、比較的規模の大きい回路の解析を非常に高速に行うことが出来るが、配線および配線間の電磁現象や電磁波伝搬現象を直接解析することは出来ない。
半導体ＬＳＩの信号品質（シグナルインテグリティ）の確保のために、配線間のクロストーク、電源電圧過渡変動、高周波電源ノイズ、基板ノイズ（サブストレートノイズ）への対策が行われてきている。この内、電源電圧過渡変動および高周波電源ノイズは、半導体LSIのスイッチング動作に伴う電源電流の変化に電源分配回路からの電荷の供給が追従できないために生じる電源電圧の変動であると考えられている。プリント基板上での電源電圧の変動は供給を受ける半導体LSI全体の安定動作やシグナルインテグリティに影響を及ぼす共通モードのノイズ（コモンモードノイズ）の一種であるため論理回路での誤り修正機能が有効に機能しないので、回路設計上深刻な問題となっている。
高性能半導体LSIメーカでは、電源電圧変動および高周波電源ノイズの低減対策のために、プリント回路基板上でのバイパスコンデンサの最適使用法を公開して来ている。非特許文献４はその一例である。ここには、50-300nsという比較的長い時間で大きな電流が過渡変動することによる半導体LSIの電源端子での過渡電圧変動と、1-10nsという比較的短時間で微少電流が過渡変動することによる半導体LSIの電源端子での高周波ノイズについて、プリント回路基板上での対策が示され、この手法が、プリント回路基板上の電源分配回路設計に関する事実上の世界標準となっている。
非特許文献４には、過渡電源電圧変動を抑制するためにはバイパスコンデンサが有効であって、コンデンサが有する等価直列抵抗（ESR）と過渡電流値との積および等価直列インダクタンス（ESL）と、過渡電流の単位時間あたりの上昇値との積をともに既定値以下にするために、コンデンサの種類の選定や並列使用数を求める必要があるとし、具体的な設計法とそれに基づく設計例が示されている。
高性能半導体LSIを搭載するディジタル機器の設計においては、前述のような半導体メーカからの要請に加えて、実際に過渡電源電圧変動や電源ノイズが原因として疑われるような誤動作が発生していることから、プリント回路基板上の半導体LSI近傍に多数のバイパスコンデンサが搭載されているほか、半導体LSIチップ上にも、ゲート容量やメタル間容量を利用する合計数千ピコファラッド前後のバイパスコンデンサ（オンチップキャパシタ）が組み込まれており、半導体LSIやプリント回路基板の高性能化に伴いコンデンサの使用数が増加する傾向にある。
数メガヘルツ以上の帯域におけるコンデンサのインピーダンス特性の測定には、ネットワークアナライザまたはネットワークアナライザの原理を応用したインピーダンスアナライザが使用されている。ＩＴ機器を支えるディジタル回路において、コンデンサは、圧倒的に電源回路のバイパスコンデンサとして使われることが多いこともあって、DUT（device under test）としてのコンデンサは測定系の線路に並列に接続されて測定される。
図39は、従来の線路の入力インピーダンス測定法の一例である。従来技術を使って線路の入力インピーダンスを測定する方法を示している。ネットワークアナライザ56に付属しているコネクタ付きの校正済のケーブル57を、コネクタ58を介して被測定線路(DUT) 59に接続して、被測定線路(DUT) 59の散乱行列（スキャッタリングマトリクス）を構成するSパラメータを計測することが出来る。図39において、ネットワークアナライザ56は、送信信号aに対する反射信号b、または送信信号cに対する反射信号dのそれぞれの電圧振幅の比から反射係数S11またはS22を測定結果として出力し、送信信号aに対する透過信号d、または送信信号cに対する透過信号bの電圧振幅の比から反射係数S21またはS12を測定結果として出力する。損失を含む線路のネットワークアナライザでのS21とS11の測定値との間には次の式のような関係がある。
一方、インピーダンス不整合点での入射電圧(Vi)に対する反射電圧(VR)は、S11から次式のように得られる。
DUTの入力インピーダンスは、線路中に挿入された散乱行列のパラメータの一つであるS11を測定しその結果から、式（３）の関係式によって求めることが出来る。しかし、測定系の線路の特性インピーダンスに比べてDUTの入力インピーダンスが格段に低い場合はS11の値が１に近い値となり、測定結果に大きな誤差が含まれてしまうおそれがある。
数メガヘルツ以上の帯域におけるコンデンサのインピーダンスは測定系の線路の特性インピーダンスに比べてかなり低いので、S11の測定結果から正確なインピーダンスを求めることは難しい。一方、コンデンサのような二端子構造の素子がDUTである場合は、該DUTを線路として見た場合の線路長は点と見なすことが出来る。この場合は、前記（１）式の指数項中のxがゼロとなる。従って指数項が1となりS21とS11とは線形の関係となるので、コンデンサのインピーダンス（Zc）は、次式のように測定誤差が比較的小さいS21から求めることが出来る。なお、測定系のケーブルの特性インピーダンス（Z0）が50Ωであって、S21が１よりかなり小さい場合は、次式のようにZc とS21の関係はさらに簡略化される。
前述の方法で市販されているコンデンサのインピーダンス特性を測定すると、直列共振点と呼ばれるインピーダンスが最小となる周波数まではほぼ理想的なインピーダンス特性を示すが、直列共振点以上ではインピーダンスが周波数に比例して増加する傾向にあることが確認される。この理由は、コンデンサにはリード線、端子、および電極がありこの部分は等価直列インダクタンス（ESL）として作用するためと考えられている。さらに前記直列共振点のインピーダンスは等価直列抵抗（ESR）によって決まると考えられている。
以上に述べた従来の考え方に基づいて、コンデンサメーカでは、コンデンサの高周波帯域でのインピーダンス特性を理想特性に近づけるために以下の方法で改良開発が行われてきた。
A)
前記ESLを小さくするために出来るだけ小さい形状とする。その意味でリードの無い表面実装形状が好ましい。
B)
高周波用途においては共振周波数を高くするために体積あたりの静電容量値を小さくする。
C)
前記ESRを小さくするためにコンデンサの導体抵抗や絶縁体の損失を可能な限り小さくする。
D)
比較的広い帯域で低いインピーダンス特性とするために並列に接続して使用する目的に沿うように、大きさと静電容量値の異なる多種のコンデンサを提供する。
E)
多数のコンデンサを並列に接続して配列したコンデンサアレーを提供する。等。
電磁気学によると、電位Vは無限遠から導線の一点までの電界の積分値とされ、実用的にはグランド面から導線の一点までの電界の積分値として求められる。電流Iは、アンペールの法則に従って、導線の周りの磁界を周回積分することによって得られる。電位Vと電流Iは、それぞれ次式から求められる。
電磁気理論によると抵抗は、ある物質（金属など）のある条件における電気的性質であって、クーロンの法則のような電磁気の一般法則ではないとされている。電磁波理論における線路のコンダクタンスGは単位長さあたりの絶縁体内での熱損失である。電磁波理論における線路のレジスタンスRは、線路を伝搬する電磁波が導体内に侵入して熱になるものと線路外に漏れ出るものの和であって、G以外の損失である。
電磁波理論では、金属の表面に電磁波が進入した場合、金属の表面から次式で表されるδの距離では電磁界が0.368倍に減少し、このδを表皮深さ（skin depth）と定義している。すなわち、対向する線導体の導電率（σ）が大きいほど、伝搬する電磁波の周波数（f）が高いほど、対向する線導体の透磁率（μ）が大きいほど表皮深さは浅くなることを示している。超伝導導体ではσが無限大に近いため非常に低い周波数の電磁波でも該導体内に侵入できない。同様に、光のように周波数が極めて高い電磁波は導体内に侵入できない。電磁波が導体に侵入できない場合でも式（６）から電流を求めることが出来る。従って電流は架空の存在であり、磁界波が実態である。
電磁波理論によると、電磁波は二本の導線と絶縁体で構成される線路の絶縁体中を効率よく伝搬するが、導線の一方の側面に絶縁体が配置されている構造の場合でも、非効率ながら絶縁体中を、電磁波を伝搬させることが出来るとされている。後者が非効率な理由は、絶縁体と大気の固有インピーダンスの比が、絶縁体と導体の固有インピーダンスの比よりかなり小さいため、絶縁体に注入された電磁波の多くが伝搬途中で大気中に漏洩してしまうためと考えられている。電磁波理論に基づくと、電磁波が配線導体中を伝搬する場合の固有インピーダンス（Z0）は、次式で求められる。
2006年のテクノロジノード（70nm）におけるインバータの最大スイッチング周波数は、前述のように約200GHzである。電磁波が線路を伝搬する際に導体中に侵入して熱となって消費されるのは実数部である。このときの固有インピーダンス（Z0）の実数部の値を式（８）から求めると、銅の場合は0.118Ω、アルミニウムの場合は0.147Ωとなる。またこのときの表皮深さδは式（７）から、銅の場合0.149μm、アルミニウムの場合0.187μmである。
絶縁体中を通過する電磁波が導体に当たって反射する場合の反射係数S11は次式から求められる。ただし、半導体LSIの配線層の絶縁体中を伝搬する場合の固有インピーダンス（ZW）は、絶縁体の比誘電率（κ）を前記同様、3と仮定すると真空中の固有インピーダンスの1/√3倍であるので、218Ωである。
式（９）に、先に求めたZ0およびZWを代入すると、前記κが3の絶縁体を有する線路中を伝搬する電磁波の銅配線、アルミニウム配線での反射率（S11）が得られる。これらの値を式（２）に代入し、さらに式（２）中の指数項を１とすると、電磁波が銅配線、アルミニウム配線に侵入して熱になる可能性のある電磁波の割合（S21）がそれぞれ、0.046、0.052と求められる。なお、これらの値は電磁波が導体面に垂直に入射する場合であり、電磁波が線路中を伝搬する場合の導体に侵入する電磁波の割合は、入射角に比例して減少するのでさらに小さい値となる。
式（９）のZ0を電磁波が大気中を伝搬する場合の固有インピーダンスである377Ωとして、電磁波が半導体LSIの配線層の比誘電率（κ）が3である絶縁体中を伝搬する場合に線路外に漏れ出る電磁波の割合（S21）を式（９）と式（２）から計算すると0.96となる。従って半導体LSI上の配線層のように１本の導体の周りに絶縁体がある構造で信号の送受が行われる場合は、二本の導体とその間の薄い絶縁体で構成される平行平板線路またはマイクロストリップ線路に比べて非常に多くの量の電磁波が漏洩する可能性がある。
従来の回路、回路設計方法、および回路構成素子については、下記の特許文献や非特許文献に記載されている。その要点は後述される。
特許１９８８４５７号 特許２１２６１７２号 特開平６−５３０４８ 特許第３２６７２７４号 特許第３２３２５６２号 特開２００２−１６４７６０ 特許第３６７４６９３号 特許第３６３７９０３号 特開２００４−６６４６ 特開２００４−４８６５０ H.B.Bakoglu 著 「Circuits,Interconnections, and Packaging for Vlsi」, 1990, Addison-Wesley Pub TheInternational Technology Roadmap For Semiconductors（ITRS） NEDO「技術戦略マップ」, 2005年3月 Processor With Voltage Reduction Technology: Power Supply DesignConsiderations for Mobile Systems APPLICATION NOTE AP-519, Intel, June 1997 Keng L. Wong, Tawfik Rahal-Arabi, Matthew Ma, and Greg Taylor著 「EnhancingMicroprocessor Immunity to Power Supply Noise With Clock-Data Compensation」, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.41, NO.4, APRIL 2006 Istvan Novak著 「Lossy PowerDistribution Networks With ThinDielectric Layers and/or Thin Conductive Layers」,IEEE TRANSACTIONS ON ADVANCED PACKAGING, VOL.23, NO.3, AUGUST 2000 Theodore M. Zeeff, Andrew Ritter, Todd H. Hubing, and Thomas Van Doren著 「Analysis of a Low-Pass Filter Employing a4-Pin Capacitor」, IEEE TRANSACTIONS ON ELECTROMAGNETICCOMPATIBILITY, VOL.47, NO.1, FEBRUARY 2005 小林征男監修, 「電性高分子の最新応用技術」, シーエムシー出版, 2004年4月 和達三樹著 「非線形波動」, 岩波書店, 2002年12月 Chung-Kuan Cheng, John Lillis, Shen Lin, Norman Chang著 「InterconnectAnalysis and Synthesis」, 2000, John Wiley & Sons, Inc.
解決しようとする問題点の第１は、特許文献１および特許文献２に関する。特許文献１および特許文献２は、アルミニウムまたはタンタルの皮膜形成性金属上に形成された誘電体酸化皮膜上に、二酸化マンガン等の酸化剤を用いた電解重合法、ならびに電解重合法と電解重合法の併用により導電性高分子膜（ポリピロール）を形成して、固体電解コンデンサを形成する方法を示している。該コンデンサは、従来から採用されているコンデンサに比べて単位体積あたりの静電容量値が比較的大きいという利点があるが、共振周波数が低いこともあって、従来は数百から数メガヘルツ以下の帯域での使用に限定されていた。
また、線路構造とするアイデアは全く示されていなかった。従って、半導体LSI内やプリント回路基板上での一段の超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を目的とする電源分配回路の設計に関してこの文献は実用的な効果を有していなかった。
解決しようとする問題点の第２は、特許文献３に関する。特許文献３は、チップ上に形成する蛇行する線路の中央部にコンデンサ形成部を設けたロウパスフィルタの生成法を示しており、非特許文献７に示されている三端子コンデンサの一種である。インピーダンスを下げる効果は中央部のコンデンサのみであって、高周波帯域で従来のコンデンサの周波数特性より低い内部インピーダンス値を得ることは不可能である。従って、半導体LSI内やプリント回路基板上での一段の超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を目的とする電源分配回路の設計に関してこの文献は実用的な効果を有していなかった。
解決しようとする問題点の第３は、特許文献４に関する。特許文献４は、電源配線を設けた電源層の上下両側に、それぞれ薄いかつ／又は誘電率が高い絶縁材層を介してグランド層を積層し低インピーダンスの電源分配用線路を形成する方法を示している。ここでは、低インピーダンスの電源分配用線路をプリント回路基板上で形成するとしており半導体LSI上での形成に及んでいないこと、プリント回路基板上で低インピーダンス損失線路を実現するために必須である具体的な材料や加工条件を示していないこと、低インピーダンス損失線路の設計または製造条件が具体的に示されていないこと、この文献の請求項中に該低インピーダンスの電源分配用線路の両端にコンデンサを接続して終端するする方法が示されているので、該低インピーダンスの電源分配用線路の目標とするインピーダンス特性はコンデンサ１個の従来の方法で計測されているインピーダンス特性と同程度であることが推定される。
また、半導体LSIチップ上のインバータが励起する電磁波の挙動や、本文献の方法をプリント回路基板に適用した場合の半導体LSIの動作への影響が示されていない。従って、半導体LSI内やプリント回路基板上での一段の超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を目的とする電源分配回路の設計に関してこの文献は実用的な効果を有していなかった。
解決しようとする問題点の第４は、特許文献５に関する。特許文献５は、積層構造で線路構造の部品を形成する方法を示している。この文献に示されている層間接続構造では、線路特性を得るため必要な内部インピーダンスの均一性を保つことが不可能である。さらに、この文献の請求項中に、電磁干渉抑制回路を構成する場合は該特許の部品の特性インピーダンスに等しい値の特性インピーダンスを有するコンデンサによる終端が必要であることが示されているが、集中定数素子であるコンデンサを特性インピーダンスで規定することは出来ない。
さらに、通常の終端方法に従って終端素子と終端される側の線路のインピーダンス特性がほぼ同じであるとすると、この文献の線路のインピーダンス特性は従来コンデンサ１個の特性にほぼ等しいことになる。また、半導体LSIチップ上のインバータが励起する電磁波の挙動やと本文献の方法をプリント回路基板に適用した場合の半導体LSIの動作への影響が示されていない。従って、半導体LSI内やプリント回路基板上での一段の超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を目的とする電源分配回路の設計に関してこの文献は実用的な効果を有していなかった。
解決しようとする問題点の第５は、特許文献６に関する。特許文献６は、10KHzから1GHz間での帯域で使用する分布定数型ノイズフィルタの形成法を示している。該分布定数型ノイズフィルタの長さは、電子部品から発生する高周波の１／４波長以上の長さとなるように設定するとしているが、たとえば100MＨｚの高調波すなわち正弦波の1/4波長は大気中で75cm、この文献で絶縁体として使用する酸化アルミニウム中の場合でも、比誘電率が約10であるので23cmとなる。最近の半導体ＬＳＩが多くの電源電圧を使用していることを考え合わせると、該分布定数型ノイズフィルタは、10KHzから1GHz間での電気的ノイズを除去する目的でプリント回路基板上に搭載することは不可能である。
また、線路の入力インピーダンス特性は反射係数（S11）の測定値または同等の電磁界シミュレーション値から求めるべきところを、この文献では、従来の二端子コンデンサのインピーダンスを求める場合と同様にS21から求めるという理論上の誤りを犯していると推定できる。また、半導体LSIチップ上のインバータが励起する電磁波の挙動やと本文献の方法をプリント回路基板に適用した場合の半導体LSIの動作への影響が示されていない。従って、半導体LSI内やプリント回路基板上での一段の超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を目的とする電源分配回路の設計に関してこの文献は実用的な効果を有していなかった。
解決しようとする問題点の第６は、特許文献７に関する。特許文献７は、ノイズフィルタ用バイパス素子や電源デカップリング用素子に使用するシールドストリップ線路型素子の端子を含む電極構造や材料を示している。該シールドストリップ線路型素子の性能目標値は請求項に記載が無い。そこで、実施例から類推すると、1MHzから1GHzまでのS21特性 と120Hzでの静電容量であると考えられる。線路におけるS21特性は、線路の入力インピーダンスと直接関係の無い値である。
半導体LSI内やプリント回路基板上での一段の超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を目的とする電源分配回路には、S21特性だけでなく低インピーダンス化が必要であり、実用に供するためには、半導体LSI中のインバータが励起する電磁波の挙動や、この文献の方法をプリント回路基板に適用した場合の半導体LSIの動作への影響を考慮することが必要であるが、この文献には全く示されていない。従って、半導体LSI内やプリント回路基板上での一段の超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を目的とする電源分配回路の設計に関してこの文献は実用的な効果を有していなかった。
解決しようとする問題点の第７は、特許文献８に関する。特許文献８は、電源配線を有する層と接地配線を有する層とが対向して配置される半導体回路において、前記対向配線の一部が、前記対向配線の他部の特性インピーダンスに比して十分小さい特性インピーダンスを有するよう形成する線路素子の形成法を示してしている。最良の実施の形態の回路図例であるとされる図１において、この文献に示されている線路素子が、電源分配用線路に対して２つの端子でのみで接続されており、集中定数回路素子であるコンデンサの接続方法と同じである。
従ってこの文献に示されている線路素子はコンデンサとして使用されるので、従来のコンデンサのインピーダンス値より低くなることは無い。また、この文献の図26に示されている電源配線線路素子の特性インピーダンスとS21との関係は電磁波理論に反する。また、半導体LSIチップ上のインバータが励起する電磁波の挙動やと本文献の方法をプリント回路基板に適用した場合の半導体LSIの動作への影響が示されていない。従って、半導体LSI内やプリント回路基板上での一段の超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を目的とする電源分配回路の設計に関してこの文献は実用的な効果を有していなかった。
解決しようとする問題点の第８は、特許文献９に関する。特許文献９は、半導体基板と誘電体膜と配線とを含む線路の形成法を示しているが、性能目標値としているS21を概ねゼロしており具体性を欠いている。線路素子の特性を決定するパラメータは少なくとも単位長さあたりのインダクタンスとキャパシタンスで表されるべきであるが、該特許では配線容量という集中定数回路理論における考え方を適用し、インダクタンスについての記載は無い。また、半導体LSIチップ上のインバータが励起する電磁波の挙動やと本文献の方法をプリント回路基板に適用した場合の半導体LSIの動作への影響が示されていない。従って、半導体LSI内やプリント回路基板上での一段の超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を目的とする電源分配回路の設計に関してこの文献は実用的な効果を有していなかった。
解決しようとする問題点の第９は、特許文献１０に関する。特許文献１０は、ノイズフィルタ用バイパス素子や電源デカップリング用素子として用いられる高速化、高周波化に適した平行平板線路型素子の形成法を示している。該特許に係る並行平板線路型素子のインピーダンスとS21との関係を表す式が示されているが、この式は長さがゼロであって集中定数素子である従来の二端子コンデンサを線路に並列に接続したときのインピーダンスの測定法に使用するものである。
この文献中では、S21特性について示されているが、インピーダンスについては触れられておらず、該平行平板線路型素子に対するインピーダンスに関連する仕様も示されていない。また、半導体LSIチップ上のインバータが励起する電磁波の挙動やと本文献の方法をプリント回路基板に適用した場合の半導体LSIの動作への影響が示されていない。従って、半導体LSI内やプリント回路基板上での一段の超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を目的とする電源分配回路の設計に関してこの文献は実用的な効果を有していなかった。
解決しようとする問題点の第１０は、非特許文献１に関する。非特許文献１は、半導体LSIチップ上の配線層の設計法を示しており、広く参照されている。非特許文献１によると、導体LSIチップ上のインバータが生成する信号電圧の上昇または降下時間が、線路の伝搬時間の２．５倍より短い場合は前記配線層の設計には分布定数回路理論を適用すべきであるが、線路の伝搬時間の５倍より長い場合は集中定数回路理論を適用してもよいとしている。前記両者の間はグレーゾーンとされている。非特許文献１には、従来の伝送線路解析法の紹介はされているが、設計法については、上記判断基準を守ることを前提にして半導体LSI上の配線層は集中定数回路理論に従う場合の方法が示されている。
また、非特許文献１の考え方は、半導体LSIチップ上のインバータから見た直流電源を理想化し、半導体LSIチップ上の配線のように非常に細い導線を使用する信号伝送用線路を対象とする場合は、前記判断基準はほぼ正しいことが判っているが、半導体LSIチップ上のインバータから電源分配用線路が見える場合の設計法については示されていない。従って、電源分配用線路の電磁特性が大きく影響する半導体LSI内やプリント回路基板上での一段の超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を目的とする電源分配回路の設計に関してこの文献は実用的な効果を有していなかった。
解決しようとする問題点の第１１は、非特許文献２および非特許文献３に関する。非特許文献２または非特許文献３によると、2006年のテクノロジノード（70nm）における高性能マイクロプロセッサのゲートディレー（PチャネルMOSトランジスタに依存）は約1.6
psである。この場合の半導体LSIチップ上の配線層に対して非特許文献１の考え方を適用すると0.12mm以下の線路にしか集中定数回路理論が使用できない。しかし、さらにゲートディレーの短縮化が進むと予想されている今後１５年の半導体LSIチップ上の配線層の設計にも引き続き集中定数回路理論ならびにSPICEを使用することが見込まれている。また、半導体LSIチップ上のインバータから見える電源分配回路の作用について全く触れられていない。従って、半導体LSI内やプリント回路基板上での一段の超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を目的とする電源分配回路の設計に関してこの文献は実用的な効果を有していなかった。
解決しようとする問題点の第１２は、非特許文献４および非特許文献５に関する。図40は、半導体LSIを中心とする電源分配回路の従来の等価回路の一例である。インバータは、電流源とゲート容量（Ccir）で表され、インバータからは非動作インバータの並列ゲート容量（Cpar）とオンチップデカップリングコンデンサ（Cdecop）がチップ上に見え、ボンディングワイヤによるインダクタンス（Lbond）を挟んで、ボード上に搭載されたデカップリングコンデンサ（Cext）が見える。
この回路において電流源がオンオフを繰り返すと図中のVdd’とGnd’の間で電圧変動が生じる。電圧変動を抑制するには、Ccir 、CparおよびCdecopから構成される並列コンデンサのインピーダンスと電流源が有する高調波毎の電流値との積が充分小さくなるように、コンデンサを選定し配置する必要があるとされている。また、半導体LSIの電源端子における電圧変動を抑制するには、ボンディングワイヤによるインダクタンス（Lbond）とボード搭載デカップリングコンデンサ（Cext）とで構成されるロウパスフィルタを最適設計することが必要であり、もし共振が生じる場合はボンディングワイヤの線抵抗を利用することが有効であるとされている。
なお、図40に示すように、半導体LSIチップ上のインバータの作用を電流源と見なす考え方が広く採用されている。電流源は、無限大の内部インピーダンスを有し接続する回路の影響を一切受けないという特徴を有している。この考え方の問題点は、事実に反して、インバータが発生させる信号の品質が、電源分配用線路の電気的特性や電源電圧変動、並びに信号伝送用線路の電気的特性に影響されないということである。
非特許文献４および非特許文献５は、前述の電源分配回路の設計に関する一般的な考え方に従っている。この考え方は集中定数回路理論に基づいているので、コンデンサの作用は電荷の充放電と見なされている。電流源がオンになるとチップ上の並列コンデンサから電荷がまず供給される。これは急速な電流変化を吸収する。緩やかな電流供給はボンディングワイヤを経由してボード搭載コンデンサから供給される。電流源がオフになると直流電源から供給される電荷によってコンデンサが充電される。以上の考え方に基づいて電源分配回路の設計指針が示されている。
この考え方は、電磁波理論に反し、準定常または定常の状態にあるほとんど動きのない回路にしか採用できないので、インバータによって発生する信号の品質と電源分配回路の関係を明らかにすることが出来ない。また、この考え方によると、半導体LSIチップ上で独立に動作している多数のインバータ間の電源分配回路を介した電磁干渉問題を解明することが出来ない。また、この考え方によると、電源分配回路におけるコンデンサやボンディングワイヤの電磁的な作用とその限界を明らかにすることが出来ない。また、この考え方によると、不要電磁波が電源分配回路を経由して外部に漏洩するメカニズムを明らかにすることが出来ない。また、この考え方は電磁波理論に対して大幅に簡略化された集中定数回路理論に従っているので、オンチップデカップリングコンデンサおよびボード搭載コンデンサの数と個々の静電容量値を理論に基づいて的確に設定することができない。
以上により、図40の等価回路に基づく電源分配回路設計ならびにこれに準じている非特許文献４および非特許文献５は、半導体LSI内やプリント回路基板上での一段の超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を目的とする電源分配回路の設計に関して実用的な効果を有していなかった。
解決しようとする問題点の第１３は、非特許文献６に関する。非特許文献６は、プリント回路基板上の電源分配回路を構成する電源とグランドの平行平板構造に損失を持たせることにより、10MHzから1GHzのインピーダンス特性を平坦にする方法を示している。本文献では前記平行平板構造をコンデンサと見立ててインピーダンスの評価を行っているが、平行平板構造の中央部と角との間の伝達インピーダンスの測定も行っている。この結果を見ると、絶縁膜の厚さが2.5μmのときの平板の中央部と角との間の伝達インピーダンスは周波数に対して指数的に低下する傾向を示している。これは、伝達インピーダンスをS21による通常コンデンサのインピーダンス測定で行ったことによる測定上の基本的な誤りと推定できる。従って、本文献には平行平板構造の線路としての特性インピーダンスを低くする方策は記載されていないことなる。
また、本文献では、プリント回路基板の電源分配回路中の導板共振を効果的に除去出来るとしているだけで、半導体LSI中のインバータが励起する電磁波の挙動やと本文献の方法をプリント回路基板に適用した場合の前記電磁波の挙動が全く示されていない。従って、半導体LSI内やプリント回路基板上での一段の超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を目的とする電源分配回路の設計に関してこの文献は実用的な効果を有していなかった。
解決しようとする問題点の第１４は、非特許文献７に関する。非特許文献７は、四端子コンデンサを使用するロウパスフィルタの効果を示している。プリント回路基板上の信号配線とグランドプレーンの間に、従来の二端子コンデンサと本論文に係る四端子コンデンサを接続した場合の特性を比較している。特性評価には分布定数線路評価に用いるS21特性を使用しているが、素子のパラメータおよび素子を含む解析用の回路には集中定数系を使用しているため、議論に理論上の混乱が見られる。
また、本文献の四端子コンデンサは、100MHz以上のS21特性によって従来のコンデンサと比較しており、100MHz以上において低インピーダンス特性を得る方法については全く示されていない。従って、半導体LSI内やプリント回路基板上での一段の超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を目的とする電源分配回路の設計に関してこの文献は実用的な効果を有していなかった。
解決しようとする問題点の第１５は、非特許文献８に関する。非特許文献８は、導電性高分子材料技術の動向と応用技術を紹介しており、導電性高分子を用いた線路型素子（LILC）の紹介も含まれている。本文献ではLILCが、半導体LSIが励起する電磁波の電源分配回路への漏洩を効果的に抑止できることを実験データで示しているが、プリント回路基板に搭載したLILCによって信号線路側に反射させられる電磁波の挙動や信号波形への影響については一切触れられていない。また、アルミ電解チップを内蔵するミニバス形LILCの試作結果とプリント回路基板に搭載した場合の電源デカップリング特性の評価結果が示されているが、前記LILCの具体的な構造や製法については触れられていない。従って、半導体LSI内やプリント回路基板上での一段の超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を目的とする電源分配回路の設計に関してこの文献は実用的な効果を有していなかった。
解決しようとする問題点の第１６は、非特許文献９に関する。非特許文献９は、非線形波動理論の歴史と最近の研究成果が詳しく紹介されている。線路上の２つの超伝導体電極をトンネル絶縁層間に挟んで接合した形であるJosephson伝送線路における磁束の運動に関する記述はあるが、より複雑な電磁波に関しては触れられていない。従って、半導体LSI内やプリント回路基板上での一段の超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を目的とする電源分配回路の設計に関してこの文献は実用的な効果を有していなかった。
解決しようとする問題点の第１７は、非特許文献１０に関する。非特許文献１０は、実効周波数（significant frequency）を定義している点で評価できるが、半導体LSIチップ上の配線（インターコネクト）上のディジタル信号を線形電磁波の合成波と見なしている。また、インターコネクトの要素解析に電磁界シミュレーション手法を採用して精密なパラメータを得る方法を示しているがシミュレーション結果を集中定数回路で表現して議論を展開している。このために、信号遅延の主原因を集中定数回路モデルに基づいて伝送過程での上昇時間または下降時間の増加としている。
半導体LSIチップ上のインターコネクト設計に際して、SPICEを使用すると比較的規模の大きい回路を高速に解析することが可能であるが、SPICEの構造が集中定数回路理論に従っているため線路上の信号伝搬や線路間の電磁干渉に関して信頼性は高くない。
実際には、半導体LSIの技術更新速度が早いことを利用して１世代前の実測結果でシミュレーション用モデルのパラメータを修正することが行われているため、実用上、SPICEによるシミュレーション結果の信頼性は維持されている。しかし、このような手法によるシミュレーション用モデルのビヘイビアモデル化によって、理論と実際との乖離は大きくなる一方である。従ってディジタル分野における半導体ＬＳＩのインターコネクト設計において、理論が技術開発を牽引することは不可能な状況になってしまっている。
非特許文献１０は、半導体LSIチップ上の配線（インターコネクト）の設計法の事実上の教科書として従来から広く参照されて来ている。しかし、前述のように事電磁波理論に忠実ではないため、半導体LSI内やプリント回路基板上での一段の超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を目的とする電源分配回路の設計に関してこの文献は実用的な効果を有していなかった。
以上のように、従来、電源分配回路の構造や電気特性が及ぼす信号波形の上昇又は降下特性との電磁的な関係は未解明のままで放置され、電磁波理論との整合性に乏しい各種簡易型回路理論の組み合わせでスイッチング回路システムを構成する回路及び回路構成素子の設計、製造が行われてきた。さらに、単一現象であるディジタル波は、実態と乖離して、膨大な数の線形連続波が加算された波形として扱われていた。このため、特に膨大な数の線路上でのディジタル波の挙動解析を十分に行うことが出来ず、半導体LSIチップ上のインバータはエレクトロニクス技術の粋を集めて非常に高い水準に達しているにもかかわらず、前記インバータのスイッチング速度に匹敵する超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を半導体LSI内やプリント回路基板上で実現させることが不可能な状態であった。
本発明は、電源分配回路の構造や電気特性と信号波形との理論的な関係を明確化するとともに電源分配用線路および信号伝送用線路上の電気的挙動をスイッチング回路によって励起される孤立電磁波の作用とする新しい考え方を導入し、この考え方に基づいて回路、回路設計法、および回路構成素子を形成または構築することにより、非常に高い水準に達している半導体LSIチップ上のインバータのスイッチング速度に匹敵する超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を半導体LSI内やプリント回路基板上で実現させるとともに、スイッチング回路システムからの不要電磁波の漏洩やスイッチング回路システム回路内での電磁干渉を実用上問題とならない程度に抑制することを目的とする。
上記課題を解決するため、請求項1記載の発明は、回路に係り、電源と、電源分配回路と、スイッチング回路と、該スイッチング回路に接続された信号伝送用線路と、受信回路とで構成される回路システムにおいて、前記電源分配回路が、前記信号伝送用線路の特性インピーダンスの1/10以下であって1/100前後を最適値とする特性インピーダンス値を有する線路であるとともに、前記スイッチング回路の開または閉に要する時間の逆数に0.34を掛けて得られる実効周波数における誘電体損を主要因とする線路の挿入損失が20dB以上であって50dB前後を最適値とする低インピーダンス損失線路として形成されることを特徴としている。
また、請求項２記載の発明は、回路に係り、請求項１記載の回路における前記低インピーダンス損失線路と前記スイッチング回路の間に低インピーダンス損失線路ではない線路が接続される場合において、前記低インピーダンス損失線路が、前記信号伝送用線路の特性インピーダンスの1/100以下であって1/2000前後を最適値とする特性インピーダンス値を有するとともに、前記スイッチング回路の前記実効周波数における誘電体損を主要因とする挿入損失が30dB以上であって60dB前後を最適値とする線路として形成されることを特徴としている。
また、請求項３記載の発明は、回路に係り、請求項２記載の回路において、請求項２記載の回路において、前記低インピーダンス損失線路と前記スイッチング回路の間に接続される低インピーダンス損失線路ではない線路の長さが、該低インピーダンス損失線路ではない線路中を前記実効周波数の正弦波の1/2波長を波長とする孤立電磁波が伝搬するときの該孤立電磁波の波長の20倍以下となるように形成されることを特徴としている。
また、請求項４記載の発明は、回路に係り、請求項２および請求項３記載の回路において、前記孤立電磁波が前記低インピーダンス損失線路ではない線路内を往復する時間内は、前記スイッチング回路のスイッチの状態が変化しないように形成されることを特徴としている。
また、請求項５記載の発明は、回路に係り、請求項２から請求項４記載の回路において、複数の前記低インピーダンス損失線路ではない線路が、お互い重なることなくまたその中心線が前記低インピーダンス損失線路の接続面とほぼ直交するように形成されることを特徴としている。
また、請求項６の記載の発明は、回路に係り、前記低インピーダンス損失線路が低インピーダンス損失線路部品として形成されてプリント回路基板上に搭載される場合において、該低インピーダンス損失線路部品の搭載面に最も接近して形成される前記プリント回路基板内のグランド層が、少なくとも該低インピーダンス損失線路部品の搭載平面形状と等しいかそれ以上の広さを有して形成されることを特徴としている。
また、請求項７の記載の発明は、回路に係り、国際半導体技術ロードマップ（ITRS）で定義されるテクノロジノードの値が70nmより微細な技術で形成されている半導体LSIチップ上のインバータまたはゲートが前記スイッチング回路に相当する請求項１から請求項６記載の回路において、前記半導体LSIのチップ上の信号伝送用線路が、該線路を構成する絶縁材料の比誘電率を5以上で16前後を最適値として形成されることを特徴としている。
また、請求項８記載の発明は、回路に係り、請求項１から請求項６記載の回路における前記スイッチング回路を形成する半導体LSIチップ上のインバータまたはゲートとの間のディジタル電気通信を、半導体LSIチップ上、半導体ＬＳＩ内、またはプリント回路基板上で行う場合において、前記半導体LSIチップ上に形成される送信用および受信用の前記信号伝送用線路が、請求項１記載の前記実効周波数において-5.2dBから-6dBの挿入損失を有するように形成されることを特徴としている。
また、請求項９記載の発明は、回路設計方法に係り、請求項１から請求項８記載の回路において、Nチャネル型電界効果トランジスタとNチャネル型電界効果トランジスタと配線とで構成されるインバータまたはゲートの回路解析用モデルを生成するステップ、該モデルに対して1フェムト秒の上昇時間を有するステップ電圧を印加したときの出力電圧波形を従来の回路シミュレーションによって生成するステップ、生成した該出力電圧波形の上昇部分を微分演算し、微分演算によって得られる波形に近似する孤立波（ソリトン）の関数を式（1）に準じて生成するステップ、該関数と線形電磁波を表す関数とを対比させて孤立電磁波を表す関数を生成して記憶するステップ、該孤立電磁波、または該孤立電磁波から典型的な回路状態における電界の区間積分から得られる電圧波または磁界の周回積分から得られる電流波を任意の回路パラメータを与えたディジタル回路に印加するステップ、前記ディジタル回路からの応答データを収集し記憶するステップ、記憶した応答データによって前記前記ディジタル回路の回路パラメータに所望の変更を施すステップを備えることを特徴としている。
また、請求項１０記載の発明は、回路に係り、請求項１から請求項８記載の回路における前記低インピーダンス損失線路が、金属平板である母材と、該母材の表面に微細な凹凸を形成した上で該母材表面の酸化処理によって形成される酸化チタン皮膜、酸化クロム皮膜、HfSiO（ハフニウムシリケート）皮膜、HfAlON（窒素添加ハフニウムアルミネート）皮膜、またはHf O2，Y（イットリウム）2O3皮膜のいずれかの一方の絶縁体と、前記いずれか一方の絶縁体上に熱分解法により形成された二酸化マンガン薄膜、電解重合法により得られる導電性高分子膜との２層構造膜、電解重合法により得られるポリ-3,4-エチレンジオキシチオフェン（PEDOT）膜、または酸化剤を用いて化学酸化重合した導電性高分子膜と電解重合により形成された導電性高分子膜との２重構造膜のいずれか一方で形成される半導体膜と、該半導体膜上に直接導電接着されて配置、またはカーボングラファイトを介して該半導体膜に導電接着されて配置される、銅または銅合金の平板とによる、平行平板線路構造またはストリップ線路構造となるように形成されることを特徴としている。
また、請求項１１記載の発明は、回路構成素子に係り、請求項１から請求項８記載の回路における前記低インピーダンス損失線路が、導電性高分子陰極アルミニウム固体電解コンデンサ構造、タンタル電解コンデンサ構造、電気二重層コンデンサ構造、ニッケルカドミウム電池構造、ニッケル水素電池構造、リチウムイオン二次電池構造、ポリマーリチウム二次電池構造、金属リチウム二次電池構造の一つ以上の技術を応用して平行平板線路またはストリップ線路を構成し、該平行平板線路または該ストリップ線路を内蔵する低インピーダンス損失線路部品として形成されることを特徴としている。
また、請求項１２記載の発明は、回路構成素子に係り、請求項１から請求項８記載の回路における前記低インピーダンス損失線路が、中心部に陽極板、両外面に陰極板を有する単一の公知の導電性高分子陰極アルミニウム固体電解コンデンサ構造を応用した平行平板線路である場合において、該コンデンサ構造の該陽極板を構成するアルミニウム箔のエッチング部の厚さが20μmから70μm、エッチング部を除くアルミニウム薄膜の厚さが100μmから500μm、短辺が0.8mmから1.2mm、長辺が3.5mmから50mmに決定され、該コンデンサ構造中の該アルミニウム箔を長辺方向の両端にそれぞれ1mmから5mmの長さに露出させて該陰極板との間に絶縁処理を施し、該露出部に対して陽極端子用金属薄板を超音波溶接法またはレーザ溶接法によって該アルミニウム箔の長辺方向に長くなるようにそれぞれ接続し、該コンデンサ構造の陰極板の一つに対して、陰極端子部を除く形状が該コンデンサ構造の陰極面の形状とほぼ同型で厚さ50μmから150μmの陰極用金属薄板を熱硬化性導電性ペーストで接着し、該陽極端子部と該陰極端子部を除く全てをトランスファーモールディングによって気密封止し、最後に該陽極端子部と該陰極端子部を気密封止後の外形に沿って折り曲げることによって、低インピーダンス損失線路部品として形成されることを特徴としている。
スイッチング回路システムの設計・評価・解析に本発明を適用すると、これまでのフーリエ変換法では困難であった電源分配用線路がシグナルインテグリティに及ぼす電磁的影響を、定量的にかつ直感的に把握することが出来るので、電源分配用線路と信号伝送用線路を含むディジタル回路の最適設計を、比較的容易に行うことが出来る。
また、スイッチング回路システムの設計・評価・解析に本発明を適用すると、スイッチング回路の動作に付随して発生する電磁干渉や電源電圧変動問題を理論的に解明し、解決に導くことが出来る。
また、スイッチング回路システムの設計・評価・解析に本発明を適用すると、インバータまたはゲートが励起する孤立電磁波のほとんどを励起直後に信号伝送用線路に送り込むことができるので、信号電圧の上昇時間の増加を抑制し信号伝送時の消費電力を低減させることが出来る。
また、本発明中に示した電源分配用線路と信号送受用線路を、非特許文献２または非特許文献３に示されている高性能半導体LSIチップ上の配線（インターコネクト）に適用すると、半導体LSIを構成するトランジスタの性能を最大限発揮させることが出来るので、開発済の半導体テクノロジで、非特許文献２では2020年に実現すると予想されている値を上回る200GHz前後のクロック周波数と、プリント回路回路基板上またはプリント回路基板間での電気によるディジタル信号伝送速度を、400Gbps前後まで高めることが出来る。
また、スイッチング回路システムの設計・評価・解析に本発明を適用すると、低インピーダンス損失線路を構成する絶縁体の損失によって、侵入する電磁波のほとんどを熱に変換することが出来るので、スイッチング回路システム内での電磁干渉問題の発生を抑制し、スイッチング回路システムからの不要電磁放射を大幅に抑制することが出来る。
また、スイッチング回路システムの設計・評価・解析に本発明を適用すると、半導体LSIおよびプリント回路基板に非常に多く使用されているコンデンサが不要となる。従って、非特許文献４および非特許文献５に示されている設計法が不要となるとともに、電源分配回路に従来から使用されている、非特許文献６に示されている高損失電源分配回路、非特許文献７に示されている四端子コンデンサ、特許文献３に示されているロウパスフィルタ、並びに市販されている三端子コンデンサや貫通型コンデンサがほぼ不要となる。このため、半導体LSIやプリント回路基板の回路設計が容易になり、設計や製造に要する費用や時間が節約される。
また、スイッチング回路システムの設計・評価・解析に本発明を適用すると、半導体LSI内やプリント回路基板内での電源分配用線路から信号伝送用線路への不要電磁波の結合が大幅に減少するので、信号伝送用線路に従来から使用されているロウパスフィルタ、四端子コンデンサ、三端子コンデンサ、貫通型コンデンサならびにビーズコアほぼ不要となる。従って、プリント回路基板の回路設計が容易になり、設計や製造に要する費用や時間が節約される。
本発明では、従来は回路設計時にほぼ無視されてきた半導体LSIチップ上のインバータまたはゲートに接続される電源分配回路を最適な構造と電気特性を有する線路で構成し、電源分配線路並びに信号伝送線路上の電気的挙動を孤立電磁波の挙動として扱う新しいアイデアを導入して、半導体LSI内やプリント回路基板上での一段の超高速ディジタル情報処理や一段の超高速ディジタル信号伝送を可能とするための回路、回路設計法および回路構成素子を示している。
電源によって、スイッチング回路に電源が供給されている状態でスイッチング回路のスイッチが開閉動作をすると、開または閉に要する時間内で該スイッチの開閉端子間の電界が時間的に変化する。電界が時間的に変化するとマックスウエルの方程式で示される線形電磁波理論に従って時間的に変化する磁界が生じる。一方、スイッチング回路がエネルギーを消費して動作しているのはスイッチング時のみであるという事実が存在する。従って、スイッチは、開または閉に要する時間内で終わる単発の電磁波を発生させていると言うことが出来る。
さらに、過去の知見からスイッチング時の過渡電圧波形は、振幅の1/2で傾きが最大で、振幅がゼロまたは最大値に近づくに従って緩やかな傾きとなる。また、過渡電圧波形は前述のように過渡電圧波形の上昇時間または降下時間から求められる実効周波数を有する正弦波の1/2周期の波形に近似できる。電界波形は式（５）に従って電圧波形を微分して得られる。従って、スイッチング回路は、スイッチの開閉により、正弦波の1/2周期の波形に近似できる距離（x）が0で1となり、距離（x）の絶対値が大きくなると急速に0に近づく波形の電磁波、すなわち、孤立電磁波を励起させると言える。
スイッチング時の過渡電圧波形が正弦波の1/2周期の波形に近似できるとして、過渡電圧波形または過渡電界波形の1/2サイクルに注目すると、この期間内に限れば、電磁波の挙動は確立されている線形電磁波理論に従うと考えることが出来る。
線形電磁波理論によると、電界波が励起されるのと同時に励起される磁界波は進行方向に直交しする。代表的なTEM波の場合は、電界波、磁界波ともに進行方向成分を持たない電磁波を構成して光速に準じる速度で絶縁体中を伝搬する。
線形電磁波と孤立電磁波との違いは、線形電磁波が過去から未来に亘って振動が継続しているのに対して、孤立電磁波は現象の開始と終了の時点が明らかであって、開始から終了までの時間が短い単発の電磁現象であるという点である。
フーリエ変換法は、ひずみを有する電磁波または電気信号を解析するのに便利な方法として２００年ほどの長い間使用されてきた。この方法は、通信技術分野だけでなく、クロック信号波を始めとするディジタル信号波の解析にも広く使用されてきている。
しかし、不測のタイミングで発生するディジタルデータ波に関しては、直流バイアス点の移動を伴うことから、フーリエ変換法によってディジタル信号波が印加されたときの過渡応答解析を行うことは不可能であった。なお、回路網での過渡解析にラプラス変換法が広く使用されているが、集中回路理論における解析法であるため、この方法で線路内の電磁波の伝搬挙動を解析することは不可能であった。
非線形波動に関する研究は、1965年にZabuskyとKrusklがソリトンを発表した後、急速に進展し、津波の現象解明等の多くの適用例があるが、マックスウエルが電磁波理論を発表したことによって完成したと見なされている電磁波への適用例はこれまで存在しなかった。
ロジカルな評価において、ディジタル回路技術者はディジタル信号波の上昇部と下降部にのみ注目して来ており、この分野で広く使用されているロジックアナライザはこの事情を反映した測定器である。しかし、電磁気現象を一切無視しているロジックアナライザではディジタル回路回路の解析を行うことは出来なかった。
図41は、従来のガウシャンパルスの波形と周波数特性の一例である。孤立電磁波から変換して得られる電位波に類似したガウシャンパルス波形63とガウシャンパルスの周波数特性64を示している。
ガウシャンパルスは、64に示すような分布の高調波からフーリエ逆変換法によって合成した波形であるために線路に周波数特性があると伝搬過程で波形が変形するという特徴を有し、線路の周波数特性や応答特性をシミュレーションにより評価する場合には有効であるが、ガウシャンパルスを回路上で励起することは困難である。一方、前記孤立電磁波は一つの独立した波であるので線路の特性にかかわらず伝搬過程で波形が変形しないので、線路の評価には使用できないが、半導体LSI上のインバータのような高性能スイッチを使用すれば簡単に励起できるという特徴を有する。
図1および図2は、本発明に係る、基本的な回路システムの回路図と波形の一例である。
図1は、基本的なディジタル回路システムにおける孤立電磁波の挙動の一例を示しており、図２は、電位波形の降下時の孤立電磁波との関係の一例を示している。なお、以下の全ての実施例における孤立電磁波の伝搬挙動の説明では、該孤立電磁波を電界波も磁界波も進行方向成分を持たないTEM波と見なす。
図1において、端子C、D、Eを有する、開閉に要する時間が1.67ps、前記実効周波数が約200GHzであるスイッチング回路1に、200Ωのインピーダンスを有する信号伝送用線路5が接続され、スイッチング回路１と理想化された直流電源2との間の電源分配用線路に、2Ωのインピーダンスと50dBの挿入損失を有する長さが1mmの低インピーダンス損失線路11が接続されている。信号伝送用線路5と低インピーダンス損失線路11を構成するグランド導体3は直接接続されて一体となっている。スイッチング回路1の端子Eと端子Dは接続状態、端子Cと端子Dは非接続状態となっており、従ってスイッチング回路1の端子Cの電位は直流電源2の電位eと同じであり、端子Eの電位はゼロである。
次に、スイッチング回路1の端子Eが、端子Dから離れてtd時間後に端子Cに接続されると、相対比でほぼ100/101の振幅を有する孤立電界波8およびほぼ1/101の振幅を有する孤立電界波6が、それぞれ信号伝送用線路5および低インピーダンス損失線路11に向けて励起される。図1中の孤立電界波8および孤立電界波6は、ZabuskyとKrusklによって解が得られソリトン（soliton）と名付けられた孤立波の特徴と、マックスウエルが理論を完成させた線形電磁波の特徴を併せ持つ新しい考え方に従う電磁波を構成する。
スイッチング回路が励起する孤立電磁波を構成する電界波の波形は、前述のようにスイッチング回路の出力電圧(V)の波形に電磁気学に基づく式(５)の微分形を適用して求めることが出来る。また、前記出力電圧(V)の過渡電位変化部の微分値は、前述のように図1中に示される周波数を有する正弦振動波形の1/2周期に相当する波長を有する孤立電磁波に近似出来る。
図１において低インピーダンス損失線路11を伝搬する孤立電界波6の振幅は相対比で1/101としている。孤立電界波6は低インピーダンス損失線路11中を減衰しつつ伝搬する。
孤立電界波6は、スイッチング回路1の端子Cの電位を約1%下げるが、伝搬に従って低インピーダンス損失線路11中の電位降下量は減少し、1mmの距離で-50dBまで減少する。このときの電位降下は0.003%であるので、実用上、この距離で孤立電磁波は消滅したと見なすことが出来る。
一方、孤立電界波8は信号伝送用線路5の電位を0.99eまで充電しつつ、光速を信号伝送用線路5中の絶縁材料の比誘電率の平方根で割った速さで伝搬する。
図2は、スイッチング回路1の端子Eが、端子Cから離れてtd時間後に端子Dに接続されるときに、信号伝送用線路5に向けて励起される孤立電界波8と、これを積分して得られる波形である。
この場合はスイッチング回路1から低インピーダンス損失線路11は見えないので、孤立電界波8は、励起される直前の低インピーダンス損失線路11の定常電位eにほぼ充電されている信号伝送用線路5の電位をゼロにするように作用しつつ信号伝送用線路5を伝搬する。
図1において、孤立電界波と同時に進行方向に直交する孤立磁界波が励起され線路上を伝搬する。そのときの磁界と電流の関係は式(６)に示されるとおりである。孤立電界波と孤立磁界波の波形は、波長は同じであって振幅と位相関係は伝搬する線路の構造や特性によって決まる。以下では、孤立磁界波およびその作用については省略する。
図1および図2において、オシロスコープで観測される波形は、横軸が時間を示しているので、距離軸の場合に対して左右が逆になる。孤立電界波と孤立磁界波からなる孤立電磁波は、高調波の合成波ではないので信号伝送用線路5の電気特性にかかわらず伝搬途中で分散を生じない。従って信号伝送用線路5の長さに関わらず受信端での電位波形の上昇時間は送信端に対して劣化しないので、400Gbpsの信号伝送が可能となる。本実施例では、スイッチング回路1をテクノロジノードが70nmの半導体LSI
上のインバータと想定しているが、これは、該半導体を、最先端技術を適用したプリント回路基板上に搭載して電気信号で実現されている値の30から40倍の超高速信号伝送レートである。
本実施例においては、低インピーダンス損失線路11の特性インピーダンスを信号伝送用線路の特性インピーダンスの1%としている。もし、前記電源分配用線路が挿入損を有していなければ、らスイッチング回路1が励起する孤立電界波の約1%が低インピーダンス損失線路11を経由して外部に漏洩する可能性がある。孤立磁界波の漏洩も約1%であるので、電磁エネルギーとしては約0.01%が低インピーダンス損失線路11からに漏洩することになる。
電源分配回路は一般に、電源供給側を幹とするツリー状の線路構成となっている。従って電源分配回路を構成する低インピーダンス損失線路11から電磁波がわずかに透過しても、電源供給側に近づくほど漏洩電磁波の量は増加し、半導体LSI内やプリント回路基板の内外で電磁干渉問題を発生させる。
半導体LSIの消費電力のほぼ全てが、スイッチング回路が励起する電磁エネルギーに相当すると考え半導体LSIの消費電力を約100Wであるとすると、本例においては10mwのポインチングベクトル量（エネルギー）が低インピーダンス損失線路11から漏洩することになる。たとえばこのうちの2%が230MHzから1GHzの間の一つの周波数の電磁波となってこの半導体LSIを内蔵するＩＴ機器の外部に漏洩すると、3mの距離で48dB/μVとなり、IT機器のEMIに関する国際的な制限規格を上回る可能性がある。
50dBの挿入損失を有する長さが1mmの低インピーダンス損失線路11を電源分配用線路として使用すると、孤立電界波および孤立磁界波がそれぞれ0.3％、孤立電磁波の電磁波のエネルギーは0.01%減少する。このように、本発明を適用して低インピーダンス損失線路11を構成する絶縁体の誘電体損を大きくすることにより、電源分配用線路を経路とする電磁干渉問題を解消し前記EMI規格を容易にクリアすることが可能となる。
電源分配用線路の特性インピーダンスを信号伝送用線路の特性インピーダンスの1/30000とすると、本実施例の場合と等価になるが、このような値の特性インピーダンスを有する電源分配用線路を半導体LSIチップ上やプリント回路基板上に形成することは非常に困難である。一方、本発明のように、線路中の絶縁体の誘電体損を制御して200GHzの正弦波を1mmの長さで50dBまで減衰させる線路を形成することは比較的容易である。
以上説明したように、スイッチング回路システムの設計において、半導体LSI上のインバータの動作をソリトンの一種である孤立電磁波の作用とする新しい考え方を適用して電源分配回路を最適の線路構造とすることにより、前記インバータの性能を最大限発揮させる半導体LSIやプリント回路基板上での超高速ディジタル情報処理や超高速ディジタル信号伝送を実現するとともに、スイッチング回路の動作に付随して発生する電磁干渉や電源電圧変動を主原因とするシグナルインテグリティ問題を理論的に解明し、解決に導くことが出来る。
図3から図7は、本発明に係る、実用性の高い、低インピーダンス損失線路とスイッチング回路の間に低インピーダンス損失線路ではない線路が接続される場合の、前記信号伝送用線路の長さと、信号の上昇時間との関係を、孤立電磁波の挙動から求めた一例である。図3は、基本的なディジタル回路システムにおける孤立電磁波の挙動の他の一例である。
図3において、端子C、D、Eを有するスイッチング回路1が、グランド導体3を含む200Ωの特性インピーダンスを有する低インピーダンス損失線路ではない線路12と、0.1Ωの特性インピーダンスと前記スイッチング回路の前記実効周波数における誘電体損を主要因とする挿入損失が60dBである長さが1mmの低インピーダンス損失線路11を介して直流電源2に接続され、200Ωの特性インピーダンスを有する信号伝送用線路5を介して整合終端用の抵抗器12に接続されている。この状態では、スイッチング回路1の端子Cの電位は直流電源2の電位eと同じであり、端子Eの電位はゼロである。
次に、スイッチング回路1の端子Eが、端子Dから離れてtd時間後に端子Cに接続されると、お互い逆極性で振幅が-Aの孤立電界波8および振幅が√3
Aの孤立電界波6が、それぞれ信号伝送用線路5および低インピーダンス損失線路ではない線路13上を伝搬する。テブナンの定理に従い、振幅が-Aの孤立電界波8は信号伝送用線路5の電位をゼロからe/2上昇させながら伝搬し、振幅が3Aの孤立電界波6は低インピーダンス損失線路ではない線路23の電位をeからe/2に低下させながら伝搬する。電位をゼロからe/2まで上昇させるエネルギーとe/2からeまで上昇させるエネルギーとの比は１：３であるので、電源供給線路に伝搬する孤立電界波の振幅は３の平方根の値となる。
図3において、前記低インピーダンス損失線路ではない線路12の長さは、前記スイッチング回路1によって励起された孤立電磁波の波長の20倍以下であって信号伝送用線路5の長さに比べて非常に短いとする。本実施例においては、前記低インピーダンス損失線路ではない線路12を伝搬する孤立電界波6のほとんど全てが、前記低インピーダンス損失線路ではない線路12と低インピーダンス損失線路11との接続部Hで反射する。
インピーダンスの異なる伝送路での反射係数（S11）は、式（３）から求めることが出来る。接続部Hで反射し極性が反転した孤立電界波13は、端子C、Dが接続した状態のスイッチング回路1を経由して信号伝送用線路5に侵入し、e/2に向かって上昇中、またはすでにe/2まで上昇している電位をeまで上昇させながら信号伝送用線路5中を伝搬する。
図4は、 電位波形の上昇部を示す一例である。前記低インピーダンス損失線路ではない線路12の長さが該線路上を伝搬する孤立電磁波の波長（λs）の1/4の場合の、図3の信号伝送用線路5上を伝搬する電圧波形の上昇部を示している。
この場合は、信号伝送用線路5に向けて励起された孤立電界波8が信号伝送用線路5の電位をe/2上昇させつつ伝搬しているのに対して、電源分配用線路上のインピーダンス不整合部Hで反射して信号伝送用線路に向かう孤立電界波13が、孤立電磁波の波長（λs）の1/2倍間隔を置いて信号伝送用線路5に侵入し、孤立電界波8とともに電位をeまで上昇させながら信号伝送用線路11中を伝搬する。
従ってこの場合の、信号伝送用線路5に向けて励起された孤立電界波8と、前記低インピーダンス損失線路ではない線路12のインピーダンス不整合部Hで反射して信号伝送用線路5に向かう孤立電界波13の合成値を線間積分して得られる電位波形15の上昇時間は、図4に示すように1.5倍となる。しかし、下降時間は前述のように劣化しないので、本実施例を半導体LSIに適用すると、半導体LSIのインバータの最大スイッチング周波数性能の1/1.5倍という超高速での信号伝送や信号処理を行うことが出来る。
図5は、電位波形の上昇部を示す他の一例である。前記低インピーダンス損失線路ではない線路12の長さが該線路上を伝搬する孤立電磁波の波長（λs）と等しい場合の、図3の信号伝送用線路5上を伝搬する電圧波形の上昇部を示している。
この場合は、信号伝送用線路5に向けて励起された孤立電界波8と、前記低インピーダンス損失線路ではない線路12のインピーダンス不整合部Hで反射して信号伝送用線路5に向かう孤立電界波13の合成値を線間積分して得られる電位波形15の上昇時間は、図5に示すように3倍となる。しかし、下降時間は前述のように劣化しないので、本実施例を半導体LSIに適用すると、半導体LSIのインバータの最大スイッチング周波数性能の1/3倍という超高速での信号伝送や信号処理を行うことが出来る。
以上の例から、低インピーダンス損失線路に前記スイッチング回路が前記低インピーダンス損失線路ではない線路を介して接続されている場合は、信号伝送用線路上の電位波形の上昇時間が、前記低インピーダンス損失線路ではない線路の長さ（L）に比例して、次式から得られるN倍に劣化することが判る。なお、非特許文献（２）の2005 Editionによる2006年のインバータのゲートディレー（τ）が1.6
psのときの、該インバータが励起する孤立電磁波の波長（λs）は、伝搬する絶縁体の誘電率に関係し、比誘電率が1のとき0.48mm、比誘電率が2.5のとき0.30mm、比誘電率が4のとき0.24mmである。
図3に示した前記低インピーダンス損失線路ではない線路12の長さが10mmの場合の反射波の往復時間は線路を構成する絶縁膜の比誘電率を2.5とすると105psとなる。従って、非特許文献（２）の2005
Editionによる2006年のインバータのゲートディレー（τ）1.6 psに対して信号伝送用線路上の電位波形の上昇時間は約107psと大幅に劣化すると考えられる。下降時間には、電源分配用線路を伝搬する孤立電磁波の影響を受けないので、信号伝送用線路上の電位波形の上昇時間と下降時間の平均値は54.3psとなる。
非特許文献（２）の2005 Editionによる2006年のインバータの最高スイッチング周波数は、上昇時間または下降時間に円周率を掛けた値の逆数として計算すると5.9GHzとなり、前記実効周波数（significant
frequency）の定義に基づく場合の上昇時間または下降時間の逆数に0.34を掛けた場合は6.3GHzとなる。これは、非特許文献（２）の2005
Editionによる2006年のテクノロジノード（70nm）における高性能プロセッサのチップ上で6.8GHzとしている最高クロック周波数に近い値である。
半導体メーカが半導体LSI内で形成できるコンデンサの静電容量は高々数千ピコファラッドであることから、プリント回路基板やLSIパッケージに大量のコンデンサを搭載するよう要請している。半導体LSIチップが正方形であって一辺が1cm前後であると、半導体LSIチップ上のインバータからボードのコンデンサが集中している箇所までの電源配線の平均長は10mm前後になると思われる。本発明を半導体LSI上の電源配線部に適用して前記低インピーダンス損失線路ではない線路12の長さを10mmよりも充分短くすると、高性能プロセッサのチップ上の最高クロック周波数を大きく高めることが出来る。
図3において、低インピーダンス損失線路ではない線路12のインピーダンス不整合部Hで反射して信号伝送用線路5に向かう孤立電界波13がスイッチング回路1に到達するまでの期間中に、スイッチング回路1の端子Cと端子Dが解放になると、前記孤立電界波13がスイッチング回路1を経由して信号伝送用線路5に侵入することが出来ないので、信号伝送用線路上の電位波形の振幅が直流電源電圧eまで上昇しない。従って、電源分配用線路上のインピーダンス不整合部Hで反射して信号伝送用線路5に向かう孤立電界波13がスイッチング回路1に到達するまでの期間中に、スイッチング回路1の状態を変化させないように、回路を設計する必要がある。
本実施例においては、電源分配用線路に使用している低インピーダンス損失線路11の特性インピーダンスを信号伝送用線路の特性インピーダンスの1/2000とし、スイッチング回路1の前記実効周波数における誘電体損を主要因とする挿入損失を60dBとしている。低インピーダンス損失線路ではない線路12に入射するエネルギーが75%であることと電源分配回路内におけるインピーダンス不整合による減衰とを合わせると約30dB減衰した電磁波が低インピーダンス損失線路11に侵入するので、スイッチング回路1が励起した孤立電磁波のエネルギーの-90dBすなわち、0.003%が電源分配用線路から外部に漏洩することになる。この量は、図1の線路構成の場合とほぼ同じであるので、本実施例の場合は、電源分配用線路を経路とする電磁干渉問題を解消し前記EMI規格を容易にクリアすることが可能となる。
図6は、SPICEシミュレータ用の等価回路の一例である。内部インピーダンスがゼロの理想電源に、特性インピーダンスが50Ωで長さ20cmの電源分配用線路4を介して送信インバータ16を接続し、送信インバータ16と受信インバータ17および整合終端用抵抗器10との間に信号伝送用線路5を接続し、単発の矩形電圧波形を印加したときの回路応答波形をSPICEシミュレータで解析するための回路であり、図7は、SPICEシミュレータによる解析結果の一例である。
図7の波形は水平軸を時間軸で示しているので、水平軸を距離軸とした図5の波形に対して左右が逆になる。図7に示されている送信インバータの信号出力端子Aでの電圧波形19の上昇部は、図5の電圧波形15の上昇部の傾向と良く一致していることが判る。
図7において、送信インバータ16の信号出力端子Aでの電圧が0Vになった時点で送信インバータの電源端子Bでの電圧波形18のピーク値が電源電圧の約2倍の5V付近まで上昇し、以後減衰振動している。
この原因は以下のように推定できる。信号伝送用線路5に整合終端用抵抗10が接続されているため、送信インバータ16の信号出力端子Aでの電圧が電源電圧に等しい状態で整合終端用抵抗器10に直流電流が流れており、この状態から、送信インバータ16が論理0の状態になり電源分配用線路4の直流電流が急速に0になったために生じた過渡現象である。このとき電源分配用線路4と信号伝送用線路5の特性インピーダンスが等しいため、インバータの電源端子の最高電位が約2倍に達したものと考えられる。
実用上は半導体LSIチップ上の配線層ではほとんど終端がなされていないので電源分配用線路の特性インピーダンスに比べて信号伝送用線路の特性インピーダンスが高い状態で該インバータが論理0の状態になることが多い。また、一部の高速データ通信回路において信号伝送用線路の終端に整合用抵抗器が使用されることがあっても一般に論理レベル1と論理レベル0にある該インバータの数はほぼ同数であり該インバータの半分は電源分配用線路から終端抵抗のある信号伝送用線路が定常的に見える。以上の理由で、出力が論理0になった時点で該インバータの電源電圧が過渡的に大きく変動するおそれは少ないと考えられるが、いろいろな場合を想定した詳しい解析が必要と思われる。
図8は、低インピーダンス損失線路の構造を示す一例である。電源分配回路に使用される。
図8において、低インピーダンス損失線路11が、1mmピッチの格子状に形成されており、該格子を構成する線路の幅は約30μm、導体の厚さは約6μm、絶縁体の厚さは50nm、絶縁体の比誘電率は約50としている。このときの低インピーダンス損失線路11の特性インピーダンスは約0.1Ωとしている。前記格子の外周は半導体LSIチップ領域20と一致し一辺が16mmの正方形である。
半導体LSIパッケージからの受電端子21は低インピーダンス電源分配用線路11の領域の外周部に配置され、半導体LSIチップに対する給電端子24は半導体LSIチップ領域の外周から1mm内側の格子の交点に配置されている。この場合の反射損を含む線路長1mmあたり挿入損は約90dBを予想しているので、格子の１辺を挟む回路間の電磁干渉はほぼ無視できる。
図9は、電源分配回路の線路の接続法の一例である。低インピーダンス電源分配用線路と低インピーダンス損失線路ではない線路との接続法を示している。
低インピーダンス損失線路11を、低インピーダンス損失線路ではない線路12を介して複数のスイッチング回路1が共用する場合において、スイッチング回路1毎に接続されている低インピーダンス損失線路ではない線路12の中心線が、低インピーダンス損失線路11の接続面とほぼ直交するように接続されている。スイッチング回路1毎に前記低インピーダンス損失線路ではない線路12を接続することにより、スイッチング回路1から伝搬する前記孤立電磁波を確実に送信源のスイッチング回路1に戻すことが出来る。また、低インピーダンス損失線路ではない線路12が低インピーダンス損失線路11との接続部で隣接して配置される場合を考慮すると直角に接続することにより、スイッチング回路1から伝搬する前記孤立電磁波を確実に送信源のスイッチング回路1に返すことが出来る。
図10から図12は、低インピーダンス損失線路の搭載法の例である。
図10において、非特許文献（２）の2005 Editionに示されている高性能MPU上の配線層25の最下部すなわち半導体チップに最も近い配線領域に、電源分配用の低インピーダンス損失線路11が配置されている。また、図12においては、非特許文献（２）の2005
Editionに示されている高性能MPU上の配線層25の最上層すなわち半導体チップに最も遠い配線領域に、電源分配用の低インピーダンス損失線路11が配置されている。図12においては、半導体LSIチップの積層を可能とするチップ貫通配線技術を応用して、半導体LSIチップ基板20を挟んで配線層25と反対側に電源分配用の低インピーダンス損失線路11が配置されている。
図10の場合は、半導体LSIチップ上のインバータまたはゲート回路の電源端子と低インピーダンス損失線路11を接続する低インピーダンス損失線路ではない線路12の長さを10μm以下にすることが可能であるので、信号伝送用線路上を伝搬する信号電位波形はほぼ理想状態となる。また低インピーダンス損失線路11の誘電体損を大きくすることにより半導体LSIから電源分配用線路を経由する電磁波の漏洩もほとんど無い理想的なディジタル回路システムが実現する。しかし、低インピーダンス損失線路11が配線層25の最下部に置かれているので、製造プロセスや配線設計に及ぼす影響が大きいという欠点を有する。
図11の場合は、配線層25の上に低インピーダンス損失線路11を付加するだけで良いため、製造プロセスへの影響が少なく図10の場合に準じた効果が得られるという利点を有するが、半導体LSIチップ上の配線層中の電源用ビアの数が制約され、従来構造の電源分配用線路を半導体LSIチップ上のインバータまたはゲート回路毎に独立に設けることが困難であるため、半導体LSIチップ上のインバータまたはゲート回路が励起した孤立電磁波の反射波を発生源に確実に戻すことが難しいという欠点がある。
図12において、低インピーダンス損失線路11は、O3-TEOS酸化物の絶縁層28に囲まれた半導体チップの基板（Si,
10-50μm）26を貫通するWまたはCuのCDV、TiNのCDVビア27によって、半導体LSIチップ上の配線層25内の電源およびグランド配線と接続される。
従って図12の場合は、従来構造の線路の長さが図11の場合よりやや長くなる。さらに、ビアの数は図10の場合よりさらに少なくなるため半導体LSIチップ上のインバータまたはゲート回路が励起した孤立電磁波の反射波を確実に発生源に戻すことが難しいという問題が残る。しかし、低インピーダンス損失線路11を半導体LSIチップ上の配線層25の反対側に配置するため、従来から採用されてきている配線層25の形成プロセスへの影響を少なくするという利点がある。
図13は、低インピーダンス損失線路の構造を示す他の一例である。半導体LSIパッケージ内のインターポーザ中に形成する低インピーダンス損失線路を示している。
図13の低インピーダンス損失線路11の構成は、受電端子と給電端子の配置を除いて図9に示した半導体LSIチップ上に形成する低インピーダンス損失線路11の構成と同様である。図13においてプリント回路基板からの受電端子21は、低インピーダンス損失線路11の領域の中央部に配置されている。一方、半導体LSIチップに対する給電端子24は、低インピーダンス損失線路11の領域の外周部に配置されている。
本実施例においては、低インピーダンス損失線路の長さを半導体LSIチップの対角線長の1/2程度と比較的長くできる。従って、挿入損失が大幅に大きくなるため、半導体LSIから電源分配回路を経由して漏洩する不要電磁波や、電源分配回路を経由して半導体LSIに外部から侵入する比較的周波数の低い電磁波を、従来のコンデンサを使用する場合を遙かにしのいで阻止することが出来る。
本実施例の半導体LSIパッケージに、低インピーダンス損失線路を内蔵しない従来の半導体LSIチップを搭載する場合は、半導体LSIチップ上で信号配線に結合した孤立電磁波の漏洩はほとんど阻止出来ない。また、半導体LSIチップ上のインバータまたはゲート回路が励起した孤立電磁波のほとんどを半導体LSIパッケージの給電端で反射するのでインバータまたはゲート回路の高速動作にある程度寄与するが、本実施例の構造によって反射波を確実に発生源に戻して、情報処理速度や信号伝送速度を従来に比べて一段と高めることは難しい。
従って本発明の効果を最大化するためには、本実施例の半導体LSIパッケージに本発明を適用した半導体LSIチップを搭載することが望ましい。
図14は、低インピーダンス損失線路の配置法の一例である。プリント回路基板中に低インピーダンス損失線路を形成する方法を示している。
図14において、プリン回路基板上に搭載される半導体LSIパッケージ31の電源受電端子領域21は、半導体LSIパッケージ31の中央に配置され、電源分配用低インピーダンス損失線路11の長さは半導体LSIチップの対角線長の1/2程度と比較的長くなるため、半導体LSIに外部から侵入する比較的低周波の電磁波のほとんどを該線路内で熱消費させることが出来る。なお、低インピーダンス損失線路11を構成するグランド導線またはグランド導板3の幅および長さは、該線路の幅および長さの1.5倍以上としている。
図15は、低インピーダンス損失線路部品の搭載法の一例である。図16は、低インピーダンス損失線路部品の搭載法の他の一例である。いずれも、低インピーダンス損失線路部品33をプリント回路基板30上に搭載する場合を示している。
図15において、プリント回路基板30上の半導体LSIパッケージ31への直流電力供給は低インピーダンス損失線路部品33を経由して行う。すなわち、プリント回路基板30中の電源配線または電源平板46は低インピーダンス損失線路部品33の長さに合わせて切断され、一端が低インピーダンス損失線路部品33に接続されている。低インピーダンス損失線路部品33は半導体パッケージ31と接続する信号ビアをまたいで中央部の電源パッドに接続される。電源パッドからビア32を経由して半導体パッケージの31中央部に設けられた電源受電端子領域21に接続され、プリント回路基板30の電源分配回路から低インピーダンス損失線路部品33を経由して半導体LSIパッケージ30の電源受電端子領域21に直流電力を供給することが可能となる。
図16は、プリント回路基板30上に低インピーダンス損失線路部品33の搭載法の一例を示している。まず、プリント回路基板30中の電源配線または電源平板37を、低インピーダンス損失線路部品33の下部で陽極端子36の位置に合わせて切断する。次に、切断された電源配線または電源平板37の一端を、ビア32を経由して低インピーダンス損失線路部品33の一つの陽極端子36に接続する。切断された電源配線または電源平板37の他端はビア32を経由して低インピーダンス損失線路部品33の他の陽極端子36に接続する。この場合、プリント回路基板30中のグランド導体3は、プリント回路基板30中の信号伝送用線路と共用するので、低インピーダンス損失線路部品33の下部で切断しない。その上で、低インピーダンス損失線路部品33の４個の陰極端子35をビア32によって最短距離で直下にあるグランド導体3に接続する。
本実施例を適用する場合には、プリント回路基板30中のグランド導体3を含む配線層と低インピーダンス損失線路部品33との間隔は出来るだけ短くすることが望ましい。その理由は、低インピーダンス損失線路部品33に対向して設けられている２個の陽極端子36の間の電磁結合を最小にして、低インピーダンス損失線路部品33の挿入損を最大とするためである。
本実施例においては、低インピーダンス損失線路の長さを半導体LSIパッケージ内の該線路よりさらに長く出来るとともに幅もさらに長く出来るので、前記低インピーダンス損失線路の特性インピーダンスを大幅に低く、挿入損失を大幅に大きくできる。従って、半導体LSIから電源分配回路を経由して漏洩する不要電磁波や電源分配回路を経由して半導体LSIに外部から侵入する比較的周波数の低い電磁波を、従来のコンデンサを使用する場合を遙かにしのいで阻止することが出来る。
本実施例のプリント回路基板に、低インピーダンス損失線路を内蔵しない従来の半導体LSIを搭載する場合は、半導体LSIチップ上で信号配線に結合した孤立電磁波の漏洩はほとんど阻止出来ない。また、半導体LSIチップ上のインバータまたはゲート回路が励起した孤立電磁波のほとんどをプリント回路基板の給電端で反射するのでインバータまたはゲート回路の高速動作にある程度寄与するが、本実施例の構造によって反射波を確実に発生源に戻して、情報処理速度や信号伝送速度を従来に比べて一段と高めることは難しい。
従って本発明の効果を最大化するためには、本実施例のプリント回路基板上に本発明を適用した半導体LSIチップを搭載することが望ましい。
図17は、半導体LSIチップ上の配線層の構造を示す一例である。半導体LSIチップ上の配線層の第１メタル層と中間層の２層を示している。
本実施例における半導体LSIのテクノロジノードは70nmとしている。導体25の内の縦長の導体はビアであり横長の導体が層配線を示している。本実施例では絶縁体22の比誘電率は16としている。図17の最下層に示す第１メタル層のビアには半導体LSIチップ上のトランジスタが接続される。図17において、トランジスタが励起する孤立電磁波はビアの左側（または右側絶縁体中のみを伝搬するように設計される。図17中のエアギャップ38は、絶縁体22中を伝搬する孤立電磁波の伝搬経路を制御するために使用される方法の一例である。
絶縁体の比誘電率が16であるため、本実施例の配線層においては、信号伝搬速度が真空中の1/4になるが、配線層内だけでなく半導体LSIパッケージやプリント回路基板を含めてトランジスタが励起した孤立電磁波は変形しないので、電位波形の上昇時間は長くならず、クロックスキューの調整は比較的容易である。一方、絶縁体の比誘電率が16のときの孤立電磁波の空間への漏洩は、式（９）と式（２）から最大0.8となり、空間に漏洩する孤立電界波の量が絶縁体の比誘電率が3のときに比較して14%減少、電磁波のエネルギーが26%減少する。これは従来の方法で見積もられている配線抵抗が14%減少することを意味している。
前述のように、テクノロジノードが70nmの場合の電磁波が銅配線およびアルミニウム配線に侵入して熱になる可能性のある電磁波の割合（S21）はそれぞれ、0.046および0.052と求められ、前記空間への漏洩量に比べると非常に小さく、両者の差も少ないので、本実施例では導体25に、製造ノウハウが豊富で銅に比べるとマイグレーション対策が容易なアルミニウムを使用している。
図18から図24は、本発明に係る、半導体LSIチップ上の信号伝送用線路の材料および構造に関する回路設計法を適用した場合の効果検証の一例である。
図18は、SPICEシミュレータ用の等価回路の他の一例である。図18の等価回路は、前記半導体LSIチップ上に形成される送信用および受信用の前記信号伝送用線路を、前記スイッチング回路の前記実効周波数において-2.2dBから-3dBの挿入損失を有するように形成することによって信号伝送用線路または送電線路5を伝搬して受信回路または受電回路6に到達したときの信号波形が高速通信の観点から最良とする、従来の整合終端法の代替技術を検証するために使用される。
図18の回路は、直流電源2、送信インバータ16と、1mmの長さを有する第１の半導体LSIチップ上の信号伝送用線路39と、5mmの長さを有する第１の半導体LSIパッケージ内の信号伝送用線路40と、100mmの長さを有するプリント回路基板内の信号伝送用線路41と、5mmの長さを有する第２の半導体LSIパッケージ内の信号伝送用線路41と、1mmの長さを有する第２の半導体LSIチップ上の信号伝送用線路39と、第２の半導体LSIチップ上の受信インバータを等価的に表した0.851フェムトファラッド（fF）のコンデンサ42とで構成されている。
図19は、SPICEシミュレータ用の線路モデルの一例である。-2.2dBから-3dBの挿入損失を80Ωの抵抗値に代えて付加した、半導体LSIチップ上の信号伝送用線路39の線路モデルを示している。なお、SPICEシミュレータでは、挿入損失のように周波数に依存する線路パラメータを定義することは出来ない。
図20は、SPICEシミュレータ用の線路モデルの他の一例である。半導体LSIパッケージ内の信号伝送用線路41の線路モデルを示している。図21は、SPICEシミュレータ用の線路モデルの他の一例である。プリント回路基板内の信号伝送用線路40の線路モデルを示している。図20および図21のモデルにも微少ではあるが集中抵抗値を含めている。
図22は、SPICEシミュレータ用の入力信号波形の一例である。送信インバータ16が発生するステップ信号波形を示している。該ステップ信号波形は、半導体LSIチップ上のインバータまたはゲートに接続される電源分配用線路が前記低インピーダンス電源分配用線路で構成されていると仮定した場合に半導体LSIパッケージ内の信号伝送用線路39上で観測される合成電位波形10を模擬しているが、ここでは直線的に上昇する波形としている。
損失を有する線路の透過パラメータS21は式（２）から求めることができ、式（２）中の減衰定数αは次式から求めることができる。
半導体LSIチップ上の信号伝送用線路39に関し、該線路に使用されている絶縁体の誘電体損をゼロ、該線路のパラメータのLおよびCは図26の値とした上で、該線路のパラメータのRの全てを電磁漏洩損と見なした放射損としてその値を仮に157Ω/mmとする。なお、インバータのゲートディレーを6.9psとすると、このときに励起される前記孤立電磁波の波長を1/2波長とする正弦波の角周波数ωは前述の換算式から3.1×1011となる。
線路毎の透過率は式（２）から求めることができる。また、特性インピーダンスZ10の線路と特性インピーダンスZ11の線路の接続点で観測される反射電圧は式（３）から求めることができる。但し、異なる線路の接続点での電圧は、入射電圧がステップ波の場合は入射波と反射波の和の値となる。このようにして計算すると、図18中のA点に、3.30V（3.30Vpp）のピーク間電圧を有する図１に示した電位波形の上昇部または下降部に1/2波長が近似する正弦振動波11が印加された場合に、B点の電圧は2.27Vppとなる。同様にしてC点の電圧は1.84Vpp、D点の電圧は2.37Vpp、E点の電圧は2.16Vppとなり、この場合のインバータの受信電圧であるL点の電圧は、A点に印加した3.30Vppのほぼ90%である2.97Vppとなる。
本実施例では送信インバータ16によって励起される前記孤立電磁波は、その周期内ではほぼ一つの周波数に関する信号伝搬を電磁波理論または分布定数理論に基づいて、線路中で作用するとして計算している。従って、図18中のL点に到達する孤立電磁波すなわち信号波の伝搬速度は線路中の絶縁体の誘電率のみに依存し、分散は生じないので、周波数に依存する線路パラメータを定義することは出来ないSPICEシミュレータでも、信号伝送解析を行うことが出来る。
図18の回路において、線路全体の比誘電率の平均値が4前後であるので、A点からL点までの伝搬遅延時間は6.7 psとなる。なお、受端は特性インピーダンスが204Ωの半導体LSIチップ上の信号伝送用線路39から0.851 fFのコンデンサ42が見えるので、テブナンの定理によって、受端電圧の立ち上がりはさらに0.12ps遅れる。
図23は、SPICEシミュレータによる解析結果の一例である。図24は、SPICEシミュレータによる解析結果の他の一例である。
従来の半導体LSIチップ上のインターコネクト設計法においては受端で観測されるステップ波の上昇時間は配線抵抗と配線容量の積によって決まる時間だけ送端のステップ波の上昇時間に対して増加するとされている。この考え方に従うと、本実施例の場合は半導体LSIチップ上の信号伝送用線路39の線長は1mmであり、図26の線路モデルから、配線抵抗値は160Ω、配線容量値は0.043pFとなるので、受端であるL点の波形の上昇時間は6.9ps増加して11.8psになるはずであるが、コンデンサ42の充電時間を除くと、A点の電位波形19とL点の電位波形43の上昇時間に差は無い。
一方、A点からL点までの遅延時間は約6.5psであって、線路全体の比誘電率の平均値を4とした時の、A点からL点までの前記孤立電磁波の伝搬遅延時間の計算値6.7 psとほぼ一致する。なお、前記図18の回路の設計においては、半導体LSIチップ上の信号伝送用線路39の損失を157Ω/mmとしたが、シミュレーションでは80Ω/mmとしている。図23中のL点の電圧波形43がやや振動気味なのはこの理由によると考えられる。
図24の電流波形44を見ると、電流が３段階で増加しその後0.02Aに達し、さらに３段階でゼロとなっている。電流増加時の各ステップの電流値は、最初のステップは信号伝送用線路39の充電電流、次が信号伝送用線路40の充電電流、最大値を示している平坦部が信号伝送用線路41の充電電流であると考えられる。各線路に印加されている電圧は半導体LSIチップ上の信号伝送用線路39での減衰や、各線路間での反射条件によって決まる値となる。
図24の電流波形44を見ると、電流の流れている期間は図18の全ての線路の往復時間にほぼ等しい約13psとなっている。これは、図18のL点でのステップ波電圧が、A点に印加するステップ波の電圧のほぼ1/2に減衰するように設計したので、前記孤立電磁波の往復で全線路がほぼ充電されるためと考えられる。一方、L点の電流波形を見ると、図18中の全ての線路遅延時間の合計値に相当する約6.5psの時点でわずかに電流が流れている。これは図18中のコンデンサ42の充電電流である。
図24の波形から、線路の充電が終わる約13psより短い時間にステップ電圧がゼロに低下すると、線路が完全に充電されずに終わると推定できる。これは、送端から受端までの線路の遅延時間の２倍に比べて短い周期を有するスイッチング波形を伝送する場合には、周期が短くなるほど線路の充放電によって消費される電力が少なくなることを示唆する。
図25から図30は、本発明に係る、半導体LSIチップ上の信号伝送用線路の材料および構造に関する回路設計法を適用した場合の効果の検証例である。
図25は、SPICEシミュレータ用の等価回路の他の一例である。図26は、SPICEシミュレータ用の線路モデルの他の一例である。図27は、SPICEシミュレータ用の線路モデルの他の一例である。
図25は図18の等価回路に対して、長さ1mmのビア34が４個、プリント回路基板内の信号伝送用線路51が２個追加されており、信号伝送用線路51の長さは全て33mmである。図26は、図25中のE点とF点間およびG点とH点間に使用されているプリント回路基板内のビア32の線路モデルである。図27は、図25中のC点とD点間およびI点とJ点間に使用されているプリント回路基板内のビア32の線路モデルである。
半導体LSIチップ上の信号伝送用線路39の放射損を23.6Ω/mmとすると、図18の場合と同様の計算によって、インバータの受信電圧であるL点の電圧は、A点に印加した3.30Vppのほぼ90%である2.97Vppとなる。この場合の図25中のB点からK点までの各点の電圧は以下のように計算できる。
B点の電圧は3.10Vpp 、C点の電圧は2.86Vpp、D点の電圧は1.82Vpp、E点の電圧は2.21Vpp、F点の電圧は1.46Vpp、G点の電圧は1.82Vpp、H点の電圧は1.21VppとI点の電圧は1.56Vpp、J点の電圧は1.57Vpp、K点の電圧は1.57Vpp。
図28は、SPICEシミュレータ用の入力信号波形の他の一例である。送信インバータ16が発生する繰り返し周波数が64GHzの台形波を示している。上昇及び降下時間は4.9psである。該繰り返し台形波信号波形の上昇時または降下時の波形は、半導体LSIチップ上のインバータまたはゲートに接続される電源分配用線路が前記低インピーダンス損失線路で構成されていると仮定した場合の半導体LSI上の信号伝送用線路39上の合成電位波形7を模擬している。
図29は、SPICEシミュレータによる解析結果の一例である。A点とL点の電位波形の解析結果を示している。図30は、SPICEシミュレータによる解析結果の他の一例である。A点とL点の電流波形の解析結果を示している。
図29の波形から読み取れるL点の電圧波形の上昇または降下時間は4psから5psの間であって、A点の電圧波形の上昇または降下時間とほぼ同じである。
図30を見ると、送信インバータの信号出力端子Aでの電流波形のピーク値は約13mAである。この値は254Ωの特性インピーダンスを有するケーブルの場合の値であって、半導体LSIチップ上の信号伝送用線路48に流れる電流値よりも小さく、それより遙かに長いプリント回路基板内の信号伝送用線路51に流れる電流の約1/5である。送信インバータの信号出力端子Aの電流はプリント回路基板内の信号伝送用線路51に対応するはずであるが、線路が十分に充電されない状態で放電が生じるので結果的に線路を駆動する電流が少なくなっている。
本実施例における放射損Rは、半導体LSIパッケージやプリント回路基板のビアの数を含む線路設計条件をあらかじめ設定した上で、半導体LSIチップ上の信号伝送用線路の材料および構造が半導体LSIの設計ならびに製造段階で決定される。
従来の電磁界シミュレータによって周波数依存性を有する線路上での本実施例に関する信号解析を行うと、群速度の概念が適用され、本発明の効果の精密な検証を行うことが出来ない。従って、シミュレーションまたは測定によって本発明の効果を精密に検証するためには、スイッチング回路が孤立電磁波を励起するという本発明の考え方に従って形成された電磁界シミュレータ、回路シミュレータ、またはネットワークアナライザ等の計測器を使用する必要がある。
図31は、回路設計法のフローチャートの一例である。
半導体LSI設計に必須の物理定数で表されたPMOSトランジスタとNMOSトランジスタで構成されるインバータまたはゲートのモデルとインバータまたはゲート中の配線の解析用モデルを生成する。次に、該モデルの固有スイッチング特性を求めるために、該モデルに対して1フェムト秒の上昇時間を有するステップ電圧を印加したときの出力電圧波形を回路シミュレーションによって生成する。次に、生成した出力電圧波形の上昇部分を微分演算し、微分演算によって得られる波形に近似する、孤立波（ソリトン）の関数を式（1）に準じて生成する。次に、該関数を公知の線形電磁波を表す関数に対比させて孤立電磁波を表す関数を生成して記憶する。次に、該孤立電磁波または該孤立電磁波を典型的な回路状態を想定して公知の関数によって変換した電圧波または電流波を、任意の回路パラメータを与えたディジタル回路に印加し、前記ディジタル回路からの応答データを収集して記憶する。次に、記憶した応答データによって前記前記ディジタル回路の回路パラメータに所望の変更を施す、という一連のステップを有している。
本実施例に依れば、半導体LSIチップ上の配線（インターコネクト）、半導体LSIパッケージ中、並びにプリント回路基板の配線や線路におけるディジタル信号の挙動を電磁波理論に忠実に評価し解析できるので、特に超高速ディジタル回路の設計の信頼性を格段に向上させることが出来る。
図32は、低インピーダンス損失線路の形成法の一例である。
図32の低インピーダンス損失線路は、金属平板である陽極導体49と、陽極導体49の表面に微細な凹凸を形成した上で表面の酸化処理によって形成される酸化被膜の絶縁体22と、絶縁体22上に形成される半導体膜46と、直接またはカーボングラファイトを介して半導体膜46に導電性接着剤47で接続された陰極導体48とによって形成される短冊形の平行平板線路構造となっている。
図32における絶縁体22は、陽極導体49を母材として、該母材の表面に微細な凹凸を形成した上で該母材表面の酸化処理によって形成される酸化チタン皮膜、酸化クロム皮膜、HfSiO（ハフニウムシリケート）皮膜、HfAlON（窒素添加ハフニウムアルミネート）皮膜、またはHf O2，Y（イットリウム）2O3皮膜のいずれかが採用される。
図32における半導体膜46は、絶縁体上に熱分解法により形成された二酸化マンガン薄膜、電解重合法により得られる導電性高分子膜との２層構造膜、電解重合法により得られるポリ-3,4-エチレンジオキシチオフェン（PEDOT）膜、または酸化剤を用いて化学酸化重合した導電性高分子膜と電解重合により形成された導電性高分子膜との２重構造膜のいずれかによって形成される。
線路の損失は陽極導体49の表面に形成する微細な凹凸と絶縁体22上に形成される半導体膜46とで発生する。図32の低インピーダンス損失線路は、形状や特性を最適化した上で、半導体LSIチップ上や半導体LSIパッケージ内、ならびにプリント回路基板上に使用される。
図33は、低インピーダンス損失線路の形成法の他の一例である。
図33の低インピーダンス損失線路は、金属平板である陽極導体49と、陽極導体49の両表面に微細な凹凸を形成した上で表面の酸化処理によって形成される酸化被膜の絶縁体22と、絶縁体22上に形成される半導体膜または電解質膜46と、直接またはカーボングラファイトを介して半導体膜または電解質膜46に導電性接着剤47で接続された陰極導体48とによって形成される短冊形のストリップ線路構造となっている。なお、該低インピーダンス損失線路の側面は界面を環境から保護し漏れ電流を抑制するために絶縁体22で覆われ、さらに線路からの電磁波の漏洩を防止するために導電性接着剤37が塗布されている。
図33の低インピーダンス損失線路は、導電性高分子陰極アルミニウム固体電解コンデンサ構造、タンタル電解コンデンサ構造、電気二重層コンデンサ構造、ニッケルカドミウム電池構造、ニッケル水素電池構造、リチウムイオン二次電池構造、ポリマーリチウム二次電池構造、金属リチウム二次電池構造の一つ以上の技術を応用してまたはストリップ線路を構成し、該線路の長さが3.5mm以上となるように形成される。
線路の損失は陽極導体49の表面に形成する微細な凹凸と絶縁体22上に形成される半導体膜46とで発生する。図33の低インピーダンス損失線路は、形状や特性を最適化した上で、半導体LSIパッケージ上ならびにプリント回路基板上に搭載される部品として形成される。
図34から図38は本発明に係る、プリント回路基板上への搭載用部品として形成される低インピーダンス損失線路部品とその特性の一例である。
図34は、低インピーダンス損失線路部品のベアチップの一例である。ベアチップには、特許文献１および特許文献２に示されている導電性高分子陰極アルミニウム固体電解コンデンサ構造50を利用する。
導電性高分子陰極アルミニウム固体電解コンデンサ構造50中のアルミニウム箔のエッチング部の厚さを20μmから70μm、エッチング部を除くアルミニウム薄膜の厚さを100μmから500μm、短辺を0.8mmから1.2mm、長辺を3.5mmから50mmに加工し、該アルミニウム箔を長辺方向の両端にそれぞれ1mmから5mmの長さに露出させて陽極導体49としている。導電性高分子陰極アルミニウム固体電解コンデンサ構造50の両面に陰極導体48を導電性接着剤で接続し、陽極導体49と陰極導体48の端面は絶縁体で保護される。このようにして形成し試作して低インピーダンス線路部品用ベアチップの特性インピーダンスは、低すぎて実測が非常に困難であることから電磁界シミュレーションによって求めると20mΩ前後と推定される。
図35は、ベアチップを搭載するためのリードフレーム基板の一例である。該リードフレーム基板は、幅が1.5mm以下で長さが2.5mm以上の独立した２つの突起を有する陽極接続エリア52と、該導電性高分子陰極アルミニウム固体電解コンデンサ構造の長辺側の２つの端部の該長辺の両外側に対称的に幅が1mm以下で長さが1mm以上の合計４個の突起を陽極接続エリア52の近傍に有し、該端子を除く形状が電性高分子陰極アルミニウム固体電解コンデンサ構造の陰極面の形状とほぼ同型の陰極板を金属薄板で形成した陰極接続エリア51を有している。該リードフレーム基板の材料には電気銅を使用している。
図36は、リードフレーム基板上にベアチップを搭載した場合の一例である。図34に示したベアチップの陰極部48と前記リードフレーム基板中の図35に示した陰極接続エリア51とは熱硬化性の導電性接着剤によって電気的に接続される。図34に示したベアチップの陽極部49と図35に示した２カ所のリードフレーム基板中の陽極接続エリア52とは、超音波溶接法またはレーザ溶接法によって接着される。
図37は、低インピーダンス損失線路部品の外形の一例である。図36の状態でベアチップ4の部分をトランスファーモールディングによって気密封止し、陽極接続エリア52の２カ所の突起部と、陰極接続エリア51の４箇所の突起部を残してリードフレームから切断し、陽極接続エリア52の２カ所の突起部と、陰極接続エリア51の４箇所の突起部をトランスファーモールディングの外面に沿って内向きに折り曲げた、プリント回路基板上への搭載用部品として形成された低インピーダンス損失線路部品である。図37の右上がプリント回路基板への搭載面または接続面、右下が長辺部の側面、左下が短辺部の側面を示している。この部品は図37に示すように、表面搭載用陽極端子36を２個、陰極端子35を４個備えている。
図38は、試作した低インピーダンス損失線路部品のS21特性の一例である。幅1mm、有効線路長16mmのベアチップを内蔵する図37の形状に加工した低インピーダンス損失線路部品のS21特性を示している。ほぼ10MHzを中心にするV字型の特性となっているが、これより低域の直線部は静電容量値に対するインピーダンス特性を示し、10MHz付近で指数的に低下している曲線部は、式（２）の指数項の特性を示している。
図38の曲線から本実施例のベアチップの誘電体損（tanδ）は0.1前後と推定される。V字型を示すS21特性の高域部はほぼ直線的に上昇しているが、これは図37の２つの陽極端子36間の電磁結合特性を示している。この部分の特性曲線は、陽極端子の対向面積に関係すると共に、陽極端子間の距離の長さに比例して下に平行移動することが確認されている。なお、試作したベアチップのS21特性は、10GHzまでの測定結果により、10MHz付近から以上の周波数では、測定限界値である-120dB付近まで式（２）に従って指数的に低下していることが確認されている。
本発明の低インピーダンス損失線路が適用されていない半導体LSIが搭載されたプリント回路基板上に低インピーダンス損失線路部品を搭載する場合は、多数の半導体LSIチップ上のインバータが、半導体LSIチップ上の電源配線を介して接続されている。この状態で、100Mクラスすなわち１億トランジスタのプロセッサに１０個の低インピーダンス損失線路部品が使用されていると仮定すると、１個の前記低インピーダンス損失線路部品に500万（5M）個のインバータが接続されていていることになる。
前記インバータの１個毎に接続されている典型的な信号線路のインピーダンスは約200Ωであり、500万個のインバータが同時動作する確率を1/50000であると仮定すると、１個の前記低インピーダンス損失線路部品から見える信号線路のインピーダンスは2Ωであり、本実施例におけるベアチップの特性インピーダンス（約20mΩ）は、この値の1/100となる。
ベアチップの特性インピーダンス値（約20mΩ）は、従来のコンデンサでは、多数並列に接続しても接続するための配線のインピーダンスが加算されるために、実現不可能な値である。本発明の低インピーダンス損失線路を、従来のコンデンサに代えて、実施例７のように半導体LSIパッケージの中央部の直下に搭載すると、半導体LSIからまたは半導体LSIに電源分配回路経由で漏洩または侵入する電磁波を効果的に抑制することが出来る。
本実施例の低インピーダンス損失線路部品を、本発明の低インピーダンス損失線路が適用されていない半導体LSIチップを搭載したプリント回路基板上に使用すると、半導体LSIチップ内のインバータまでの電源分配配線が長いために、半導体LSI内やプリント回路基板上での情報処理や通信の速度を向上させることはほとんど出来ない。
従って本発明の効果を最大化するためには、本実施例のプリント回路基板上に本発明を適用した半導体LSIチップを搭載することが望ましい。
低インピーダンス損失線路を本実施例のようにして部品化すると、プリント回路基板設計の効率が向上するとともに、技術を公開して標準化を推進すれば品質向上や低価格化のための改善が世界規模で急速に進展することが期待できる。
本発明はスイッチング回路を内蔵する情報技術機器、マルチメディア機器、電力変換機器の高性能化、設計容易化と設計期間の短縮化、小型軽量化、低消費電力化、低コスト化、電磁波漏洩抑制、電磁ノイズ耐力の向上、品質・信頼性向上を実現し、前記機器内または機器間での電気による超高速ディジタル波通信を可能とする。
基本的なディジタル回路システムにおける孤立電磁波の挙動の一例である。 電位波形の降下時の孤立電磁波との関係の一例である 基本的なディジタル回路システムにおける孤立電磁波の挙動の他の一例である。 電位波形の上昇部を示す一例である。 電位波形の上昇部を示す他の一例である。 SPICEシミュレータ用の等価回路の一例である。 SPICEシミュレータによる解析結果の一例である。 低インピーダンス損失線路の構造を示す一例である。 電源分配回路の線路の接続法の一例である。 低インピーダンス損失線路の搭載法の一例である。 低インピーダンス損失線路の搭載法の他の一例である。 低インピーダンス損失線路の搭載法の他の一例である。 低インピーダンス損失線路の構造を示す他の一例である。 低インピーダンス損失線路の配置法の一例である。 低インピーダンス損失線路部品の搭載法の一例である。 低インピーダンス損失線路部品の搭載法の他の一例である。 半導体LSIチップ上の配線層の構造を示す一例である。 SPICEシミュレータ用の等価回路の他の一例である。 SPICEシミュレータ用の線路モデルの一例である。 SPICEシミュレータ用の線路モデルの他の一例である。 SPICEシミュレータ用の線路モデルの他の一例である。 SPICEシミュレータ用の入力信号波形の一例である。 SPICEシミュレータによる解析結果の一例である。 SPICEシミュレータによる解析結果の他の一例である。 SPICEシミュレータ用の等価回路の他の一例である。 SPICEシミュレータ用の線路モデルの他の一例である。 SPICEシミュレータ用の線路モデルの他の一例である。 SPICEシミュレータ用の入力信号波形の他の一例である。 SPICEシミュレータによる解析結果の一例である。 SPICEシミュレータによる解析結果の他の一例である。 回路設計法のフローチャートの一例である。 低インピーダンス損失線路の形成法の一例である。 低インピーダンス損失線路の形成法の他の一例である。 低インピーダンス損失線路部品のベアチップの一例である。 ベアチップを搭載するためのリードフレーム基板の一例である。 リードフレーム基板上にベアチップを搭載した場合の一例である。 低インピーダンス損失線路部品の外形の一例である。 低インピーダンス損失線路部品のS21特性の一例である。 従来の線路の入力インピーダンス測定法の一例である。 半導体LSIを中心とする電源分配回路の従来の等価回路の一例である。 従来のガウシャンパルスの波形と周波数特性の一例である。
符号の説明
1 スイッチング回路
2
直流電源
3
グランド導体
4
電源分配用線路
5
信号伝送用線路
6
電源分配用線路に向けて励起された孤立電界波
7
孤立電界波を線間積分して得られる電位波形
8
信号伝送用線路に向けて励起された孤立電界波
9
電位波形の上昇部または下降部に1/2波長が近似する正弦振動波
10
抵抗器
11
低インピーダンス損失線路
12
低インピーダンス損失線路ではない線路
13
電源分配用線路上のインピーダンス不整合部Hで反射して信号伝送用線路に向かう孤立電界波
14
電源分配用線路上のインピーダンス不整合部Hで反射して信号伝送用線路に向かう孤立電界波の波形を線間積分して得られる電位波形
15
信号伝送用線路に向けて励起された孤立電界波と電源分配用線路上のインピーダンス不整合部Hで反射して信号伝送用線路に向かう孤立電界波の合成値を線間積分して得られる電位波形
16
送信インバータ
17
受信インバータ
18
送信インバータの電源端子Bでの電位波形
19
送信インバータの信号出力端子Aでの電位波形
20
半導体LSIチップ領域
21
受電端子または受電端子の配置領域
22
絶縁体
23
導体
24
給電端子または給電端子の配置領域
25
半導体LSIチップ上の配線層
26
半導体チップの基板（Si, 10-50μm）
27
WまたはCuのCDV、TiNのCDVビア
28
O3-TEOS酸化物の絶縁層
29
信号端子領域
30
プリント回路基板
31
半導体LSIパッケージ
32
ビア
33
低インピーダンス損失線路部品
34
ベアチップ
35
陰極端子
36
陽極端子
37
電源導線または電源導板平板
38
エアギャップ
39
半導体LSIチップ内の信号伝送用線路
40
半導体LSIパッケージ内の信号伝送用線路
41
プリント回路基板内の信号伝送用線路
42
コンデンサ
43
受信インバータの信号受信端子Lでの電位波形
44
送信インバータの信号出力端子Aでの電流波形
45
受信インバータの信号受信端子Lでの電流波形
46
半導体膜または電解質膜
47
導電性接着剤
48
陰極導体
49
陽極導体
50
導電性高分子陰極アルミニウム固体電解コンデンサ構造
51
陰極接続部
52
陽極接続部
53
トランスファーモールディング
54
ネットワークアナライザ
55
校正済の付属ケーブル
56
コネクタ
57
被測定線路(DUT)
58
インダクタ
59
電流源
60
インバータ
61
ガウシャンパルスの時間（距離）軸波形
62
ガウシャンパルスの周波数特性

Claims (12)

  1. 電源と、電源分配回路と、スイッチング回路と、該スイッチング回路に接続された信号伝送用線路と、受信回路とで構成される回路システムにおいて、前記電源分配回路が、前記信号伝送用線路の特性インピーダンスの1/10以下であって1/100前後を最適値とする特性インピーダンス値を有する線路であるとともに、前記スイッチング回路の開または閉に要する時間の逆数に0.34を掛けて得られる実効周波数における誘電体損を主要因とする線路の挿入損失が20dB以上であって50dB前後を最適値とする低インピーダンス損失線路として形成されることを特徴とする回路
  2. 請求項１記載の回路における前記低インピーダンス損失線路と前記スイッチング回路の間に低インピーダンス損失線路ではない線路が接続される場合において、前記低インピーダンス損失線路が、前記信号伝送用線路の特性インピーダンスの1/100以下であって1/2000前後を最適値とする特性インピーダンス値を有するとともに、前記前記実効周波数における誘電体損を主要因とする挿入損失が30dB以上であって60dB前後を最適値とする線路として形成されることを特徴とする回路
  3. 請求項２記載の回路において、前記低インピーダンス損失線路と前記スイッチング回路の間に接続される低インピーダンス損失線路ではない線路の長さが、該低インピーダンス損失線路ではない線路中を前記実効周波数の正弦波の1/2波長を波長とする孤立電磁波が伝搬するときの該孤立電磁波の波長の20倍以下となるように形成されることを特徴とする回路
  4. 請求項２および請求項３記載の回路において、前記孤立電磁波が前記低インピーダンス損失線路ではない線路内を往復する時間内は、前記スイッチング回路のスイッチの状態が変化しないように形成されることを特徴とする回路
  5. 請求項２から請求項４記載の回路において、複数の前記低インピーダンス損失線路ではない線路が、お互い重なることなくまたその中心線が前記低インピーダンス損失線路の接続面とほぼ直交するように形成されることを特徴とする回路
  6. 前記低インピーダンス損失線路が低インピーダンス損失線路部品として形成されてプリント回路基板上に搭載される場合において、該低インピーダンス損失線路部品の搭載面に最も接近して形成される前記プリント回路基板内のグランド層が、少なくとも該低インピーダンス損失線路部品の搭載平面形状と等しいかそれ以上の広さを有して形成されることを特徴とする回路
  7. 国際半導体技術ロードマップ（ITRS）で定義されるテクノロジノードの値が70nmより微細な技術で形成されている半導体LSIチップ上のインバータまたはゲートが前記スイッチング回路に相当する請求項１から請求項６記載の回路において、前記半導体LSIのチップ上の信号伝送用線路が、該線路を構成する絶縁材料の比誘電率を5以上で16前後を最適値として形成されることを特徴とする回路
  8. 請求項１から請求項６記載の回路における前記スイッチング回路を形成する半導体LSIチップ上のインバータまたはゲートとの間のディジタル電気通信を、半導体LSIチップ上、半導体ＬＳＩ内、またはプリント回路基板上で行う場合において、前記半導体LSIチップ上に形成される送信用および受信用の前記信号伝送用線路が、請求項１記載の前記実効周波数において-5.2dBから-6dBの挿入損失を有するように形成されることを特徴とする回路
  9. 請求項１から請求項８記載の回路において、Nチャネル型電界効果トランジスタとNチャネル型電界効果トランジスタと配線とで構成されるインバータまたはゲートの回路解析用モデルを生成するステップ、該モデルに対して1フェムト秒の上昇時間を有するステップ電圧を印加したときの出力電圧波形を従来の回路シミュレーションによって生成するステップ、生成した該出力電圧波形の上昇部分を微分演算し、微分演算によって得られる波形に近似する孤立波（ソリトン）の関数を式（1）に準じて生成するステップ、該関数と線形電磁波を表す関数とを対比させて孤立電磁波を表す関数を生成して記憶するステップ、該孤立電磁波、または該孤立電磁波から典型的な回路状態における電界の区間積分から得られる電圧波または磁界の周回積分から得られる電流波を任意の回路パラメータを与えたディジタル回路に印加するステップ、前記ディジタル回路からの応答データを収集し記憶するステップ、記憶した応答データによって前記前記ディジタル回路の回路パラメータに所望の変更を施すステップを備えることを特徴とする回路設計方法
  10. 請求項１から請求項８記載の回路における前記低インピーダンス損失線路が、金属平板である母材と、該母材の表面に微細な凹凸を形成した上で該母材表面の酸化処理によって形成される酸化チタン皮膜、酸化クロム皮膜、HfSiO（ハフニウムシリケート）皮膜、HfAlON（窒素添加ハフニウムアルミネート）皮膜、またはHf O2，Y（イットリウム）2O3皮膜のいずれかの一方の絶縁体と、前記いずれか一方の絶縁体上に熱分解法により形成された二酸化マンガン薄膜、電解重合法により得られる導電性高分子膜との２層構造膜、電解重合法により得られるポリ-3,4-エチレンジオキシチオフェン（PEDOT）膜、または酸化剤を用いて化学酸化重合した導電性高分子膜と電解重合により形成された導電性高分子膜との２重構造膜のいずれか一方で形成される半導体膜と、該半導体膜上に直接導電接着されて配置、またはカーボングラファイトを介して該半導体膜に導電接着されて配置される、銅または銅合金の平板とによる、平行平板線路構造またはストリップ線路構造となるように形成されることを特徴とする回路
  11. 請求項１から請求項８記載の回路における前記低インピーダンス損失線路が、導電性高分子陰極アルミニウム固体電解コンデンサ構造、タンタル電解コンデンサ構造、電気二重層コンデンサ構造、ニッケルカドミウム電池構造、ニッケル水素電池構造、リチウムイオン二次電池構造、ポリマーリチウム二次電池構造、金属リチウム二次電池構造の一つ以上の技術を応用して平行平板線路またはストリップ線路を構成し、該平行平板線路または該ストリップ線路を内蔵する低インピーダンス損失線路部品として形成されることを特徴とする回路構成素子
  12. 請求項１から請求項８記載の回路における前記低インピーダンス損失線路が、中心部に陽極板、両外面に陰極板を有する単一の公知の導電性高分子陰極アルミニウム固体電解コンデンサ構造を応用した平行平板線路である場合において、該コンデンサ構造の該陽極板を構成するアルミニウム箔のエッチング部の厚さが20μmから70μm、エッチング部を除くアルミニウム薄膜の厚さが100μmから500μm、短辺が0.8mmから1.2mm、長辺が3.5mmから50mmに決定され、該コンデンサ構造中の該アルミニウム箔を長辺方向の両端にそれぞれ1mmから5mmの長さに露出させて該陰極板との間に絶縁処理を施し、該露出部に対して陽極端子用金属薄板を超音波溶接法またはレーザ溶接法によって該アルミニウム箔の長辺方向に長くなるようにそれぞれ接続し、該コンデンサ構造の陰極板の一つに対して、陰極端子部を除く形状が該コンデンサ構造の陰極面の形状とほぼ同型で厚さ50μmから150μmの陰極用金属薄板を熱硬化性導電性ペーストで接着し、該陽極端子部と該陰極端子部を除く全てをトランスファーモールディングによって気密封止し、最後に該陽極端子部と該陰極端子部を気密封止後の外形に沿って折り曲げることによって、低インピーダンス損失線路部品として形成されることを特徴とする回路構成素子
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109655691A (zh) * 2018-12-25 2019-04-19 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） 板级电路中功率器件退化监测方法、装置和系统
CN110326091A (zh) * 2017-02-27 2019-10-11 松下知识产权经营株式会社 高频用晶体管
CN110602873A (zh) * 2019-09-16 2019-12-20 西北核技术研究院 一种印制电路板电路吸收或发射功率降低方法及预测方法
US20220060327A1 (en) * 2020-08-20 2022-02-24 Ansys, Inc. Systems and methods for a fast near-field electromagnetic simulation methodology for side-channel emission analysis
KR20220064290A (ko) * 2020-11-10 2022-05-18 주식회사 피에스앤아이덴산 전원 장치의 제조 방법
US11973868B2 (en) * 2020-09-22 2024-04-30 Ansys, Inc. Systems and methods for a fast near-field electromagnetic simulation methodology for side-channel emission analysis

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110326091A (zh) * 2017-02-27 2019-10-11 松下知识产权经营株式会社 高频用晶体管
CN110326091B (zh) * 2017-02-27 2023-05-23 新唐科技日本株式会社 高频用晶体管
CN109655691A (zh) * 2018-12-25 2019-04-19 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） 板级电路中功率器件退化监测方法、装置和系统
CN109655691B (zh) * 2018-12-25 2021-01-22 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） 板级电路中功率器件退化监测方法、装置和系统
CN110602873A (zh) * 2019-09-16 2019-12-20 西北核技术研究院 一种印制电路板电路吸收或发射功率降低方法及预测方法
US20220060327A1 (en) * 2020-08-20 2022-02-24 Ansys, Inc. Systems and methods for a fast near-field electromagnetic simulation methodology for side-channel emission analysis
US11973868B2 (en) * 2020-09-22 2024-04-30 Ansys, Inc. Systems and methods for a fast near-field electromagnetic simulation methodology for side-channel emission analysis
KR20220064290A (ko) * 2020-11-10 2022-05-18 주식회사 피에스앤아이덴산 전원 장치의 제조 방법
KR102416163B1 (ko) 2020-11-10 2022-07-06 주식회사 피에스앤아이덴산 전원 장치의 제조 방법

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