KR101675063B1 - 메모리 판독들을 위한 수신기 아키텍쳐 - Google Patents

메모리 판독들을 위한 수신기 아키텍쳐 Download PDF

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Abstract

메모리 판독들을 위한 수신기 아키텍쳐가 본원에 설명된다. 일 실시예에서, 메모리 인터페이스는 복수의 송신기들(112(n))을 포함하며, 여기서, 복수의 송신기들 각각은 복수의 I/O 채널들(107(n)) 중 개별적인 채널을 통해 메모리 디바이스에 데이터를 송신하도록 구성된다. 메모리 인터페이스는 또한 복수의 수신기들(115(n))을 포함하며, 여기서, 복수의 수신기들 각각은, 복수의 송신기들 중 개별적인 송신기에 커플링되고, 복수의 I/O 채널들 중 개별적인 채널을 통해 메모리 디바이스로부터 데이터를 수신하도록 구성된다. 복수의 수신기들은, 복수의 송신기들로부터 떨어져 로케이팅되는 수신기 서브시스템(310)으로 함께 그룹화된다.

Description

메모리 판독들을 위한 수신기 아키텍쳐{RECEIVER ARCHITECTURE FOR MEMORY READS}
[0001] 본 개시내용의 양상들은 일반적으로 메모리에 관한 것으로, 더 상세하게는, 메모리 판독들을 위한 수신기 아키텍쳐들에 관한 것이다.
[0002] 칩은, 동적 랜덤 액세스 메모리(DRAM)와 같은 외부 메모리 디바이스에 대한 칩 상의 회로들(예컨대, 메모리 제어기)과 인터페이싱(interface)하기 위한 메모리 인터페이스를 포함할 수 있다. 메모리 디바이스로부터 데이터를 판독하기 위해, 메모리 인터페이스는, 복수의 I/O 채널들을 통해 메모리 디바이스로부터 복수의 데이터 신호들을 병렬로 수신한다. 메모리 인터페이스는 또한, 메모리 디바이스로부터 데이터 스트로브(strobe) 신호를 수신할 수 있으며, 수신되는 데이터 스트로브 신호를 사용하여, 수신되는 데이터 신호들로부터의 데이터 비트들에 대한 캡쳐의 타이밍을 맞춘다(time). 고속 DRAM(예컨대, 더블 데이터 레이트(DDR) 동기식 DRAM(SDRAM))과의 인터페이싱은, DRAM으로부터 정확하게 데이터를 판독하기 위해 메모리 인터페이스에 의해 충족될 필요가 있는 엄격한 타이밍 제약들로 고속들이 전환(translate)하기 때문에, 극도로 어려울 수 있다.
[0003] 다음은 그러한 실시예들의 기본적인 이해를 제공하기 위해 하나 또는 그 초과의 실시예들의 간략화된 개요를 제시한다. 이러한 개요는, 고려되는 모든 실시예들의 포괄적인 개관이 아니며, 모든 실시예들의 핵심 또는 중요 엘리먼트들을 식별하거나 임의의 실시예들 또는 모든 실시예들의 범위를 기술하도록 의도되지 않는다. 그것의 유일한 목적은, 이후에 제시되는 더 상세한 설명에 대한 서론으로서 간략화된 형태로 하나 또는 그 초과의 실시예들의 일부 개념들을 제시하는 것이다.
[0004] 일 양상에 따르면, 메모리 인터페이스가 본원에 설명된다. 메모리 인터페이스는 복수의 송신기들을 포함하며, 여기서, 복수의 송신기들 각각은, 복수의 I/O 채널들 중 개별적인 채널을 통해 메모리 디바이스에 데이터를 송신하도록 구성된다. 메모리 인터페이스는 또한 복수의 수신기들을 포함하며, 여기서, 복수의 수신기들 각각은, 복수의 송신기들 중 개별적인 송신기에 커플링되고, 복수의 I/O 채널들 중 개별적인 채널을 통해 메모리 디바이스로부터 데이터를 수신하도록 구성된다. 복수의 수신기들은, 복수의 송신기들로부터 떨어져 로케이팅(locate)되는 수신기 서브시스템으로 함께 그룹화된다.
[0005] 제 2 양상은 데이터를 전달하기 위한 방법에 관한 것이다. 방법은, 복수의 송신기들을 사용하여 복수의 I/O 채널들을 통해 메모리 디바이스에 데이터를 송신하는 단계, 및 복수의 수신기들을 사용하여 복수의 I/O 채널들을 통해 메모리 디바이스로부터 데이터를 수신하는 단계를 포함한다. 복수의 I/O 채널들 각각은, 복수의 송신기들 중 개별적인 송신기 및 복수의 수신기들 중 개별적인 수신기에 커플링되며, 복수의 수신기들은, 복수의 송신기들로부터 떨어져 로케이팅되는 수신기 서브시스템으로 함께 그룹화된다.
[0006] 제 3 양상은 데이터를 전달하기 위한 장치에 관한 것이다. 장치는, 복수의 I/O 채널들을 통해 메모리 디바이스에 데이터를 송신하기 위한 수단, 및 복수의 I/O 채널들을 통해 메모리 디바이스로부터 데이터를 수신하기 위한 수단을 포함한다. 수신하기 위한 수단은, 송신하기 위한 수단으로부터 떨어져 로케이팅된다.
[0007] 전술한 목적 및 관련된 목적의 달성을 위해, 하나 또는 그 초과의 실시예들은, 아래에서 완전히 설명되고 특히 청구항들에서 지적되는 특성들을 포함한다. 다음의 설명 및 첨부된 도면들은, 하나 또는 그 초과의 실시예들의 특정한 예시적인 양상들을 상세히 기재한다. 그러나, 이들 양상들은, 다양한 실시예들의 원리들이 이용될 수 있는 다양한 방식들 중 단지 몇몇만을 표시하며, 설명된 실시예들은 모든 그러한 양상들 및 그들의 등가물들을 포함하도록 의도된다.
[0008] 도 1은 외부 메모리 디바이스와 인터페이싱하기 위한 메모리 인터페이스의 예를 도시한다.
[0009] 도 2는 데이터 신호와 데이터 스트로브 사이의 타이밍의 예를 예시하는 타이밍 도면이다.
[0010] 도 3은 본 개시내용의 일 실시예에 따른, 외부 메모리 디바이스와 인터페이싱하기 위한 메모리 인터페이스를 도시한다.
[0011] 도 4는 본 개시내용의 일 실시예에 따른, I/O 콘택(contact)과 수신기 사이에 저-임피던스 경로를 제공하기 위한 재배선 층(redistribution layer)을 도시한다.
[0012] 도 5는 본 개시내용의 일 실시예에 따른, 외부 메모리 디바이스와 통신하는 도 3의 메모리 인터페이스를 도시한다.
[0013] 도 6은 본 개시내용의 일 실시예에 따른, 데이터를 전달하기 위한 방법의 흐름도이다.
[0014] 첨부된 도면들과 관련하여 아래에 기재되는 상세한 설명은, 다양한 구성들의 설명으로서 의도되며, 여기에 설명된 개념들이 실시될 수 있는 유일한 구성들만을 표현하도록 의도되지 않는다. 상세한 설명은 다양한 개념들의 철저한 이해를 제공하려는 목적을 위해 특정한 세부사항들을 포함한다. 그러나, 이들 개념들이 이들 특정한 세부사항들 없이도 실시될 수 있다는 것은 당업자들에게 명백할 것이다. 몇몇 예시들에서, 그러한 개념들을 불명료하게 하는 것을 회피하기 위해, 잘 알려진 구조들 및 컴포넌트들은 블록도 형태로 도시되어 있다.
[0015] 도 1은 외부 DRAM(도 1에 도시되지 않음)에 대한 칩과 인터페이싱하기 위한 메모리 인터페이스(105)의 예를 도시한다. 메모리 인터페이스(105)는 복수의 트랜시버들(110(1)-110(n)), 복수의 데이터 지연 경로들(120(1)-120(n)), 복수의 데이터-캡쳐 디바이스들(130(1)-130(n))(예컨대, 플립-플롭들), 데이터 스트로브 수신기(117), 데이터 스트로브 송신기(119), 지연 디바이스(135), 및 클록 트리(clock tree)(140)를 포함한다.
[0016] 메모리 인터페이스(105)는, 복수의 양-방향 I/O 채널들(107(1)-107(n))을 통해 DRAM에 데이터를 송신하고 그리고 DRAM으로부터 데이터를 수신하도록 구성된다. 각각의 양-방향 I/O 채널(107(1)-107(n))은, 보드(board) 상의 도전성 트레이스(conductive trace), 와이어(wire), 송신 라인, 또는 이들의 임의의 결합을 포함할 수 있다. 각각의 트랜시버(110(1)-110(n))는, I/O 채널들(107(1)-107(n)) 중 하나에 커플링된다. 이것은, 메모리 인터페이스(105)가 한 번에 복수의 데이터 비트들(예컨대, 데이터 바이트)을 병렬로 송신하거나 또는 복수의 데이터 비트들(예컨대, 데이터 바이트)을 병렬로 수신하는 것을 허용하며, 여기서, 데이터 비트들 각각은 I/O 채널들(107(1)-107(n)) 중 하나를 통해 전달된다.
[0017] 각각의 트랜시버(110(1)-110(n))는, 개별적인 I/O 채널(107(1)-107(n))에 커플링되는 송신기(112(1)-112(n)) 및 수신기(115(1)-115(n))를 포함한다. 각각의 송신기(112(1)-112(n))는, DRAM에 송신될 데이터 신호(데이터 비트들의 시퀀스(sequence))를 수신하고 그리고 데이터 신호로 개별적인 I/O 채널(107(1)-107(n))을 드라이빙(drive)하도록 구성된다. 예를 들어, 송신기들 (112(1)-112(n))은, 기입 동작들 동안 DRAM에 기입 데이터를 전송하기 위해 사용될 수 있다.
[0018] 각각의 수신기(115(1)-115(n))는, 개별적인 I/O 채널(107(1)-107(n))을 통해 DRAM으로부터 데이터 신호를 수신하도록 구성된다. 예를 들어, 수신기들(115(1)-115(n))은, 판독 동작들 동안 DRAM으로부터 판독되는 데이터를 수신하기 위해 사용될 수 있다. 수신기(115(1)-115(n))가 DRAM으로부터 데이터 신호를 수신하는 경우, 수신기(115(1)-115(n))는, 수신된 데이터 신호의 전압을 기준 전압 Vref와 비교하고, 비교에 기초하여 데이터-캡쳐 디바이스들(130(1)-130(n))(예컨대, 플립-플롭) 중 개별적인 디바이스에 신호를 출력한다. 예를 들어, Vref는 대략적으로 데이터 신호의 전압 스윙(swing)의 중심에 있을 수 있으며, 수신기(115(1)-115(n))는, 데이터 신호의 전압이 Vref를 초과하는 경우 로직 1을 출력할 수 있고, 데이터 신호의 전압이 Vref 미만인 경우 로직 0을 출력할 수 있다.
[0019] 데이터 기입들 동안, 스트로브 송신기(119)는 I/O 채널들(118(1) 및 118(2))을 통해 DRAM에 차동(differential) 스트로브 신호(DQS 및 DQS_B)를 송신하도록 구성된다. 송신된 스트로브 신호들의 엣지들은, 송신된 데이터 신호들의 트랜지션(transition)들 사이에 중심이 놓인다. 스트로브 신호들은 DRAM에서 데이터 캡쳐의 타이밍을 맞추기 위해 사용된다.
[0020] 데이터 판독들 동안, 스트로브 수신기(117)는 I/O 채널들(118(1) 및 118(2))을 통해 DRAM으로부터 차동 데이터 스트로브 신호(DQS 및 DQS_B)를 수신하고, 싱글-엔드형(single-ended) 데이터 스트로브 신호를 지연 디바이스(135)에 출력하도록 구성된다. 데이터 스트로브 신호는, 아래에 추가로 논의되는 바와 같이, 데이터-캡쳐 디바이스들(130(1)-130(n))에서 데이터를 캡쳐하기 위해 사용되는 주기적 신호이다. 지연 디바이스(135)는 1/4 주기(T/4)만큼 데이터 스트로브 신호를 지연시키도록 구성된다. 이것은, 데이터 신호들의 트랜지션들과 대략적으로 정렬되는 스트로브 신호의 엣지들을 갖는 차동 데이터 스트로브 신호를 DRAM이 출력하기 때문에 행해진다. 데이터 스트로브 신호를 1/4 주기만큼 지연시키는 것은, 데이터 스트로브 신호의 엣지들을 수신되는 데이터 신호들의 데이터 아이(data eye)(유효 데이터 윈도우)의 중심과 대략적으로 정렬시킨다.
[0021] 도 2는 데이터 신호(DQ로 표시됨)와 데이터 스트로브 신호(DQS로 표시됨) 사이의 타이밍 관계의 간략화된 예를 도시한다. 이러한 예에서, 수신되는 데이터 스트로브 신호 DQS의 상승 및 하강 엣지들(220 및 222)은 데이터 신호 DQ의 트랜지션들(210)과 대략적으로 정렬된다. 1/4 주기 지연(T/4)만큼 지연된 이후, 데이터 스트로브 신호 DQS의 상승 및 하강 엣지들(220 및 222)은, 도 2에 도시된 바와 같이, 데이터 신호 DQ의 트랜지션들 사이에 대략적으로 중심이 놓인다. 개별적인 데이터-캡쳐 디바이스(130(1)-130(n))(예컨대, 플립-플롭)는 그 후, 지연된 데이터 스트로브 신호 DQS의 상승 및 하강 엣지들(220 및 222) 둘 모두 상에서 데이터 신호 DQ로부터 데이터를 캡쳐할 수 있다. 상승 및 하강 엣지들(220 및 222)을 데이터 신호 DQ의 트랜지션들 사이에 중심이 놓이게 하는 것은, 데이터 캡쳐 디바이스(130(1)-130)(n))의 셋업(setup) 시간 및 유지(hold) 시간 요건들이 충족되게 보장하는 것을 돕는다.
[0022] 도 2의 간략화된 예는, 데이터 스트로브 신호와 데이터 신호들 사이에 어떠한 스큐(skew)들도 없는 것을 가정한다. 실제로, I/O 채널들(107(1)-107(n), 118(1) 및 118(2)), 데이터 지연 경로들(120(1)-120(n)), 및 클록 트리(140)는, 아래에 추가로 논의되는 바와 같이, 데이터 스트로브 신호와 데이터 신호들 사이의 타이밍 관계들이 도 2에 도시된 이상적인 경우로부터 벗어나는 것을 야기하는 스큐들을 유발한다.
[0023] 클록 트리(140)는 데이터 스트로브 신호들을 지연 디바이스(135)로부터 데이터-캡쳐 디바이스들(130(1)-130(n)) 각각에 분배한다. 데이터-캡쳐 디바이스들(130(1)-130(n)) 각각은, 개별적인 데이터 지연 경로(120(1)-120(n))를 통해 개별적인 수신기(115(1)-115(n))로부터 개별적인 데이터 신호를 수신하고, 클록 트리(140)로부터 수신되는 데이터 스트로브 신호의 상승 및 하강 엣지들 둘 모두 상에서 데이터 신호로부터 데이터를 캡쳐한다. 각각의 데이터-캡쳐 디바이스(130(1)-130(n))는, (예컨대, 메모리 제어기에 의한) 추가적인 프로세싱을 위해 개별적인 캡쳐된 데이터를 버퍼 셀(150)에 출력한다.
[0024] 높은 데이터 레이트들(예컨대, 1 GHz)에 대해, 데이터 신호들의 데이터 아이(유효 데이터 윈도우)는 매우 작아지고, 이는 데이터 신호들 및 데이터 스트로브 신호에 대해 더 엄격한 타이밍 제약들을 부과한다. 결과적으로, 데이터를 신뢰가능하게 캡쳐(예컨대, 데이터 판독)하기 위해 데이터-캡쳐 디바이스(130(1)-130(n))에서 용인될 수 있는 스큐의 양은 감소된다.
[0025] 도 1에 도시된 메모리 인터페이스(105)에서, 수신기들(115(1)-115(n))은 비교적 폭넓은(wide) 거리(예컨대, 1 mm 내지 2 mm)에 걸쳐 전개(spread out)된다. 이것은, 통상적으로 수신기(115(1)-115(n))보다 훨씬 더 큰 개별적인 송신기(112(1)-112(n)) 다음에 각각의 수신기(115(1)-115(n))가 배치되기 때문이다. 결과적으로, 수신기들(115(1)-115(n))은 송신기들(112(1)-112(n))에 의해 서로 분리된다. 부가하여, 각각의 수신기-송신기 쌍은 칩 상의 개별적인 I/O 콘택(도시되지 않음) 다음에 배치될 수 있으며, 여기서 상이한 I/O 채널들에 대한 I/O 콘택들(예컨대, 콘택 핀(pin)들 또는 패드들)은 폭넓은 거리(예컨대, 1 mm 내지 2 mm)에 걸쳐 전개된다.
[0026] 수신기들(115(1)-115(n))이 폭넓은 거리에 걸쳐 전개되기 때문에, 클록 트리(140)는 데이터 스트로브 신호를 큰 영역에 걸쳐 데이터-캡쳐 디바이스들(130(1)-130(n))에 라우팅(route)해야 한다. 결과적으로, 클록 트리(140)의 클록 경로들의 길이들은 비교적 길다. 이것은, 데이터 신호들과 데이터 스트로브 신호 사이의 정확한 타이밍 관계들을 유지하도록 클록 트리(140)에서의 지연들을 데이터 지연 경로들(120(1)-120(n))에서의 지연들과 매칭시키는 것을 매우 어렵게 한다. 실제로, 클록 트리(140)와 데이터 지연 경로들(120(1)-120(n)) 사이의 (예컨대, 트레이스 미스매치(mismatch)들로 인한) 지연 미스매치들은, 클록 트리(140) 및/또는 데이터 지연 경로들(120(1)-120(n))에 하나 또는 그 초과의 버퍼들(도시되지 않음)을 배치함으로써 감소될 수 있다. 그러나, 이러한 접근법은 상당한 양의 설계 작업을 수반한다. 예를 들어, 버퍼들의 지연들은, 프로세스, 전압, 및 온도 변동들에 민감하며, 이는 버퍼들을 사용하여 지연 매칭을 달성하는 것을 어렵게 한다. 부가하여, 버퍼들의 사용은 잡음을 유발하고 전력 소모를 증가시킨다. 다른 단점은, 수신기들(115(1)-115(n))과 송신기들(112(1)-112(n)) 간의 매우 근접함(close proximity)이, 송신기들(112(1)-112(n))로부터의 잡음이 수신기들(115(1)-115(n))에 커플링되게 한다는 것이다.
[0027] 본 개시내용의 실시예들은 신규한 수신기 아키텍쳐를 제공하며, 여기서, 외부 DRAM으로부터 데이터를 수신하기 위해 사용되는 수신기들은, 외부 DRAM에 데이터를 송신하기 위해 사용되는 송신기들로부터 떨어져 로케이팅되는 수신기 서브시스템으로 함께 그룹화된다. 수신기들이 함께 그룹화되기 때문에, 수신기들의 폭(span)은 도 1의 수신기 아키텍쳐와 비교하여 상당히 감소될 수 있다. 부가하여, 데이터-캡쳐 디바이스들(예컨대, 플립-플롭들)이 함께 그룹화되고 수신기들에 매우 근접하게 배치된다. 결과적으로, 수신기들로부터 데이터-캡쳐 디바이스들(130(1)-130(n))로의 데이터 경로들의 사이즈 및 클록 트리의 사이즈는, 도 1의 수신기 아키텍쳐와 비교할 경우 현저하게 감소된다. 이것은, 데이터 경로들 및 클록 트리에서의 지연들을 매칭시키는 것을 훨씬 더 용이하게 하며, 그에 따라, 고속 판독 동작들에 대한 엄격한 타이밍 제약들을 충족시킨다.
[0028] 도 3은 본 개시내용의 실시예에 따른 메모리 인터페이스(305)의 블록도를 도시한다. 이러한 실시예에서, 수신기들(115(1)-115(n) 및 117)은 송신기들(112(1)-112(n), 및 119)로부터 떨어져 로케이팅되는 수신기 서브-시스템(310)에서 함께 그룹화된다. 결과적으로, 수신기들(115(1)-115(n) 및 117)은, 도 3에 도시된 바와 같이, 개재(intervening) 송신기들 없이 서로 근접하게 이격될 수 있다. 예를 들어, 수신기들(115(1)-115(n) 및 117)은, 송신기들(112(1)-112(n) 및 119)이 걸쳐있는 거리 D1보다 훨씬 더 짧은 거리 D2에 걸쳐 있을 수 있다. 예를 들어, 송신기들(112(1)-112(n) 및 119)은 1 mm 내지 2 mm의 거리 D1에 걸쳐 있을 수 있지만, 수신기들(115(1)-115(n) 및 117)은 200 μm 또는 그 미만의 훨씬 더 짧은 거리 D2에 걸쳐 있을 수 있다. 도 3은, 예시의 용이성을 위해, 실척에 맞게 도시된 것은 아님이 인식될 것이다.
[0029] 부가하여, 데이터-캡쳐 디바이스들(130(1)-130(n))이 수신기 서브-시스템(310)에서 함께 그룹화되고 수신기들(115(1)-115(n) 및 117)에 매우 근접하게 배치된다. 결과적으로, 수신기들(115(1)-115(n))로부터 개별적인 데이터-캡쳐 디바이스들(130(1)-130(n))로의 데이터 경로들의 길이들은 도 1에 도시된 수신기 아키텍쳐와 비교할 경우 훨씬 더 짧다. 또한, 클록 트리(340)의 사이즈도 도 1에서의 수신기 아키텍쳐와 비교할 경우 훨씬 더 작다. 이것은, 데이터 경로들 및 클록 트리에서의 지연들을 매칭시키는 것을 훨씬 더 용이하게 하며, 그에 따라, 고속 판독 동작들에 대한 엄격한 타이밍 제약들을 충족시키는 것을 훨씬 더 용이하게 한다. 예를 들어, 지연 매칭은 더 작은 버퍼들 및 단순한 클록 버퍼를 사용하여 달성될 수 있으며, 이는 전력 소모를 감소시킨다. 도 3에서 도시되진 않았지만, 클록 트리(340)는, 지연된 스트로브 신호를 데이터-캡쳐 디바이스들에 분배하기 위한 다수의 레벨들의 브랜치(branch)들을 가질 수 있다는 것이 인식될 것이다.
[0030] 추가로, 데이터-캡쳐 디바이스들(130(1)-130(n))이 함께 그룹화되기 때문에, 데이터-캡쳐 디바이스들(130(1)-130(n))의 출력들은 서로 가깝게 이격된다. 이것은, 데이터-캡쳐 디바이스들의 출력들이 전개되는, 데이터-캡쳐 디바이스들(130(1)-130(n))과 버퍼 셀(150) 사이의 라우팅이 도 1에서의 수신기 아키텍쳐와 비교할 경우 현저하게 감소되게 한다.
[0031] 수신기들(115(1)-115(n) 및 117)을 송신기들(112(1)-112(n) 및 119)로부터 떨어지게 로케이팅시키는 것은, 송신기들(112(1)-112(n) 및 119)과 수신기들(115(1)-115(n) 및 117) 사이에 더 양호한 격리를 제공하며, 그에 의해, (잡음이 있을 수 있는) 송신기들(112(1)-112(n) 및 119)과 수신기들(115(1)-115(n) 및 117) 사이의 잡음 커플링이 감소된다. 예를 들어, 수신기들(115(1)-115(n) 및 117)은 칩의 패드 링(pad ring)으로부터 떨어져 로케이팅될 수 있다.
[0032] 메모리 인터페이스(305)는, 각각의 수신기(115(1)-115(n))를 개별적인 I/O 채널(107(1)-107(n))에 커플링시키는 복수의 저-임피던스 경로들(320(1)-320(n)) 및 데이터 스트로브 수신기(117)를 I/O 채널들(118(1)-118(2))에 커플링시키는 저-임피던스 경로들(322(1)-322(2))을 포함할 수 있다. 도 3에서, 저-임피던스 경로들(322(1) 및 322(2))과 스트로브 수신기(117) 사이의 연결들은 예시의 용이성을 위해 명시적으로 도시되지 않는다.
[0033] 저-임피던스 경로들(320(1)-320(n), 322(1) 및 322(2))은, 칩의 둘레(periphery)에 로케이팅될 수 있는 I/O 콘택들(예컨대, 콘택 핀들 또는 패드들)로부터 칩의 둘레로부터 떨어져 로케이팅될 수 있는 수신기들(115(1)-115(n) 및 117)로 데이터 신호들을 라우팅한다. 일 실시예에서, 저-임피던스 경로들(320(1)-320(n), 322(1) 및 322(2)) 대부분은, 도 3에 도시된 바와 같이, 송신기들 사이로 라우팅될 수 있다.
[0034] 일 실시예에서, 각각의 저-임피던스 경로(320(1)-320(n), 322(1) 및 322(2))는 재배선 층(RDL)을 사용하여 구현될 수 있다. RDL은 통상적으로, 칩의 둘레 상에 로케이팅되는 I/O 콘택들(예컨대, 콘택 핀들 또는 패드들)과 칩의 둘레로부터 떨어져 로케이팅되는 I/O 콘택들(예컨대, 땜납 범프(solder bump) 콘택들) 사이에 신호 라우팅을 제공하기 위한 칩에 대해 사용된다. 이러한 실시예에서, RDL은, I/O 콘택들(예컨대, 콘택 핀들 또는 패드들)과 수신기들(115(1)-115(n) 및 117) 사이에 신호 라우팅을 제공하기 위해 사용된다.
[0035] 도 4는 저-임피던스 경로들(320(1)-320(n), 322(1) 및 322(2)) 중 임의의 하나를 구현하는데 사용될 수 있는 RDL(420)의 예를 도시한다. RDL(420)은, 비교적 큰 너비(예컨대, 대략 수 미크론(micron) 내지 수십 미크론)를 가질 수 있고, 구리, 알루미늄, 티타늄, 다른 도전성 물질, 또는 이들의 임의의 결합을 포함할 수 있다. RDL(420)은 칩(다이) 상의 제 1 패시베이션(passivation) 층(430) 위에 증착될 수 있고, 제 2 패시베이션 층(440)은 RDL(420) 위에 증착될 수 있다. 각각의 패시베이션 층은, 질화물, 산화물, 폴리이미드(polyimide), 다른 유전체 물질, 또는 이들의 임의의 결합을 포함할 수 있다.
[0036] RDL(420)은, 제 1 패시베이션 층(430)의 개구부를 통해 제 1 비아(via)(415)에 전기적으로 연결되는 제 1 부분(410)을 포함한다. RDL(420)의 제 1 부분(410)은 제 1 비아(415)에 직접적으로 연결될 수 있거나, 하나 또는 그 초과의 개재 금속 층들에 의해 제 1 비아(415)에 연결될 수 있다. 제 1 비아(415)는 RDL의 제 1 부분(410)을 칩의 제 1 금속 상호연결부(412)에 연결시킨다. 제 1 금속 상호연결부(412)는 송신기들(112(1)-112(n) 및 119)(도 4에 도시되지 않음) 중 하나에 연결될 수 있다. 제 1 금속 상호연결부(412)는, 칩의 상이한 층들에 대응하는 하나 또는 그 초과의 다른 개재 금속 상호연결부들(도시되지 않음)을 통해 송신기에 연결될 수 있다.
[0037] RDL(420)은 또한, 제 1 패시베이션 층(430)의 다른 개구부를 통해 제 2 비아(425)에 전기적으로 연결되는 제 2 부분(422)을 포함한다. RDL(420)의 제 2 부분(422)은 제 2 비아(425)에 직접적으로 연결될 수 있거나, 하나 또는 그 초과의 개재 금속 층들에 의해 제 2 비아(425)에 연결될 수 있다. 제 2 비아(425)는 RDL(420)의 제 2 부분(422)을 칩의 제 2 금속 상호연결부(427)에 연결시킨다. 제 2 금속 상호연결부(427)는 수신기들(115(1)-115(n) 및 117)(도 4에 도시되지 않음) 중 하나에 연결될 수 있다. 제 2 금속 상호연결부(427)는, 칩의 상이한 층들에 대응하는 하나 또는 그 초과의 다른 개재 금속 상호연결부들(도시되지 않음)을 통해 수신기에 연결될 수 있다. 제 1 및 제 2 금속 상호연결부들(412 및 427)은, 칩의 동일한 금속 층 또는 상이한 금속 층들로부터 형성될 수 있다.
[0038] 도 4에 도시된 예에서, 제 2 패시베이션 층(440)은 RDL(420)의 제 1 부분(410)을 노출시키는 개구부를 갖는다. 이것은, RDL(420)을 외부 DRAM에 연결시키기 위해 RDL(420)의 제 1 부분(410)에, 와이어(450) 또는 다른 타입의 도전체(예컨대, 범프)가 부착(bond)되게 한다. 와이어(450) 또는 다른 타입의 도전체는, RDL(420)의 제 1 부분(410)에 직접적으로 부착될 수 있거나, 하나 또는 그 초과의 개재 금속 층들을 통해 RDL(420)의 제 1 부분(410)에 부착될 수 있다. RDL(420)의 제 1 부분(410)은 칩의 둘레 상에 로케이팅될 수 있다.
[0039] 따라서, RDL(420)의 제 1 부분은 송신기들(112(1)-112(n) 및 119) 중 하나에 커플링되고, RDL(420)의 제 2 부분(422)은 수신기들(115(1)-115(n) 및 117) 중 하나에 커플링된다. 송신기 및 수신기는, 송신기 및 수신기를 DRAM에 커플링시키기 위한 I/O 콘택을 형성하는 RDL의 제 1 부분(410)에 대한 동일한 I/O 채널에 대응한다. RDL(420)의 제 1 및 제 2 부분들(410 및 422) 사이의, RDL(420)의 부분(455)은, I/O 콘택과 수신기 사이에 저-임피던스 경로를 형성한다.
[0040] 도 4는 RDL(420)의 측면 뷰를 도시한다. 상단 뷰로부터, 저-임피던스 경로를 형성하는 RDL(420)의 부분(455)은, I/O 콘택과 수신기 사이에 상이한 경로들을 정의하기 위해, 상이한 형상들로 패터닝될 수 있다는 것이 인식될 것이다. RDL(420)은 칩의 금속 상호연결 층들 위에 배치될 수 있고, 그에 따라, 칩의 금속 상호연결 층들에 걸쳐 라우팅됨으로써, RDL(420)을 라우팅함에 있어 더 큰 유연성을 제공된다. RDL(420)은 I/O 콘택과 수신기 사이에서 신호들을 라우팅하기 위한 400 μm 또는 그 초과의 길이를 가질 수 있다.
[0041] 제 2 패시베이션(440)에서의 개구부는 도 4에 도시된 위치로 제한되지 않으며, RDL(420)의 상이한 부분을 노출시키도록 RDL(420)을 따라 상이한 위치로 이동될 수 있다는 것이 인식될 것이다. 이와 같이, RDL(420)의 노출된 부분 및 그에 따른 I/O 콘택을 형성하는 RDL(420)의 부분은 도 4에 도시된 예들과 상이할 수 있다.
[0042] 도 5는 본 개시내용의 실시예에 따른 외부 DRAM(505)에 커플링되는 메모리 인터페이스(305)의 예를 도시한다. 메모리 인터페이스(305) 및 DRAM(505)은 복수의 양-방향 I/O 채널들(507(1)-507(n), 514(1), 및 514(2))을 통해 통신한다. 각각의 I/O 채널은, 보드 상의 도전성 트레이스, 와이어, 송신 라인, 또는 이들의 결합을 포함할 수 있다. 각각의 송신기(112(1)-112(n)) 및 수신기(115(1)-115(n)) 쌍은, 칩의 둘레 상에 로케이팅될 수 있는 개별적인 I/O 콘택(예컨대, 콘택 핀 또는 패드)(520(1)-520(n))을 통해 개별적인 I/O 채널에 커플링된다. 스트로브 송신기(119) 및 스트로브 수신기(117)는 개별적인 I/O 콘택들(522(1) 및 522(2))을 통해 I/O 채널들(514(1) 및 514(2))에 커플링될 수 있다.
[0043] DRAM(505)은 각각의 I/O 채널(507(1)-507(n))에 대해 송신기(512(1)-512(n)) 및 수신기(515(1)-515(n))를 포함한다. 각각의 송신기(512(1)-512(n)) 및 수신기(515(1)-515(n)) 쌍은, DRAM 칩의 둘레 상에 로케이팅될 수 있는 개별적인 I/O 콘택(예컨대, 콘택 핀 또는 패드)(525(1)-525(n))을 통해 개별적인 I/O 채널(507(1)-507(n))에 커플링된다. 각각의 I/O 채널(507(1)-507(n))에 대한 송신기(512(1)-512(n)) 및 수신기(515(1)-515(n)) 쌍은, DRAM(505)이 개별적인 I/O 채널을 통해 메모리 인터페이스(305)에 데이터를 송신하고 그로부터 데이터를 수신하게 한다.
[0044] DRAM(505)은 또한, 메모리 인터페이스(305)에 차동 데이터 스트로브 신호(DQS 및 DQS_B)를 송신하기 위한 데이터 스트로브 송신기(519) 및 메모리 인터페이스(305)로부터 차동 데이터 신호(DQS 및 DQS_B)를 수신하기 위한 데이터 스트로브 수신기(517)를 포함한다. 스트로브 송신기(519) 및 스트로브 수신기(517)는 I/O 콘택들(527(1)-527(2))을 통해 I/O 채널들(514(1)-514(2))에 커플링된다. DRAM(505)의 송신기들(512(1)-512(n))이 I/O 채널들(507(1)-507(n))을 통해 메모리 인터페이스(305)에 데이터 신호들(예컨대, 판독 데이터)을 송신하는 경우, 스트로브 송신기(519)는, 데이터 신호들의 트랜지션들과 정렬되는 스트로브 신호의 엣지들을 갖는 차동 데이터 스트로브 신호(DQS 및 DQS_B)를 송신한다. 수신기들(515(1)-515(n))이 메모리 인터페이스(305)로부터 데이터 신호들(예컨대, 기입 데이터)을 수신하는 경우, 스트로브 수신기(517)는 메모리 인터페이스(305)로부터 차동 데이터 스트로브 신호(DQS 및 DQS_B)를 수신한다.
[0045] 따라서, I/O 채널들(507(1)-507(n), 514(1) 및 514(2))은 메모리 인터페이스(305)와 DRAM(505) 사이의 양-방향 통신을 위해 사용될 수 있다. 기입 동작들 동안, 메모리 인터페이스(305)의 송신기들(112(1)-112(n))은 데이터 신호들(예컨대, 기입 데이터)로 I/O 채널들(507(1)-507(n))을 드라이빙한다. DRAM(505)의 수신기들(515(1)-515(n))은 I/O 채널들(507(1)-507(n))로부터 데이터 신호들을 수신하고, 수신된 데이터 신호들을 DRAM(505) 내의 데이터-캡쳐 디바이스들(도시되지 않음)에 출력한다. 스트로브 송신기(119)는 데이터 신호들의 트랜지션들 사이에 중심이 놓이는 데이터 스트로브 신호의 엣지들을 갖는 차동 스트로브 신호를 송신한다. DRAM(505)의 스트로브 수신기(517)는, I/O 채널들(514(1)-514(2))로부터 스트로브 신호를 수신하며, 메모리 인터페이스(305)로부터 수신되는 데이터 신호들로부터 데이터를 캡쳐하기 위해 DRAM(505)의 데이터-캡쳐 디바이스들(예컨대, 플립-플롭)에 수신된 스트로브 신호를 입력한다.
[0046] 판독 동작들 동안, DRAM(505)의 송신기들(515(1)-515(n))은 데이터 신호들(예컨대, 판독 데이터)로 I/O 채널들(507(1)-507(n))을 드라이빙한다. 메모리 인터페이스(305)의 수신기들(115(1)-115(n))은, 저-임피던스 경로들(320(1)-320(n))을 통해 I/O 채널들(507(1)-507(n))로부터 데이터 신호들을 수신하고, 수신된 데이터 신호들을 데이터-캡쳐 디바이스들(130(1)-130(n))(예컨대, 플립-플롭들)에 출력한다. DRAM(505)의 스트로브 송신기(519)는, 데이터 신호의 트랜지션들과 정렬되는 스트로브 신호의 엣지들을 갖는 차동 데이터 스트로브 신호(DQS 및 DQS_B)를 송신한다. 메모리 인터페이스(305)의 스트로브 수신기(117)는, 저-임피던스 경로들(322(1)-322(2))을 통해 I/O 채널들(514(1)-514(2))로부터 스트로브 신호를 수신한다. 지연 엘리먼트(135)는, 수신되는 스트로브 신호를 1/4 주기(T/4)만큼 지연시키고, 지연된 스트로브 신호를, 수신되는 데이터 신호들을 그 지연된 스트로브 신호의 상승 및 하강 엣지들 상에서 캡쳐하는 데이터-캡쳐 디바이스들(130(1)-130(n))에 출력한다.
[0047] 따라서, 판독 동작들 동안, 메모리 인터페이스(305)의 저-임피던스 경로들(320(1)-320(n))은 외부 DRAM(505)의 송신기들(512(1)-512(n))에 의해 드라이빙된다. 대조적으로, 도 1에서의 데이터 지연 경로들(120(1)-120(n))은 메모리 인터페이스(305)의 수신기들(115(1)-115(n))에 의해 드라이빙된다. DRAM(505)의 송신기들(512(1)-512(n))은, 수신기들(115(1)-115(n))보다 훨씬 더 낮은 출력 임피던스 및 훨씬 더 높은 드라이빙 강도를 가질 수 있다. 예를 들어, 송신기들(512(1)-512(n)) 각각은 100 Ω 미만(예컨대, 30 내지 50 Ω)의 출력 임피던스를 가질 수 있지만, 수신기들(115(1)-115(n)) 각각은 수천 옴의 높은 출력 임피던스를 가질 수 있다.
[0048] 결과적으로, 저-임피던스 경로들(320(1)-320(n))을 통한 신호 전파는 데이터 지연 경로들(120(1)-120(n))을 통한 신호 전파보다 더 고속이다. 더 고속의 신호 전파는, 도 1에서의 지연 경로들(120(1)-120(n))과 비교할 경우, 저-임피던스 경로들(320(1)-320(n)) 간의 주어진 양의 트레이스 미스매치에 대해 훨씬 더 작은 스큐를 초래한다. 따라서, 저-임피던스 경로들(320(1)-320(n))의 길이들에서의 미스매치는, 데이터 지연 경로들(120(1)-120(n))과 비교할 경우, 수신되는 데이터 신호들 간에 훨씬 더 적은 스큐를 유발한다.
[0049] 또한, 메모리 인터페이스(305)의 저-임피던스 경로들(322(1)-322(2))은, 외부 DRAM(505)의 스트로브 송신기(519)에 의해 드라이빙된다. 대조적으로, 도 1에서의 클록 트리(140)는 메모리 인터페이스(305)의 스트로브 수신기(117)에 의해 드라이빙된다. DRAM(505)의 송신기(519)는, 메모리 인터페이스(305)의 수신기(117)보다 훨씬 더 낮은 출력 임피던스 및 훨씬 더 높은 드라이빙 강도를 가질 수 있다. 예를 들어, 스트로브 송신기(519)는 100 Ω 미만(예컨대, 30 내지 50 Ω)의 출력 임피던스를 가질 수 있지만, 스트로브 수신기(117)는 수천 옴의 높은 출력 임피던스를 가질 수 있다.
[0050] 결과적으로, 저-임피던스 경로들(322(1)-322(2))을 통한 신호 전파는 클록 트리(140)를 통한 신호 전파보다 더 고속이다. 더 고속의 신호 전파는, 저-임피던스 경로들(320(1)-320(n), 322(1), 및 322(2)) 간의 주어진 양의 트레이스 미스매치에 대해 훨씬 더 작은 스큐를 초래한다. 따라서, 저-임피던스 경로들(320(1)-320(n), 322(1), 및 322(2))의 길이들에서의 임의의 미스매치는, 수신되는 데이터 신호들과 데이터 스트로브 신호 사이에서 훨씬 더 적은 스큐를 유발한다.
[0051] 각각의 저-임피던스 경로(320(1)-320(n))의 저항이 작기 때문에, 각각의 저-임피던스 경로(320(1)-320(n))에 걸친 지연은 작다. 각각의 송신기들(512(1)-512(n))에 대해, 송신기(512(1)-512(n))로부터 개별적인 수신기(115(1)-115(n))로의 전체 경로에 걸친 지연은 저항-커패시턴스(RC) 곱에 비례한다. 각각의 경로에 대해, R은, 개별적인 송신기(512(1)-512(n))의 임피던스, 개별적인 채널(507(1)-507(n))(예컨대, 인쇄 회로 보드(PCB) 트레이스)의 저항, 및 개별적인 저-임피던스 라인(320(1)-320(n))의 저항을 포함하고, C는, 개별적인 채널(507(1)-507(n))(예컨대, 인쇄 회로 보드(PCB) 트레이스)의 커패시턴스, 개별적인 저-임피던스 경로(320(1)-320(n))의 커패시턴스, 및 개별적인 수신기(115(1)-115(n))의 커패시턴스를 포함한다. 실제의 시스템들에서, 각각의 경로에 대한 R은 개별적인 송신기(512(1)-512(n))의 임피던스에 의해 주도(dominate)되고, 각각의 경로에 대한 C는 개별적인 채널(507(1)-507(n))(예컨대, PCB 트레이스)의 커패시턴스에 의해 주도된다. 따라서, 저-임피던스 경로들(320(1)-320(n))의 저항들 및 커패시턴스들에서의 미스매치들은 시스템 타이밍에 눈에 띄는 영향을 미치지 않으며, 결과적으로, 본 개시내용의 실시예들에 따른 수신기 아키텍쳐는, 도 1에서의 수신기 아키텍쳐와 비교할 경우, 라인 길이 매칭에 대해 상당히 감소된 요건들을 갖는다.
[0052] 본 개시내용의 실시예들은 위의 예들에서 주어진 수치적 범위들로 제한되지 않는다는 것이 인식될 것이다. 예를 들면, 송신기들(112(1)-112(n) 및 119)의 폭은 1 mm 내지 2 mm의 범위로 제한되지 않으며, 수신기들(115(1)-115(n) 및 117)의 폭은 200 μm 또는 그 미만의 폭으로 제한되지 않는다. 이들 범위들은 제조 기술에서의 진보들에 따라 축소될 수 있고, 송신기들(112(1)-112(n) 및 119)의 폭 및 수신기들(115(1)-115(n) 및 117)의 폭은 동일한 레이트 또는 상이한 레이트들로 축소될 수 있다는 것이 인식될 것이다. 예를 들어, 트랜지스터들의 치수들이 I/O 콘택들(예컨대, 콘택 핀들 또는 패드들)의 치수들보다 더 빠른 레이트로 축소되면, 수신기들(115(1)-115(n) 및 117)의 폭은 송신기들(112(1)-112(n) 및 119)의 폭에 비해 훨씬 더 감소될 수 있다. 일반적으로, 본 개시내용의 일 실시예에서, 송신기들(112(1)-112(n) 및 119)의 폭은 수신기들(115(1)-115(n) 및 117)의 폭보다 적어도 5배 더 길다.
[0053] 도 6은 본 개시내용의 일 실시예에 따라 데이터를 전달하기 위한 방법(600)의 흐름도이다. 방법(600)은, 메모리 인터페이스(305)와 DRAM(505) 사이에서 데이터를 전달하기 위한 메모리 인터페이스(305)에 의해 수행될 수 있다.
[0054] 단계(610)에서, 복수의 송신기들을 사용하여 복수의 I/O 채널들을 통해 메모리 디바이스에 데이터가 송신된다. 예를 들어, 데이터(예컨대, 기입 데이터)는, 복수의 I/O 채널들(예컨대, I/O 채널들(507(1)-507(n)))을 통해 복수의 송신기들(예컨대, 송신기들(112(1)-112(n)))로부터 메모리 디바이스(예컨대, DRAM(505))로 송신될 수 있다.
[0055] 단계(620)에서, 복수의 수신기들을 사용하여 복수의 I/O 채널들을 통해 메모리 디바이스로부터 데이터가 수신되며, 여기서, 복수의 I/O 채널들 각각은 복수의 송신기들 중 개별적인 송신기 및 복수의 수신기들 중 개별적인 수신기에 커플링되고, 복수의 수신기들은, 복수의 송신기들로부터 떨어져 로케이팅되는 수신기 서브시스템으로 함께 그룹화된다. 예를 들어, 데이터(예컨대, 판독 데이터)는, 복수의 수신기들(예컨대, 수신기들(115(1)-115(n)))에 의해 메모리 디바이스(예컨대, DRAM(505))로부터 수신될 수 있다. 수신기들(예컨대, 수신기들(115(1)-115(n)))의 입력들은, 데이터를 반송하는 데이터 신호들로 메모리 디바이스(예컨대, DRAM(505))의 송신기들(예컨대, 송신기들(512(1)-512(n)))에 의해 드라이빙될 수 있다.
[0056] 본 개시내용의 이전 설명은 임의의 당업자로 하여금 본 개시내용을 사용 또는 실시할 수 있도록 제공된다. 본 개시내용에 대한 다양한 변형들은 당업자들에게 용이하게 명백할 것이며, 본원에 정의된 일반적인 원리들은 본 개시내용의 사상 또는 범위를 벗어나지 않으면서 다른 변경들에 적용될 수 있다. 예를 들어, 본 개시내용의 실시예들이 DRAM의 예를 사용하여 위에서 논의되었지만, 본 개시내용의 실시예들은 이러한 예로 제한되지 않으며 다른 타입들의 메모리 디바이스들에 대해 사용될 수 있다는 것이 인식될 것이다. 따라서, 본 개시내용은 본원에 설명된 예들로 제한되도록 의도되지 않으며, 본원에 개시된 원리들 및 신규한 특성들에 일치하는 가장 넓은 범위를 부여하려는 것이다.

Claims (20)

  1. 메모리 인터페이스로서,
    복수의 송신기들 ― 상기 복수의 송신기들 각각은, 복수의 I/O 채널들 중 개별적인 채널을 통해 메모리 디바이스에 데이터를 송신하도록 구성됨 ―;
    복수의 수신기들 ― 상기 복수의 수신기들 각각은, 상기 복수의 송신기들 중 개별적인 송신기에 커플링되고, 상기 복수의 I/O 채널들 중 개별적인 채널을 통해 상기 메모리 디바이스로부터 데이터를 수신하도록 구성됨 ―; 및
    상기 복수의 수신기들에 매우 근접하게 로케이팅(locating)되는 복수의 플립-플롭(flip-flop)들을 포함하며,
    상기 플립-플롭들 각각은 상기 복수의 수신기들 중 개별적인 수신기의 출력으로부터 데이터를 캡쳐하도록 구성되고,
    상기 복수의 수신기들 및 상기 복수의 플립-플롭들 전부는, 상기 복수의 송신기들로부터 떨어져 로케이팅되는 수신기 서브시스템으로 함께 그룹화되고,
    상기 복수의 송신기들은 제 1 거리에 걸쳐 있고(span), 상기 수신기 서브시스템은 제 2 거리에 걸쳐 있으며, 상기 제 1 거리는 상기 제 2 거리보다 적어도 5배 더 긴, 메모리 인터페이스.
  2. 제 1 항에 있어서,
    상기 복수의 수신기들은 200 μm 또는 그 미만의 거리에 걸쳐 있는, 메모리 인터페이스.
  3. 제 2 항에 있어서,
    상기 복수의 송신기들은 적어도 1 mm의 거리에 걸쳐 있는, 메모리 인터페이스.
  4. 제 1 항에 있어서,
    복수의 저-임피던스 경로들을 더 포함하며,
    상기 저-임피던스 경로들 각각은, 상기 복수의 수신기들 중 하나를 상기 복수의 I/O 채널들 중 개별적인 채널에 커플링시키도록 구성되는, 메모리 인터페이스.
  5. 제 4 항에 있어서,
    상기 저-임피던스 경로들 각각은, 상기 메모리 디바이스의 복수의 송신기들 중 개별적인 송신기에 의해 드라이빙(driving)되도록 구성되고,
    상기 메모리 인터페이스 및 상기 메모리 디바이스는 상이한 칩들 상에 로케이팅되는, 메모리 인터페이스.
  6. 제 5 항에 있어서,
    상기 송신기들 각각은 100 옴 또는 그 미만의 임피던스를 갖는, 메모리 인터페이스.
  7. 제 5 항에 있어서,
    상기 메모리 인터페이스의 상기 복수의 송신기들 각각은, 상기 메모리 디바이스의 복수의 수신기들 중 개별적인 수신기를 드라이빙하도록 구성되는, 메모리 인터페이스.
  8. 제 4 항에 있어서,
    상기 저-임피던스 경로들 각각은 칩의 재배선 층(RDL; redistribution layer)을 사용하여 구현되는, 메모리 인터페이스.
  9. 제 1 항에 있어서,
    상기 메모리 디바이스로부터 데이터 스트로브(strobe) 신호를 수신하도록 구성되는 스트로브 수신기; 및
    수신된 데이터 스트로브 신호를 지연시키도록 구성되는 지연 디바이스를 더 포함하며,
    상기 복수의 플립-플롭들 각각은, 지연된 데이터 스트로브 신호를 사용하여 상기 복수의 수신기들 중 개별적인 수신기의 출력으로부터 데이터를 캡쳐하도록 구성되는, 메모리 인터페이스.
  10. 제 1 항에 있어서,
    상기 메모리 디바이스로부터 데이터 스트로브 신호를 수신하도록 구성되는 스트로브 수신기; 및
    수신된 데이터 스트로브 신호를 지연시키도록 구성되는 지연 디바이스를 더 포함하며,
    상기 복수의 플립-플롭들 각각은, 지연된 데이터 스트로브 신호를 사용하여 상기 복수의 수신기들 중 개별적인 수신기의 출력으로부터 데이터를 캡쳐하도록 구성되고,
    상기 복수의 송신기들 각각은 데이터로 상기 복수의 I/O 채널들 중 개별적인 채널을 드라이빙하도록 구성되는, 메모리 인터페이스.
  11. 데이터를 전달하기 위한 방법으로서,
    복수의 송신기들을 사용하여 복수의 I/O 채널들을 통해 메모리 디바이스에 데이터를 송신하는 단계;
    복수의 수신기들을 사용하여 상기 복수의 I/O 채널들을 통해 상기 메모리 디바이스로부터 데이터를 수신하는 단계 ― 상기 복수의 I/O 채널들 각각은, 상기 복수의 송신기들 중 개별적인 송신기 및 상기 복수의 수신기들 중 개별적인 수신기에 커플링됨 ―; 및
    상기 복수의 수신기들에 매우 근접하게 로케이팅되는 복수의 플립-플롭들을 사용하여 상기 복수의 수신기들의 출력들로부터 데이터를 캡쳐하는 단계를 포함하며,
    상기 복수의 수신기들 및 상기 복수의 플립-플롭들 전부는, 상기 복수의 송신기들로부터 떨어져 로케이팅되는 수신기 서브시스템으로 함께 그룹화되고,
    상기 복수의 송신기들은 제 1 거리에 걸쳐 있고, 상기 수신기 서브시스템은 제 2 거리에 걸쳐 있으며, 상기 제 1 거리는 상기 제 2 거리보다 적어도 5배 더 긴, 데이터를 전달하기 위한 방법.
  12. 제 11 항에 있어서,
    상기 복수의 I/O 채널들을 통해 상기 메모리 디바이스로부터 데이터를 수신하는 단계는, 복수의 I/O 콘택(contact)들과 상기 복수의 수신기들 사이에 커플링되는 복수의 저-임피던스 경로들을 통해 상기 데이터를 수신하는 단계를 포함하며,
    상기 복수의 I/O 콘택들은 상기 복수의 I/O 채널들에 커플링되고,
    상기 복수의 I/O 콘택들 및 상기 복수의 수신기들은 동일한 칩 상에 로케이팅되는, 데이터를 전달하기 위한 방법.
  13. 제 12 항에 있어서,
    상기 저-임피던스 경로들 각각은 상기 메모리 디바이스의 복수의 송신기들 중 개별적인 송신기에 의해 드라이빙되는, 데이터를 전달하기 위한 방법.
  14. 제 12 항에 있어서,
    상기 저-임피던스 경로들 각각은 상기 칩의 재배선 층(RDL)을 사용하여 구현되는, 데이터를 전달하기 위한 방법.
  15. 제 11 항에 있어서,
    상기 데이터를 캡쳐하는 단계 이전에,
    상기 메모리 디바이스로부터 데이터 스트로브 신호를 수신하는 단계; 및
    수신된 데이터 스트로브 신호를 지연시키는 단계
    를 더 포함하고,
    상기 데이터를 캡쳐하는 단계는, 상기 복수의 플립-플롭들 및 지연된 데이터 스트로브 신호를 사용하여 상기 복수의 수신기들의 출력들로부터 데이터를 캡쳐하는 단계를 포함하는,
    데이터를 전달하기 위한 방법.
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