KR20090087547A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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송희웅
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Abstract

반도체 메모리 장치를 개시한다. 개시된 본 발명의 반도체 메모리 장치는, 데이터 신호를 송수신하며 일렬로 배치되되 이분화되어 그룹핑된 복수의 데이터 입출력 패드, 외부로부터 어드레스 또는 커맨드를 인가받으며, 상기 그룹핑된 데이터 입출력 패드의 일측과 인접하여 일렬로 배치되는 일군(一群)의 어드레스 또는 커맨드 패드 및 이분화된 상기 데이터 입출력 패드 사이에 개재되어 외부 클럭 핀으로부터 클럭 신호를 인가받는 제 1 클럭 패드 및 상기 데이터 입출력 패드의 상기 일측과 일군의 상기 어드레스 또는 커맨드 패드 일측 사이에 개재되어 상기 외부 클럭 핀으로부터 클럭 신호를 인가받는 제 2 클럭 패드를 포함한다.
패드, 클럭, 스큐, DLL

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 구체적으로는 클럭 패드가 배치된 반도체 메모리 장치에 관한 것이다.
일반적으로 동기식 메모리란 클럭에 동기시켜 동작하는 메모리를 의미한다. 한편, DDR(Double Data Rate)과 같은 고속 동기식 메모리에서는 외부 클럭에 데이터가 적절히 동기되도록 클럭을 지연 및 고정시키는 DLL(Delay Locked Loop) 회로를 이용한다. 전술한 바와 같이, 동기식 메모리에서 클럭은 모든 신호들을 동기시키는 기준이 되는 신호로서 중요하며, 특히, 데이터의 입출력시 DLL회로부를 경유한 클럭과 데이터를 동기시키는 것이 중요하다.
반도체 메모리 장치는 외부의 신호를 인가할 수 있는 외부 연결 단자(핀, 니들, 혹은 솔더링볼)로부터 회로부가 탑재되어 있는 칩내에 구비된 칩 패드가 서로 연결됨으로써, 외부 신호를 인가받거나 칩으로부터 외부로 데이터를 전송할 수 있다. 이 경우, DLL 회로부는 칩 중앙에 배치하고, 칩의 가장자리이며DLL 회로부의 하측(또는 상측)에 클럭 패드를 구비하여 클럭에 의한 신호들의 중계를 관장한다. 하지만, 데이터 입출력 핀들의 물리적 위치에 따라 DLL회로부를 경유한 클럭 신호 들 사이에 스큐가 발생할 수 있다. 또한, DLL 회로부로부터 데이터 입출력 핀까지 경유되는 회로부들(클럭 버퍼등)의 로딩에 의해 각각의 데이터 입출력핀 사이에 신호의 스큐가 발생할 수 있다. 따라서, 스큐의 발생을 최소화하며 데이터 입출력 핀에 클럭 신호를 전송하는 것이 중요하게 대두된다.
본 발명의 기술적 과제는 클럭의 스큐를 줄이도록 클럭 패드가 배치된 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 데이터 신호를 송수신하며 일렬로 배치되되 이분화되어 그룹핑된 복수의 데이터 입출력 패드, 외부로부터 어드레스 또는 커맨드를 인가받으며, 상기 그룹핑된 데이터 입출력 패드의 일측과 인접하여 일렬로 배치되는 일군(一群)의 어드레스 또는 커맨드 패드 및 이분화된 상기 데이터 입출력 패드 사이에 개재되어 외부 클럭 핀으로부터 클럭 신호를 인가받는 제 1 클럭 패드 및 상기 데이터 입출력 패드의 상기 일측과 일군의 상기 어드레스 또는 커맨드 패드 일측 사이에 개재되어 상기 외부 클럭 핀으로부터 클럭 신호를 인가받는 제 2 클럭 패드를 포함한다.
발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 데이터 신호를 송수신하며 일렬로 배치되되 이분화되어 그룹핑된 복수의 데이터 입출력 패드, 외부로부터 어드레스 또는 커맨드를 인가받으며, 상기 그룹핑된 데이터 입출력 패드의 일측과 인접하여 일렬로 배치되는 일군(一群)의 어드레스 또는 커맨드 패드 및 이분화된 상기 데이터 입출력 패드 사이에 개재되어 제 1외부 클럭 핀으로부터 클럭 신호를 인가받는 제 1 클럭 패드 및 상기 데 이터 입출력 패드의 상기 일측과 일군의 상기 어드레스 또는 커맨드 패드 일측 사이에 개재되어 제 2 외부 클럭 핀으로부터 클럭 신호를 인가받는 제 2 클럭 패드를 포함한다.
본 발명의 일 실시예에 따르면 데이터 입출력 패드 그룹의 이분화된 중앙 위치에 클럭 패드를 배치시킨다. 또한, 클럭 패드 상부 중앙에 DLL 회로부를 배치시킴으로써 DLL 회로부로부터 각 데이터 입출력 패드와의 결선 경로를 단축하고, 신호의 비대칭 현상을 감소시킬 수 있다. 따라서, 데이터 입출력 패드의 신호 스큐 현상을 감소시키며 안정적으로 반도체 메모리 장치를 동작시킬 수 있다.
이하에서는 본 발명의 일 실시예에 따른 반도체 메모리 장치에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 클럭 패드가 배치된 반도체 메모리 장치(1)의 탑뷰(top-view)이다.
도 1을 참조하면, 반도체 메모리 장치(1)는 회로 기판(10), 외부 연결 단자(20), 및 칩(100; chip)을 포함한다.
우선, 회로 기판(10)위에 칩(100)이 장착되고, 회로 기판(10)의 길이로 연장되는 방향으로 상측, 하측에 배열된 외부 연결 단자(20)가 구비된다. 여기서, 회로 기판(10)은 금속 패턴이 형성된 인쇄 회로 기판(Printed Circuit Board; PCB)일 수 있다.
외부 연결 단자(20)는 외부에서 신호를 인가할 수 있는 금속 물질로 형성된 단자로서, 외부 신호 인가 단자와 탐촉할 수 있는 핀(pin), 니들(niddle) 또는 솔더링볼(soldering ball)일 수 있다. 여기서는 형태에는 제한을 두지 않으며, 다만 외부로부터 신호를 인가받을 수 있는 단자이면 가능한 것으로 예시한다.
칩(100)은 회로부(예컨대, 클럭 버퍼부(110), DLL 회로부(120), 입력 버퍼부(130)) 및 다수의 칩 패드(데이터 입출력 패드(GRI), 어드레스 또는 커맨드 패드(GRⅡ), 기타 패드(GRⅢ))들을 포함한다. 칩(10)은 회로 기판(10)과 열전도성 접착제에 의해 장착될 수 있다. 칩(100)의 칩 패드(데이터 입출력 패드(GRI), 어드레스 또는 커맨드 패드(GRⅡ), 기타 패드(GRⅢ))와 외부 연결 단자(20)는 와이어 본딩(wire bonding)을 이용하여 전기적으로 연결될 수 있다. 이때 와이어는 전도성을 높인 금 도금된 물질일 수 있다.
보다 구체적으로 칩 패드(데이터 입출력 패드(GRI), 어드레스 또는 커맨드 패드(GRⅡ), 기타 패드(GRⅢ)들을 설명하기로 한다.
일군(一群)의 데이터 입출력 패드(GRI)가 데이터 신호를 송수신하도록 칩(100)의 길이 연장 방향의 가장자리 일측에 일렬로 배치된다. 이때, 데이터 입출력 패드(GRI)는 두 그룹으로 이분화(二分化)되어 배치된다. 데이터 입출력 패드(GRI)는 소정의 외부 연결 단자(20)로부터 데이터를 수신하거나 칩(100)으로부터의 데이터를 외부로 송신한다.
어드레스 또는 커맨드 패드(GRⅡ)는 데이터 입출력 패드(GRI)의 일측과 인접하여 일렬로 배치되어, 외부로부터 어드레스 또는 커맨드를 인가받는다.
여기서, 어드레스 패드 또는 커맨드 패드를 별도로 구분하지 않는 것은 DLL회로부(120)를 경유한 클럭을 인가받지 않는 패드 그룹이면 가능하기 때문이다. 이에 따라 어드레스 또는 커맨드외의 다른 패드들도 어드레스 또는 커맨드 패드(GRⅡ)에 포함되는 것으로 간주할 수 있다.
이와 마찬가지로, 기타 패드(GRⅢ)는 데이터 입출력 패드(GRI)와 대향되어 칩(100)의 상측에 배치되는 패드로서 예시한다. 기타 패드(GRⅢ)는 어드레스 패드, 커맨드 패드 또는 기타 컨트롤 신호 패드일 수 있다.
한편, 제 1 클럭 패드(CK, CKB; CI)는 두 그룹으로 이분화된 데이터 입출력 패드(GRI) 위치에 개재되어 외부 클럭 핀(30)으로부터 클럭 신호를 인가받는다. 또한, 제 2 클럭 패드(CⅡ)는 어드레스 또는 커맨드 패드(GRⅡ) 일측과 어드레스 또는 커맨드 패드(GRII)에 인접한 데이터 입출력 패드(GRI)의 일측 사이에 개재되어 외부 클럭핀(30)으로부터 클럭 신호를 인가받는다. 즉, 동일한 외부 클럭 핀(30)의 신호가 제 1 및 제 2 클럭 패드(CI, CⅡ)에 전달된다.
DLL 회로부(120)는 제 1 클럭 패드(CI)의 상부 중앙에 배치되어, 제 1 클럭 패드(CI)로부터의 클럭 신호를 수신하여 지연 및 고정시킨다. 이 경우, 제 1 클럭 패드(CI)의 상부 중앙에 배치된 DLL 회로부(120)는 제 1 클럭 패드(CI)로부터의 신호 전송 경로(path)가 단축되고, 이에 따라 클럭 신호 전송 경로의 RC 딜레이를 감소시킬 수 있다.
클럭 버퍼부(110)는 DLL 회로부(120)를 경유하여 출력되는 지연 고정된 클럭 신호를 버퍼링한다. 그리하여, 클럭 버퍼부(110)는 클럭 신호를 버퍼링하는 버퍼 및 데이터 입출력 패드(GRI)와 결선되는 연결 라인(interconnection line; 미도시)을 포함할 수 있다. 동기식 메모리 장치의 동작을 지원하도록 클럭 신호는 모든 데이터 입출력 패드(GRI)에 전송되도록, 클럭 버퍼부(110)를 경유한 클럭 신호는 구동 능력이 큰 신호일 수 있다. 이러한 클럭 신호는 데이터 입출력 패드(GRI)와 결선된 연결 라인(미도시)을 통하여 모든 데이터 입출력 패드(GRI)에 전달될 수 있다.
종래에는 한쌍의 클럭 패드(CK, CKB)가 구비되고, 이를 통하여 데이터 입출력 패드 및 어드레스/커맨드 패드에 클럭 신호를 전송하였다. 이러한 클럭 패드 상측에 DLL 회로부가 구비되어 이를 통해 클럭 신호를 모든 데이터 입출력 패드에 전달시, 데이터 입출력 패드의 위치에 따라, 또는 DLL 회로부로부터 인가받은 클럭 신호를 중계하는 회로부들의 로딩에 의해 스큐가 발생할 수 있었다.
하지만, 본 발명의 일 실시예에 따르면, 데이터 입출력 패드(GRI)가 이분화된 위치에 제 1 클럭 패드(CI)가 배치되고, 이러한 제 1 클럭 패드(CI)의 상부 중앙에 DLL 회로부(120)가 배치됨으로써 외부로부터 인가되는 클럭의 전송 경로를 단축시킬 수 있다. 다시 말하면, DLL 회로부(120)가 이분화되어 그룹핑된 복수의 데이터 입출력 패드(GRI)의 중앙에 배치됨으로써, DLL 회로부(120)로부터 결선 구조에 따른 신호의 비대칭 현상을 감소시킬 수 있다. 다시 말하면, 종래에는 DLL 회로부(120)로부터 최장 거리에 위치한 데이터 입출력 패드(GRI)와 최단측 거리에 위치한 데이터 입출력 패드(GRI)의 물리적 위치에 따른 신호의 비대칭 현상으로 스큐 차이가 컸다. 그러나, 본 발명의 일 실시예에 따르면 이러한 신호의 비대칭 현상을 감소시키도록 이분화된 데이터 입출력 패드(GRI)의 중앙에 제 1 클럭 패드(CK, CKB)를 구비하고, 제 1 클럭 패드(CI)의 상측에 DLL 회로부(120)를 구비한다. 그리하여, DLL 회로부(120)로부터 데이터 입출력 패드(GRI)에 전달되는 클럭 신호의 스큐 현상을 감소시킬 수 있다. 즉, 제 1 클럭 패드(CI)는 데이터 입출력 패드(GRI)용으로 이용할 수 있다.
따라서, 제 2 클럭 패드(CⅡ)는 어드레스 또는 커맨드 패드(GRⅡ)용 클럭 패드일 수 있다.
즉, 동일한 외부 클럭 핀(30)으로부터 제 1 및 제 2 클럭 패드(CI, CII)에 클럭 신호가 인가되나, 제 1 및 제 2 클럭 패드(CI, CⅡ)의 위치에 따라 데이터 입출력 패드(GRI)용과 어드레스 또는 커맨드 패드(GRⅡ)용으로 이용할 수 있다. 그리하여, 어드레스 또는 커맨드 패드(GRⅡ)로부터, 도시하지 않았으나 어드레스 또는 커맨드 회로부를 경유하여 입력 버퍼부(130)를 통해 어드레스 또는 커맨드 신호가 인가될 수 있다. 이 경우, 동기식 메모리 장치의 동작을 지원하도록 제 2 클럭 패드(CⅡ)의 클럭 신호에 동기하여 어드레스 또는 커맨드 신호를 수신할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 클럭 패드가 배치된 반도체 메모리 장치(1)의 탑뷰이다.
도 1과 중복되는 설명은 생략하기로 하며 도 1과 다른 점만 자세히 상술하기로 한다.
도 2를 참조하면, 제 1 클럭 패드(CI)에 대응되는 제 1 외부 클럭핀(31)이 구비되고, 제 2 클럭 패드(CII)에 대응되는 제 2 외부 클럭 핀(32)이 구비된다.
즉, 각각의 제 1 및 제 2 클럭 패드(CI, CII)에 직접 대응되도록 추가의 외부 핀을 클럭 핀으로 할당하여 신호 전송 경로를 단축시킬 수 있다. 이로써, 결선 구조에 따른 신호의 비대칭을 보다 감소시킴과 동시에 고속화 동작을 도모할 수 있다.
이와 같이, 본 발명의 일 실시예에 따르면 데이터 입출력 패드 그룹의 이분화된 중앙 위치에 클럭 패드를 배치시킨다. 또한, 클럭 패드 상부 중앙에 DLL 회로부를 배치시킴으로써 DLL 회로부로부터 각 데이터 입출력 패드와의 결선 경로를 단축하고, 신호의 비대칭 현상을 감소시킬 수 있다. 따라서, 데이터 입출력 패드의 신호 스큐 현상을 감소시키며 안정적으로 반도체 메모리 장치를 동작시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시괼 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 클럭 패드가 배치된 반도체 메모리 장치의 탑뷰(top view),
도 2는 본 발명의 다른 실시예에 따른 클럭 패드가 배치된 반도체 메모리 장치의 탑뷰이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 회로 기판 100 : 칩
110 : 클럭 버퍼부 120 : DLL 회로부
130 : 입력 버퍼부

Claims (4)

  1. 데이터 신호를 송수신하며 일렬로 배치되되 이분화되어 그룹핑된 복수의 데이터 입출력 패드;
    외부로부터 어드레스 또는 커맨드를 인가받으며, 상기 그룹핑된 데이터 입출력 패드의 일측과 인접하여 일렬로 배치되는 일군(一群)의 어드레스 또는 커맨드 패드; 및
    이분화된 상기 데이터 입출력 패드 사이에 개재되어 외부 클럭 핀으로부터 클럭 신호를 인가받는 제 1 클럭 패드 및 상기 데이터 입출력 패드의 상기 일측과 일군의 상기 어드레스 또는 커맨드 패드 일측 사이에 개재되어 상기 외부 클럭 핀으로부터 상기 클럭 신호를 인가받는 제 2 클럭 패드를 포함하는 반도체 메모리 장치.
  2. 상기 제 1항에 있어서,
    상기 제 1 클럭 패드의 상부 중앙에 배치되며, 상기 클럭 신호를 수신하여 지연 및 고정시키는 DLL 회로부를 더 포함하는 반도체 메모리 장치.
  3. 데이터 신호를 송수신하며 일렬로 배치되되 이분화되어 그룹핑된 복수의 데이터 입출력 패드;
    외부로부터 어드레스 또는 커맨드를 인가받으며, 상기 그룹핑된 데이터 입출 력 패드의 일측과 인접하여 일렬로 배치되는 일군(一群)의 어드레스 또는 커맨드 패드; 및
    이분화된 상기 데이터 입출력 패드 사이에 개재되어 제 1외부 클럭 핀으로부터 클럭 신호를 인가받는 제 1 클럭 패드 및 상기 데이터 입출력 패드의 상기 일측과 일군의 상기 어드레스 또는 커맨드 패드 일측 사이에 개재되어 제 2 외부 클럭 핀으로부터 상기 클럭 신호를 인가받는 제 2 클럭 패드를 포함하는 반도체 메모리 장치.
  4. 상기 제 3항에 있어서,
    상기 제 1 클럭 패드의 상측에 배치되며, 상기 클럭 신호를 수신하여 지연 및 고정시키는 DLL 회로부를 더 포함하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4027345A4 (en) * 2020-08-26 2022-11-23 Changxin Memory Technologies, Inc. TRANSMISSION CIRCUIT, INTERFACE CIRCUIT AND MEMORY

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