JP2006128339A

JP2006128339A - マルチチップ・パッケージおよびｉｃチップ

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Publication number: JP2006128339A
Application number: JP2004313411A
Authority: JP
Inventors: Fusao Seki; 扶佐夫関; Tatsushi Ootsuka; 竜志大塚; Masanori Kurita; 昌徳栗田; Shinnosuke Kamata; 心之介鎌田; Toshiya Uchida; 敏也内田; Hiroyoshi Tomita; 浩由富田; Hiroyuki Kobayashi; 広之小林
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2004-10-28
Filing date: 2004-10-28
Publication date: 2006-05-18
Anticipated expiration: 2024-10-28
Also published as: US20060092752A1; JP4327699B2; US7323789B2

Abstract

【課題】マルチチップ・パッケージを構成する各ＩＣチップ内でのクロック信号の遅延を小さくし、各ＩＣチップ内部のタイミング調整を容易にするとともに、ＩＣチップ間のタイミング調整を容易にすること。
【解決手段】ロジック・チップ４にクロック出力パッド４２，５２とリターン・クロック入力パッド４３，５３を、チップの左右両側の辺の近傍にそれぞれ配置する。メモリ・チップ７にクロック入力パッド７１，８１を、チップの左右両側の辺の近傍にそれぞれ配置する。メモリ・チップ７の各クロック入力パッド７１，８１をロジック・チップ４のクロック出力パッド４２，５２とリターン・クロック入力パッド４３，５３に電気的に接続し、ロジック・チップ４からメモリ・チップ７に複数のクロック信号ＣＬＫを供給するとともに、メモリ・チップ７からロジック・チップ４に複数のリターン・クロック信号ＲｅＣＬＫが戻るようにする。
【選択図】図１

Description

この発明は、複数のＩＣチップを単一のパッケージ内に封入したマルチチップ・パッケージ、およびそのパッケージ内に封入されるＩＣチップに関し、特に同一パッケージ内で相互に電気的に接続された複数のＩＣチップ間のクロック・スキューを最小限に抑えることができる技術に関する。

図７は、従来の横置き型マルチチップ・パッケージの内部構成の要部を示すブロック図である。図７に示すように、横置き型マルチチップ・パッケージでは、ロジック・チップ１とメモリ・チップ２は、横に並べられている。ロジック・チップ１では、外部クロック入力パッド１１を介して外部からクロック信号ＣＬＫが供給される。このクロック信号ＣＬＫに同期して、ロジック・チップ１からアドレス信号や制御信号やデータ信号が出力される。また、ロジック・チップ１からは、ロジック・チップ１のクロック出力パッド１２を介してクロック信号ＣＬＫが出力される。そのクロック信号ＣＬＫは、ワイヤ電極３１およびメモリ・チップ２のクロック入力パッド２１を介してメモリ・チップ２に供給される。

メモリ・チップ２では、アドレス信号や制御信号やデータ信号の入力およびデータ信号の出力は、ロジック・チップ１から供給されたクロック信号ＣＬＫに同期して行われる。ロジック・チップ１には、メモリ・チップ２のクロック入力パッド２１からワイヤ電極３２およびロジック・チップ１のリターン・クロック入力パッド１３を介して、クロック信号ＣＬＫの戻り（以下、リターン・クロック信号ＲｅＣＬＫとする）が供給される。ロジック・チップ１は、リターン・クロック信号ＲｅＣＬＫに同期して、メモリ・チップ２からデータ信号を受け取る。

図８は、従来の積み重ね型マルチチップ・パッケージの内部構成の要部を示すブロック図である。図８に示すように、積み重ね型マルチチップ・パッケージでは、ロジック・チップ１とメモリ・チップ２は、縦に積み重ねられている。積み重ね型でも、横置き型と同様に、ロジック・チップ１のクロック出力パッド１２から出力されたクロック信号ＣＬＫは、メモリ・チップ２のクロック入力パッド２１を経由して、ロジック・チップ１のリターン・クロック入力パッド１３に、リターン・クロック信号ＲｅＣＬＫとして戻される。

図７に示す横置き型でも、図８に示す積み重ね型でも、クロック出力パッド１２、アドレス信号や制御信号の出力パッド１４、リターン・クロック入力パッド１３およびデータ信号の入出力パッド１５は、ロジック・チップ１の一辺に沿って配置されている。また、クロック入力パッド２１、アドレス信号や制御信号の入力パッド２２およびデータ信号の入出力パッド２３は、メモリ・チップ２の一辺に沿って配置されている。そして、ロジック・チップ１の内部ではクロック・ツリー１６，１７およびラッチ回路１８により、また、メモリ・チップ２の内部ではクロック・ツリー２４およびラッチ回路２５により、それぞれ制御信号やアドレス信号やデータ信号の入力タイミングおよび出力タイミングが均一化されるように調整されている。

近年、マルチチップ・パッケージでは、多ピン化が進んでいる。それに伴い、バンド幅を広げることや、クロック周波数を高くすることなどが要求されている。そのため、ロジック・チップ１の内部でのタイミング調整、メモリ・チップ２の内部でのタイミング調整およびチップ間のタイミング調整は、厳しい状況になっている。図９は、従来の多ピン化された積み重ね型マルチチップ・パッケージの内部構成の要部を示すブロック図である。

図９に示すように、多ピン化されたロジック・チップ１では、データ信号の入出力パッド１５は、クロック出力パッド１２およびリターン・クロック入力パッド１３が配置されている側の辺（図９において、右側の辺）だけでなく、それ以外の辺（図９において、左側の辺）に沿っても配置されている。この左側の辺の入出力パッド１５に接続されたラッチ回路１８には、データの出力側についてはクロック信号ＣＬＫのクロック・ツリー１６を介してクロック信号ＣＬＫが供給され、データの入力側についてはリターン・クロック信号ＲｅＣＬＫのクロック・ツリー１７を介してリターン・クロック信号ＲｅＣＬＫが供給される。

また、多ピン化されたメモリ・チップ２では、データ信号の入出力パッド２３は、クロック入力パッド２１が配置されている側の辺（図９において、右側の辺）だけでなく、それ以外の辺（図９において、左側の辺）に沿っても配置されている。クロック信号ＣＬＫのクロック・ツリー２４は、その途中が図示省略されているが、右側の辺にあるクロック入力パッド２１から左側の辺まで伸びている。そして、左側の辺の入出力パッド２３に接続されたラッチ回路２５には、この長いクロック・ツリー２４を介してクロック信号ＣＬＫが供給される。

ところで、データバスのドライバとレシーバが分離して配置され、データバスは、データバスのドライバからレシーバまで接続され、データバスにＳＤＲＡＭのメモリモジュールが接続され、クロック信号線は、データバスと信号伝搬遅延時間が等しくなるように各ＳＤＲＡＭに接続され、メモリ制御回路のレシーバの読み出しデータ取り込み用の同期信号として動作する構成のメモリ制御回路が公知である（例えば、特許文献１参照。）。この特許文献１によれば、読み出しデータと読み出しクロックの位相差を一定に保つことができ、ＳＤＲＡＭＤＩＭＭの搭載数が増えた場合でも読み出しデータと読み出しクロックのタイミングマージンを維持できるとされている。

また、クロック信号に従って動作する内部回路を備えた半導体チップと、この半導体チップの内部回路にクロック信号を供給するための互いに独立した複数のクロック入力端子とを有する半導体メモリが公知である（例えば、特許文献２参照。）。この特許文献２によれば、半導体チップ内のクロック信号線の長さを短くすることができるので、クロック信号線のインピーダンスが小となり、半導体チップ上の場所の違いによるクロック信号のずれを小さくすることができるとされている。

特開２０００−１９４５９４号公報特開平３−１９８２８３号公報

上述した多ピン化されたマルチチップ・パッケージでは、ロジック・チップ１とメモリ・チップ２の間でのクロック信号ＣＬＫの遅延は小さい。しかし、一つのクロック信号ＣＬＫおよび一つのリターン・クロック信号ＲｅＣＬＫに基づいて、ロジック・チップ１のすべての信号の入出力タイミングが調整されており、また、一つのクロック信号ＣＬＫ信号に基づいて、メモリ・チップ２のすべての信号の入出力タイミングが調整されているため、それらのチップ１，２内のクロック・ツリー１６，１７，２４の配線長が長くなり、各チップ１，２内でのクロック信号ＣＬＫまたはリターン・クロック信号ＲｅＣＬＫの遅延は大きい。一方、多ピン化に伴ってクロック周波数が高くなると、タイミング・ウインドウが小さくなるため、タイミング調整が困難であるという問題点がある。

この発明は、上述した従来技術による問題点を解消するため、各ＩＣチップ内でのクロック信号ＣＬＫの遅延を小さくし、各ＩＣチップ内部のタイミング調整を容易にするとともに、ＩＣチップ間のタイミング調整を容易にすることができるマルチチップ・パッケージおよびＩＣチップを提供することを目的とする。

上述した課題を解決し、目的を達成するため、本発明は、第１のＩＣチップ（ロジック・チップ）に、クロック信号ＣＬＫを出力するクロック出力パッドと、このクロック出力パッドから出力されたクロック信号ＣＬＫの戻りが入力されるリターン・クロック入力パッドを、チップの複数の辺の近傍にそれぞれ配置する。また、第２のＩＣチップ（メモリ・チップ）に、第１のＩＣチップから供給されたクロック信号ＣＬＫを受け取る複数のクロック入力パッドを設ける。そして、第２のＩＣチップの各クロック入力パッドを、第１のＩＣチップのクロック出力パッドのいずれかとリターン・クロック入力パッドのいずれかに電気的に接続することによって、第１のＩＣチップから第２のＩＣチップに複数のクロック信号ＣＬＫを供給するとともに、第２のＩＣチップから第１のＩＣチップに複数のリターン・クロック信号ＲｅＣＬＫが戻るようにする。

この発明において、第２のＩＣチップのクロック入力パッドのいずれかを、第２のＩＣチップの内部回路に接続されていないダミーパッドとしてもよい。また、このダミーパッドを、第２のＩＣチップに設ける代わりに、第１のＩＣチップと第２のＩＣチップが搭載されるパッケージの基板に設けてもよい。この場合、ダミーパッドは、他の回路に接続されていない。また、第２のＩＣチップのすべてのクロック入力パッドから第１のＩＣチップにリターン・クロック信号ＲｅＣＬＫを返すのではなく、第２のＩＣチップの一部のクロック入力パッドから第１のＩＣチップにリターン・クロック信号ＲｅＣＬＫを返さない構成としてもよい。

本発明によれば、第２のＩＣチップの複数の辺からそれぞれクロック信号ＣＬＫが供給されるので、第２のＩＣチップ内でのクロック・ツリーの配線長が短くなり、クロック信号ＣＬＫの遅延が小さくなる。また、第１のＩＣチップに複数のリターン・クロック信号ＲｅＣＬＫが供給されるので、第１のＩＣチップ内でのリターン・クロック信号ＲｅＣＬＫのクロック・ツリーの配線長が短くなり、リターン・クロック信号ＲｅＣＬＫの遅延が小さくなる。従って、各ＩＣチップ内部のタイミング調整を容易に行うことができる。また、ＩＣチップ間のタイミング調整を容易に行うことができる。

本発明によれば、マルチチップ・パッケージを構成する各ＩＣチップ内でのクロック信号ＣＬＫの遅延が小さくなるので、各ＩＣチップ内部のタイミング調整と、ＩＣチップ間のタイミング調整を容易に行うことができるという効果を奏する。

以下に添付図面を参照して、この発明にかかるマルチチップ・パッケージおよびＩＣチップの好適な実施の形態を詳細に説明する。特に限定しないが、第１のＩＣチップをロジック・チップとし、第２のＩＣチップをメモリ・チップとする。そして、以下の各実施の形態のマルチチップ・パッケージは、それらのＩＣチップを積み重ねた構成とする。なお、以下の各実施の形態の説明およびその添付図面において、同一の構成要素には同一の符号を付して、重複する説明を省略する。

実施の形態１．
図１は、実施の形態１のマルチチップ・パッケージの要部を示すブロック図である。図１に示すように、ロジック・チップ４では、その右側の辺に沿って、クロック信号ＣＬＫを出力するためのクロック出力パッド４２、リターン・クロック信号ＲｅＣＬＫを受け取るためのリターン・クロック入力パッド４３、アドレス信号や制御信号などを出力するための複数の出力パッド４４、およびデータ信号などの入出力を行うための複数の入出力パッド４５が配置されている。

クロック出力パッド４２には、出力バッファ回路４９が接続されている。リターン・クロック入力パッド４３には、入力バッファ回路６０が接続されている。出力パッド４４には、出力バッファ回路４９を介してラッチ回路４８が接続されている。入出力パッド４５には、入出力バッファ回路６１を介して出力側ラッチ回路６２および入力側ラッチ回路６３が接続されている。ラッチ回路４８、出力側ラッチ回路６２および入力側ラッチ回路６３は、ロジック・チップ４の図示省略した内部回路に接続されている。

また、ロジック・チップ４の左側の辺に沿って、クロック出力パッド５２、リターン・クロック入力パッド５３、複数の出力パッド５４、複数の入出力パッド５５が配置されている。クロック出力パッド５２には、出力バッファ回路５９が接続されている。リターン・クロック入力パッド５３には、入力バッファ回路６５が接続されている。出力パッド５４には、出力バッファ回路５９を介してラッチ回路５８が接続されている。入出力パッド５５には、入出力バッファ回路６６を介して出力側ラッチ回路６７および入力側ラッチ回路６８が接続されている。ラッチ回路５８、出力側ラッチ回路６７および入力側ラッチ回路６８は、ロジック・チップ４の図示省略した内部回路に接続されている。

ロジック・チップ４には、外部の図示しない信号発生器などから、例えば２７ＭＨｚのクロック周波数のクロック信号ＣＬＫが供給される外部クロック入力パッド４１が設けられている。外部クロック入力パッド４１には、入力バッファ回路５０および位相固定用のＰＬＬ（フェーズ・ロックド・ループ）回路５１を介して、クロック信号ＣＬＫ用のクロック・ツリー（以下、ＣＬＫクロック・ツリーとする）の幹線部４０が接続されている。

ロジック・チップ４の右半部では、クロック出力パッド４２に接続された出力バッファ回路４９、出力パッド４４につながるラッチ回路４８のクロック端子、および入出力パッド４５につながる出力側ラッチ回路６２のクロック端子には、ＣＬＫクロック・ツリーの幹線部４０と、この幹線部４０から分岐する右側の分岐部４６を介して、クロック信号ＣＬＫが供給される。また、リターン・クロック入力パッド４３に接続された入力バッファ回路６０には、リターン・クロック信号ＲｅＣＬＫ用のクロック・ツリー（以下、ＲｅＣＬＫクロック・ツリーとする）の右側部４７が接続されている。入出力パッド４５につながる入力側ラッチ回路６３のクロック端子には、ＲｅＣＬＫクロック・ツリーの右側部４７を介して、リターン・クロック信号ＲｅＣＬＫが供給される。

ロジック・チップ４の左半部では、クロック出力パッド５２に接続された出力バッファ回路５９、出力パッド５４につながるラッチ回路５８のクロック端子、および入出力パッド５５につながる出力側ラッチ回路６７のクロック端子には、ＣＬＫクロック・ツリーの幹線部４０と、この幹線部４０から分岐する左側の分岐部５６を介して、クロック信号ＣＬＫが供給される。また、リターン・クロック入力パッド５３に接続された入力バッファ回路６５には、ＲｅＣＬＫクロック・ツリーの左側部５７が接続されている。入出力パッド５５につながる入力側ラッチ回路６８のクロック端子には、ＲｅＣＬＫクロック・ツリーの左側部５７を介して、リターン・クロック信号ＲｅＣＬＫが供給される。

外部クロック入力パッド４１から右側の出力バッファ回路４９、ラッチ回路４８および出力側ラッチ回路６２までのＣＬＫクロック・ツリーの幹線部４０と右側の分岐部４６を合わせた配線長と、外部クロック入力パッド４１から左側の出力バッファ回路５９、ラッチ回路５８および出力側ラッチ回路６７までのＣＬＫクロック・ツリーの幹線部４０と左側の分岐部５６を合わせた配線長は、等しい。また、右側のリターン・クロック入力パッド４３から入力側ラッチ回路６３までのＲｅＣＬＫクロック・ツリーの右側部４７の配線長と、左側のリターン・クロック入力パッド５３から入力側ラッチ回路６８までのＲｅＣＬＫクロック・ツリーの左側部５７の配線長は、等しい。

メモリ・チップ７では、その右側の辺に沿って、クロック信号ＣＬＫを受け取るためのクロック入力パッド７１、アドレス信号や制御信号などを受け取るための複数の入力パッド７２、およびデータ信号などの入出力を行うための複数の入出力パッド７３が配置されている。クロック入力パッド７１には、入力バッファ回路７６が接続されている。入力パッド７２には、入力バッファ回路７７を介してラッチ回路７５が接続されている。入出力パッド７３には、入出力バッファ回路７８を介して出力側ラッチ回路７９および入力側ラッチ回路９１が接続されている。ラッチ回路７５、出力側ラッチ回路７９および入力側ラッチ回路９１は、メモリ・チップ７の図示省略した内部回路に接続されている。

また、メモリ・チップ７の左側の辺に沿って、クロック入力パッド８１、複数の入力パッド８２、複数の入出力パッド８３が配置されている。クロック入力パッド８１には、入力バッファ回路８６が接続されている。入力パッド８２には、入力バッファ回路８７を介してラッチ回路８５が接続されている。入出力パッド８３には、入出力バッファ回路８８を介して出力側ラッチ回路８９および入力側ラッチ回路９２が接続されている。ラッチ回路８５、出力側ラッチ回路８９および入力側ラッチ回路９２は、メモリ・チップ７の図示省略した内部回路に接続されている。

メモリ・チップ７の右半部において、クロック入力パッド７１に接続された入力バッファ回路７６は、クロック信号ＣＬＫを供給するためのクロック・ツリーの右側部７４に接続されている。メモリ・チップ７の右側の辺に配置された各ラッチ回路７５，７９，９１のクロック端子には、クロック・ツリーの右側部７４を介して、クロック信号ＣＬＫが供給される。また、メモリ・チップ７の左半部において、クロック入力パッド８１に接続された入力バッファ回路８６は、クロック信号ＣＬＫを供給するためのクロック・ツリーの左側部８４に接続されている。メモリ・チップ７の左側の辺に配置された各ラッチ回路８５，８９，９２のクロック端子には、クロック・ツリーの左側部８４を介して、クロック信号ＣＬＫが供給される。クロック・ツリーの右側部７４の配線長と、左側部８４の配線長は、等しい。

パッケージ（図示省略）内において、ロジック・チップ４の右側のクロック出力パッド４２は、ワイヤ電極３１を介して、メモリ・チップ７の右側のクロック入力パッド７１に電気的に接続されている。従って、メモリ・チップ７の右半部では、アドレス信号や制御信号やデータ信号の入力およびデータ信号の出力は、ロジック・チップ４の右側のクロック出力パッド４２から供給されたクロック信号ＣＬＫに同期して行われる。メモリ・チップ７の右側のクロック入力パッド７１は、ワイヤ電極３２を介して、ロジック・チップ４の右側のリターン・クロック入力パッド４３に電気的に接続されている。従って、ロジック・チップ４の右半部では、データ信号の入力は、ロジック・チップ４の右側のクロック出力パッド４２から出力されたクロック信号ＣＬＫの戻りであるリターン・クロック信号ＲｅＣＬＫに同期して行われる。

ロジック・チップ４の右側の出力パッド４４は、ワイヤ電極３３を介して、メモリ・チップ７の右側の入力パッド７２に電気的に接続されている。ロジック・チップ４の右側の入出力パッド４５は、ワイヤ電極３４を介して、メモリ・チップ７の右側の入出力パッド７３に電気的に接続されている。これらのワイヤ電極３１，３２，３３，３４の長さがほぼ等しい長さになるように、これらのワイヤ電極３１，３２，３３，３４によって相互に接続されるロジック・チップ４の右側の各パッド４２，４３，４４，４５の配置と、メモリ・チップ７の右側の各パッド７１，７２，７３の配置は揃っている。

また、パッケージ（図示省略）内において、ロジック・チップ４の左側のクロック出力パッド５２は、ワイヤ電極３５を介して、メモリ・チップ７の左側のクロック入力パッド８１に電気的に接続されている。従って、メモリ・チップ７の左半部では、アドレス信号や制御信号やデータ信号の入力およびデータ信号の出力は、ロジック・チップ４の左側のクロック出力パッド５２から供給されたクロック信号ＣＬＫに同期して行われる。メモリ・チップ７の左側のクロック入力パッド８１は、ワイヤ電極３６を介して、ロジック・チップ４の左側のリターン・クロック入力パッド５３に電気的に接続されている。従って、ロジック・チップ４の左半部では、データ信号の入力は、ロジック・チップ４の左側のクロック出力パッド５２から出力されたクロック信号ＣＬＫの戻りであるリターン・クロック信号ＲｅＣＬＫに同期して行われる。

ロジック・チップ４の左側の出力パッド５４は、ワイヤ電極３７を介して、メモリ・チップ７の左側の入力パッド８２に電気的に接続されている。ロジック・チップ４の左側の入出力パッド５５は、ワイヤ電極３８を介して、メモリ・チップ７の左側の入出力パッド８３に電気的に接続されている。これらのワイヤ電極３５，３６，３７，３８の長さがほぼ同じになるように、これらのワイヤ電極３５，３６，３７，３８によって相互に接続されるロジック・チップ４の左側の各パッド５２，５３，５４，５５の配置と、メモリ・チップ７の左側の各パッド８１，８２，８３の配置は揃っている。また、ロジック・チップ４の右側のワイヤ電極３１，３２，３３，３４と左側のワイヤ電極３５，３６，３７，３８との長さもほぼ等しい長さである。従って、ロジック・チップ４の各パッド間のタイミング調整が容易である。

図２は、実施の形態１と従来構成（図９）とで信号遅延の程度を比較した波形図である。図２（ａ）はクロック信号ＣＬＫであり、図２（ｂ）はデータ信号であり、図２（ｃ）はリターン・クロック信号ＲｅＣＬＫである。図２（ｄ）に示すように、図１に示す構成では、リターン・クロック入力パッド４３，５３に入力されたリターン・クロック信号ＲｅＣＬＫは、図１のノードＢ（リターン・クロック入力パッド４３，５３から最も遠いノード）にＴ１時間だけ遅れて到達する。それに対して、図２（ｅ）に示すように、図９に示す構成では、リターン・クロック入力パッド１３に入力されたリターン・クロック信号ＲｅＣＬＫは、図９のノードＡ（リターン・クロック入力パッド１３から最も遠いノード）には、Ｔ２時間だけ遅れて到達する。Ｔ１＜Ｔ２である。

このように、図１に示す構成の方が図９に示す構成よりも遅延時間が短くなる理由は、次のとおりである。すなわち、図９に示す構成では、リターン・クロック入力パッド１３がロジック・チップ１の片側の辺にのみ設けられている。それに対して、図１に示す構成では、リターン・クロック入力パッド４３，５３がロジック・チップ４の左右両側の辺に設けられているので、その分、従来よりもＲｅＣＬＫクロック・ツリーの配線長が短くなるからである。

実施の形態１によれば、Ｔ１時間とＴ２時間との差（Ｔ３時間）の分、リターン・クロック信号ＲｅＣＬＫの遅延時間に余裕ができることになり、ロジック・チップ４内における遅延時間にゆとりができる。それによって、ロジック・チップ４内でのタイミング調整が容易となり、その結果、クロック・サイクルにゆとりができる。このことは、仮に、ロジック・チップ４の左側の辺と右側の辺とでリターン・クロック信号ＲｅＣＬＫのタイミング調整を行う必要が生じるとしても、それを補って余りあるくらい極めて有効である。

実施の形態２．
図３は、実施の形態２のマルチチップ・パッケージの要部を示すブロック図である。図３に示すように、実施の形態２は、実施の形態１のメモリ・チップ７の代わりに、そのメモリ・チップ７のクロック入力パッド８１および入力バッファ回路８６（図１参照）をダミーパッド１８１およびダミー入力バッファ回路１８６に置き換えたメモリ・チップ１０７を用いたものである。ダミー入力バッファ回路１８６は、メモリ・チップ１０７の内部回路に接続されていない。また、実施の形態１のクロック・ツリーの左側部８４に代えて、このメモリ・チップ１０７の左側に配置されたラッチ回路８５、出力側ラッチ回路８９および入力側ラッチ回路９２と、メモリ・チップ１０７の右側に配置されたクロック信号ＣＬＫの入力バッファ回路７６とを接続するクロック・ツリー１８４が設けられている。

つまり、実施の形態２では、メモリ・チップ１０７の左側での信号の入出力タイミングは、メモリ・チップ１０７の右側に入力されたクロック信号ＣＬＫにより制御される。ダミーパッド１８１の構成およびサイズは、クロック入力パッド８１の構成およびサイズと同様である。また、ダミー入力バッファ回路１８６の構成およびサイズは、入力バッファ回路８６の構成およびサイズと同様である。ダミーパッド１８１は、ワイヤ電極３５を介して、ロジック・チップ４の左側のクロック出力パッド５２に電気的に接続されているとともに、ワイヤ電極３６を介して、ロジック・チップ４の左側のリターン・クロック入力パッド５３に電気的に接続されている。

従って、ロジック・チップ４の左側での信号の入出力タイミングは、左側のクロック出力パッド５２から出力され、ダミーパッド１８１を経由して左側のリターン・クロック入力パッド５３に戻ってきたリターン・クロック信号ＲｅＣＬＫにより制御される。その他の構成は、実施の形態１と同じである。実施の形態２によれば、実施の形態１と同様に、リターン・クロック信号ＲｅＣＬＫの遅延時間に余裕ができ、ロジック・チップ４内における遅延時間にゆとりができるので、ロジック・チップ４内でのタイミング調整が容易となる。

実施の形態３．
図４は、実施の形態３のマルチチップ・パッケージの要部を示すブロック図である。図４に示すように、実施の形態３は、実施の形態２のメモリ・チップ１０７の代わりに、そのメモリ・チップ１０７のダミーパッド１８１およびダミー入力バッファ回路１８６（図３参照）が設けられていないメモリ・チップ２０７を用いるとともに、ダミーパッド１８１の代わりとして、パッケージの基板３にダミーパッド３０を設けたものである。ダミーパッド３０は、ワイヤ電極３５を介して、ロジック・チップ４の左側のクロック出力パッド５２に電気的に接続されているとともに、ワイヤ電極３６を介して、ロジック・チップ４の左側のリターン・クロック入力パッド５３に電気的に接続されている。

従って、実施の形態２と同様に、ロジック・チップ４の左側での信号の入出力タイミングは、左側のクロック出力パッド５２から出力され、ダミーパッド３０を経由して左側のリターン・クロック入力パッド５３に戻ってきたリターン・クロック信号ＲｅＣＬＫにより制御される。ダミーパッド３０は、パッケージの基板３の内部回路およびロジック・チップ４やメモリ・チップ２０７の内部回路に接続されていない。その他の構成は、実施の形態２と同じである。実施の形態３によれば、実施の形態２と同様に、リターン・クロック信号ＲｅＣＬＫの遅延時間に余裕ができ、ロジック・チップ４内における遅延時間にゆとりができるので、ロジック・チップ４内でのタイミング調整が容易となる。

実施の形態４．
図５は、実施の形態４のマルチチップ・パッケージの要部を示すブロック図である。図５に示すように、実施の形態４は、実施の形態１のロジック・チップ４およびメモリ・チップ７の代わりに、データ信号の入出力パッド４５，７３が片側、図示例では右側の辺に沿ってのみ配置されたロジック・チップ１０４およびメモリ・チップ３０７を用いたものである。従って、ロジック・チップ１０４は、その左側においてデータ信号を受け取ることがないので、図１に示したリターン・クロック信号ＲｅＣＬＫを受け取る左側のリターン・クロック入力パッド５３およびそれに接続される入力バッファ回路８６を備えていない。その他の構成は、実施の形態１と同じである。

実施の形態５．
図６は、実施の形態５のＩＣチップの要部を模式的に示す平面図である。図６に示すように、メモリ・チップ４０７は、複数のパッドよりなるパッド群を三つ以上、図示例では四つのパッド群５０１，５０２，５０３，５０４を有しており、各パッド群５０１，５０２，５０３，５０４における信号の入出力タイミングが別々のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４により制御されるものである。例えば、第１のパッド群５０１は、右側の辺の上側部分に配置されており、入力パッド４７２ａおよび入出力パッド４７３ａを含む。第１のパッド群５０１は、第１のクロック入力パッド４７１ａに供給された第１のクロック信号ＣＬＫ１により制御される。

第２のパッド群５０２は、右側の辺の下側部分に配置されており、入力パッド４７２ｂおよび入出力パッド４７３ｂを含む。第２のパッド群５０２は、第２のクロック入力パッド４７１ｂに供給された第２のクロック信号ＣＬＫ２により制御される。第３のパッド群５０３は、左側の辺の上側部分に配置されており、入力パッド４８２ａおよび入出力パッド４８３ａを含む。第３のパッド群５０３は、第３のクロック入力パッド４８１ａに供給された第３のクロック信号ＣＬＫ３により制御される。

第４のパッド群５０４は、左側の辺の下側部分に配置されており、入力パッド４８２ｂおよび入出力パッド４８３ｂを含む。第４のパッド群５０４は、第４のクロック入力パッド４８１ｂに供給された第４のクロック信号ＣＬＫ４により制御される。なお、パッド群の数は、三つでもよいし、五つ以上でもよい。実施の形態１と実施の形態４は、パッド群の数が二つの場合である。

以上説明したように、メモリ・チップ７，３０７の左右両側の辺からそれぞれクロック信号ＣＬＫが供給されるので、メモリ・チップ７，３０７内でのクロック・ツリー７４，８４の配線長が短くなり、クロック信号ＣＬＫの遅延が小さくなる。また、ロジック・チップ４の左右両側の辺からそれぞれリターン・クロック信号ＲｅＣＬＫが供給されるので、ロジック・チップ４内でのリターン・クロック信号ＲｅＣＬＫのクロック・ツリー４７，５７の配線長が短くなり、リターン・クロック信号ＲｅＣＬＫの遅延が小さくなる。従って、ロジック・チップ４およびメモリ・チップ７，３０７のそれぞれの内部でのタイミング調整を容易に行うことができ、バンド幅の向上を図ることができる。また、ロジック・チップ４，１０４とメモリ・チップ７，１０７，２０７，３０７との間のタイミング調整を容易に行うことができる。

以上において、本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、第１のＩＣチップは、ロジック・チップに限らず、クロック信号ＣＬＫを出力する機能を備えているＩＣチップであればよい。また、第２のＩＣチップは、メモリ・チップに限らず、クロック信号ＣＬＫを受け取る機能を備えているＩＣチップであればよい。さらに、マルチチップ・パッケージにおいては、第１のＩＣチップの電極パッドと第２のＩＣチップの電極パッドとを電気的に接続するにあたって、第１のＩＣチップの電極パッドとパッケージの基板の電極パッドとをワイヤ電極により電気的に接続し、かつパッケージの基板の電極パッドと第２のＩＣチップの電極パッドとを別のワイヤ電極により電気的に接続する構成もある。従って、本発明も、このような構成を含むものとし、その場合には、第２のＩＣチップは、パッケージの基板を含むものとする。

以上のように、本発明にかかるマルチチップ・パッケージおよびＩＣチップは、複数のＩＣチップを単一のパッケージ内に封入したマルチチップ・パッケージ、およびそのパッケージ内に封入されるＩＣチップに適用することができ、特に、同一パッケージ内で相互に電気的に接続された複数のＩＣチップ間のクロック・スキューを最小限に抑える用途に適している。

実施の形態１のマルチチップ・パッケージの要部を示すブロック図である。図１に示す構成と図９に示す構成とで信号遅延の程度を比較した波形図である。実施の形態２のマルチチップ・パッケージの要部を示すブロック図である。実施の形態３のマルチチップ・パッケージの要部を示すブロック図である。実施の形態４のマルチチップ・パッケージの要部を示すブロック図である。実施の形態５のＩＣチップの要部を模式的に示す平面図である。従来の横置き型マルチチップ・パッケージの要部を示すブロック図である。従来の積み重ね型マルチチップ・パッケージの要部を示すブロック図である。従来の多ピン化された積み重ね型マルチチップ・パッケージの要部を示すブロック図である。

符号の説明

ＣＬＫ，ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４クロック信号
ＲｅＣＬＫクロック信号の戻り（リターン・クロック信号）
３パッケージの基板
４，１０４第１のＩＣチップ（ロジック・チップ）
７，１０７，２０７，３０７，４０７第２のＩＣチップ（メモリ・チップ）
３０，１８１ダミーパッド
４２，５２クロック出力パッド
４３，５３リターン・クロック入力パッド
７１，８１クロック入力パッド
８６入力回路（入力バッファ回路）
１８６ダミー入力回路（ダミー入力バッファ回路）
５０１，５０２，５０３，５０４パッド群

Claims

同一パッケージ内で相互に電気的に接続された複数のＩＣチップを有するマルチチップ・パッケージにおいて、
クロック信号を出力するクロック出力パッドと該クロック出力パッドから出力されたクロック信号の戻りが入力されるリターン・クロック入力パッドが、チップの複数の辺の近傍にそれぞれ配置された第１のＩＣチップと、
前記第１のＩＣチップから出力されたクロック信号が供給される複数のクロック入力パッドを有し、該各クロック入力パッドが第１のＩＣチップの前記クロック出力パッドのいずれかと前記リターン・クロック入力パッドのいずれかに電気的に接続された第２のＩＣチップと、
を備えることを特徴とするマルチチップ・パッケージ。
同一パッケージ内で相互に電気的に接続された複数のＩＣチップを有するマルチチップ・パッケージにおいて、
クロック信号を出力するクロック出力パッドと該クロック出力パッドから出力されたクロック信号の戻りが入力されるリターン・クロック入力パッドが、チップの複数の辺の近傍にそれぞれ配置された第１のＩＣチップと、
前記第１のＩＣチップから出力されたクロック信号が供給される一つ以上のクロック入力パッドと、前記第１のＩＣチップから出力されたクロック信号が供給され、かつ内部回路に接続されていない一つ以上のダミーパッドを有し、前記各クロック入力パッドが第１のＩＣチップの前記クロック出力パッドのいずれかと前記リターン・クロック入力パッドのいずれかに電気的に接続されているとともに、前記各ダミーパッドが第１のＩＣチップの前記クロック出力パッドの別のいずれかと前記リターン・クロック入力パッドの別のいずれかに電気的に接続された第２のＩＣチップと、
を備えることを特徴とするマルチチップ・パッケージ。
同一パッケージ内で相互に電気的に接続された複数のＩＣチップを有するマルチチップ・パッケージにおいて、
クロック信号を出力するクロック出力パッドと該クロック出力パッドから出力されたクロック信号の戻りが入力されるリターン・クロック入力パッドが、チップの複数の辺の近傍にそれぞれ配置された第１のＩＣチップと、
前記第１のＩＣチップから出力されたクロック信号が供給される一つ以上のクロック入力パッドを有し、前記各クロック入力パッドが第１のＩＣチップの前記クロック出力パッドのいずれかと前記リターン・クロック入力パッドのいずれかに電気的に接続された第２のＩＣチップと、
前記第１のＩＣチップの前記クロック出力パッドの別のいずれかと前記リターン・クロック入力パッドの別のいずれかに電気的に接続され、かつ他の回路に接続されずにパッケージの基板に設けられた一つ以上のダミーパッドと、
を備えることを特徴とするマルチチップ・パッケージ。
同一パッケージ内で相互に電気的に接続された複数のＩＣチップを有するマルチチップ・パッケージにおいて、
クロック信号を出力するクロック出力パッドがチップの複数の辺の近傍にそれぞれ配置されているとともに、前記クロック出力パッドのいずれかから出力されたクロック信号の戻りが入力されるリターン・クロック入力パッドがチップのいずれかの辺の近傍に配置された第１のＩＣチップと、
前記第１のＩＣチップから出力されたクロック信号が供給される複数のクロック入力パッドを有し、前記各クロック入力パッドが第１のＩＣチップの前記クロック出力パッドのいずれかに電気的に接続されているとともに、前記クロック入力パッドのいずれか一つが第１のＩＣチップの前記リターン・クロック入力パッドに電気的に接続された第２のＩＣチップと、
を備えることを特徴とするマルチチップ・パッケージ。
前記第２のＩＣチップは、複数のパッドよりなる複数のパッド群を有し、前記パッド群は、別々のクロック信号に基づいて信号の入力または出力を制御されていることを特徴とする請求項１または４に記載のマルチチップ・パッケージ。
前記ダミーパッドの構成およびサイズは、前記クロック入力パッドの構成およびサイズと同様であり、前記ダミーパッドには、前記クロック入力パッドに接続された入力回路と同様の構成およびサイズで、かつ内部回路に接続されていないダミー入力回路が接続されていることを特徴とする請求項２に記載のマルチチップ・パッケージ。
クロック信号を出力するクロック出力パッドと該クロック出力パッドから出力されたクロック信号の戻りが入力されるリターン・クロック入力パッドが、チップの複数の辺の近傍にそれぞれ配置されていることを特徴とするＩＣチップ。
クロック信号を出力するクロック出力パッドがチップの複数の辺の近傍にそれぞれ配置されているとともに、前記クロック出力パッドのいずれかから出力されたクロック信号の戻りが入力されるリターン・クロック入力パッドがチップのいずれかの辺の近傍に配置されていることを特徴とするＩＣチップ。
複数のパッドよりなる複数のパッド群を有し、前記パッド群は、外部から供給された別々のクロック信号に基づいて信号の入力または出力を制御されていることを特徴とするＩＣチップ。
外部からクロック信号が供給される一つ以上のクロック入力パッドと、外部からクロック信号が供給される一つ以上のダミーパッドを有し、該ダミーパッドの構成およびサイズは、前記クロック入力パッドの構成およびサイズと同様であり、前記ダミーパッドには、前記クロック入力パッドに接続された入力回路と同様の構成およびサイズで、かつ内部回路に接続されていないダミー入力回路が接続されていることを特徴とするＩＣチップ。