JPH03198283A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH03198283A JPH03198283A JP1339649A JP33964989A JPH03198283A JP H03198283 A JPH03198283 A JP H03198283A JP 1339649 A JP1339649 A JP 1339649A JP 33964989 A JP33964989 A JP 33964989A JP H03198283 A JPH03198283 A JP H03198283A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- clock
- semiconductor chip
- internal circuit
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 230000010355 oscillation Effects 0.000 abstract 1
- 230000000630 rising effect Effects 0.000 abstract 1
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000015654 memory Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特にクロック信号により
動作する内部回路を備え、入力した順序でデータが出力
される先入れ先出しメモリ（ＦＩＦＯメモリ）等の半導
体メモリに関する。
動作する内部回路を備え、入力した順序でデータが出力
される先入れ先出しメモリ（ＦＩＦＯメモリ）等の半導
体メモリに関する。
従来、この種の半導体メモリは、第３図に示すように、
半導体チップ１ｃの内部回路１１ｃへ外部からのクロッ
ク信号を供給するクロック信号入力端子２は、内部回路
１１ｃが書込み側ブロックと読出し側ブロックとに分れ
ていても、１つしかない構成となっていた。
半導体チップ１ｃの内部回路１１ｃへ外部からのクロッ
ク信号を供給するクロック信号入力端子２は、内部回路
１１ｃが書込み側ブロックと読出し側ブロックとに分れ
ていても、１つしかない構成となっていた。
上述した従来の半導体メモリは、内部回路１１゜が書込
み側ブロックと読出し側ブロックとに分れていても、ク
ロック入力端子２は１つしかない構成となっているので
、クロック信号線は半導体チップｌｃ上を長く配線され
るため、特に大きい半導体チップでは内部配線インピー
ダンスが大となり、クロック入力端子２付近とクロック
入力端子２から離な部分とではクロック信号のずれが生
じたり、波形の立上り及び立下り特性が変化するという
欠点がある。これは高速大容量メモリにとって大きな問
題となる。
み側ブロックと読出し側ブロックとに分れていても、ク
ロック入力端子２は１つしかない構成となっているので
、クロック信号線は半導体チップｌｃ上を長く配線され
るため、特に大きい半導体チップでは内部配線インピー
ダンスが大となり、クロック入力端子２付近とクロック
入力端子２から離な部分とではクロック信号のずれが生
じたり、波形の立上り及び立下り特性が変化するという
欠点がある。これは高速大容量メモリにとって大きな問
題となる。
例えば半導体チップの周囲長が４０ｍｍの半導体メモリ
において、半導体チップを半周するクロック信号線を必
要とした場合、このクロック信号線の配線長は２０ｍｍ
となり、このクロック信号線がもつ抵抗と容量は通常の
プロセスを前提とした場合、夫々２００Ωと６ｐＦ程度
となる。従ってこのクロック信号線のもつ時定数は０．
５ｎｓ程度となり高速動作を前提とした場合無視できな
い遅延を生じる。
において、半導体チップを半周するクロック信号線を必
要とした場合、このクロック信号線の配線長は２０ｍｍ
となり、このクロック信号線がもつ抵抗と容量は通常の
プロセスを前提とした場合、夫々２００Ωと６ｐＦ程度
となる。従ってこのクロック信号線のもつ時定数は０．
５ｎｓ程度となり高速動作を前提とした場合無視できな
い遅延を生じる。
また、クロック入力端子２が１つであるので、半導体チ
ップ上のレイアウトの自由度が減るという欠点もある。
ップ上のレイアウトの自由度が減るという欠点もある。
本発明の目的は、半導体チップ上のクロック信号線の配
線長を短かくしてクロック信号のずれを少なくすると共
に波形の立上り、立下りの特性の変化を少なくすること
ができ、かつ半導体チップ上のレイアウトの自由度を上
げることができる半導体メモリを提供することにある。
線長を短かくしてクロック信号のずれを少なくすると共
に波形の立上り、立下りの特性の変化を少なくすること
ができ、かつ半導体チップ上のレイアウトの自由度を上
げることができる半導体メモリを提供することにある。
本発明の半導体メモリは、クロック信号に従って動作す
る内部回路を備えた半導体チップと、この半導体チップ
の内部回路に前記クロック信号を供給するための互いに
独立した複数のクロック入力端子とを有している。
る内部回路を備えた半導体チップと、この半導体チップ
の内部回路に前記クロック信号を供給するための互いに
独立した複数のクロック入力端子とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例とその周辺回路を示すブ
ロック図である。
ロック図である。
この実施例は、クロック信号に従って動作する内部回路
１１を備えた半導体チップ１と、この半導体チップ１の
内部回路１１にそれぞれ外部のクロック信号発生部２０
からクロック信号を供給するための互いに独立したクロ
ック入力端子２Ａ２Ｂと、各種信号を入出力する複数の
入出力端子３と有する構成となっている。
１１を備えた半導体チップ１と、この半導体チップ１の
内部回路１１にそれぞれ外部のクロック信号発生部２０
からクロック信号を供給するための互いに独立したクロ
ック入力端子２Ａ２Ｂと、各種信号を入出力する複数の
入出力端子３と有する構成となっている。
クロック入力端子２Ａに入力されたクロック信号は半導
体チップ１内の内部回路１１の主に左側に供給され、ク
ロック入力端子２Ｂに入力されたクロック信号は内部回
路１１の主に右側に供給されて、大きな半導体チップ１
でもクロック信号線が長く配線されない様にしている。
体チップ１内の内部回路１１の主に左側に供給され、ク
ロック入力端子２Ｂに入力されたクロック信号は内部回
路１１の主に右側に供給されて、大きな半導体チップ１
でもクロック信号線が長く配線されない様にしている。
また、クロック入力端子２Ａから入力されたクロック信
号を書込み側ブロックのクロック信号として用い、クロ
ック入力端子２Ｂから入力されたクロック信号を読出し
側ブロックのクロック信号として用いるというように、
動作ブロックごとにクロック入力端子を統一してもよい
。
号を書込み側ブロックのクロック信号として用い、クロ
ック入力端子２Ｂから入力されたクロック信号を読出し
側ブロックのクロック信号として用いるというように、
動作ブロックごとにクロック入力端子を統一してもよい
。
第２図は本発明の第２の実施例とその周辺回路を示すブ
ロック図である。
ロック図である。
この実施例は半導体チップが更に大きくなるため、２つ
の半導体チップＬＡ、ＩＢに分割してこれらの間を配線
４で接続し、半導体チップ組立１０として構成したもの
で、これら半導体チップＬＡ、ＩＢの内部回路１１Ａ、
ＩＩＢに対してもそれぞれ複数のクロック入力端子２ｃ
、 ２ｎ 。
の半導体チップＬＡ、ＩＢに分割してこれらの間を配線
４で接続し、半導体チップ組立１０として構成したもの
で、これら半導体チップＬＡ、ＩＢの内部回路１１Ａ、
ＩＩＢに対してもそれぞれ複数のクロック入力端子２ｃ
、 ２ｎ 。
２２．２Ｆが設けられている。
以上説明した様に本発明は、半導体チップの内部回路に
クロック信号を供給するクロック入力端子を独立に複数
設ける構成とすることにより、半導体チップ内のクロッ
ク信号線の長さを短かくすることができるので、クロッ
ク信号線のインピーダンスが小となり、半導体チップ上
の場所の違いによるクロック信号のずれを小さくするこ
とができると共に波形の立上り、立下がりの特性の変化
を小さくすることができ、かつ半導体チップ上のレイア
ウトの自由度を増すことができる効果がある。
クロック信号を供給するクロック入力端子を独立に複数
設ける構成とすることにより、半導体チップ内のクロッ
ク信号線の長さを短かくすることができるので、クロッ
ク信号線のインピーダンスが小となり、半導体チップ上
の場所の違いによるクロック信号のずれを小さくするこ
とができると共に波形の立上り、立下がりの特性の変化
を小さくすることができ、かつ半導体チップ上のレイア
ウトの自由度を増すことができる効果がある。
例えば、半導体チップの周囲長が４０ｍｍの場合、遅延
は０．１ｎｓ以下となり、全く無視しうる量となる。
は０．１ｎｓ以下となり、全く無視しうる量となる。
第１図は本発明の第１の実施例とその周辺回路を含むブ
ロック図、第２図は本発明の第２の実施例とその周辺回
路を含むブロック図、第３図は従来の半導体メモリの一
例とその周辺回路を含むブロック図である。 １．ＩＡ〜１ｃ・・・半導体チップ、２．２八〜２Ｆ・
・・クロック入力端子、３・・・入出力端子、４・・・
配線、１０・・・半導体チップ組立、１１．１１Ａ〜１
１ｃ・・・内部回路、２ｏ・・・クロック発生回路。
ロック図、第２図は本発明の第２の実施例とその周辺回
路を含むブロック図、第３図は従来の半導体メモリの一
例とその周辺回路を含むブロック図である。 １．ＩＡ〜１ｃ・・・半導体チップ、２．２八〜２Ｆ・
・・クロック入力端子、３・・・入出力端子、４・・・
配線、１０・・・半導体チップ組立、１１．１１Ａ〜１
１ｃ・・・内部回路、２ｏ・・・クロック発生回路。
Claims (2)
- （１）クロック信号に従って動作する内部回路を備えた
半導体チップと、この半導体チップの内部回路に前記ク
ロック信号を供給するための互いに独立した複数のクロ
ック入力端子とを有することを特徴とする半導体メモリ
。 - （２）内部回路が書込み側ブロックと読出し側ブロック
とに分かれ、クロック入力端子が前記書込み側ブロック
及び読出し側ブロックにそれぞれ独立して設けられた請
求項（１）記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339649A JPH03198283A (ja) | 1989-12-26 | 1989-12-26 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339649A JPH03198283A (ja) | 1989-12-26 | 1989-12-26 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03198283A true JPH03198283A (ja) | 1991-08-29 |
Family
ID=18329497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339649A Pending JPH03198283A (ja) | 1989-12-26 | 1989-12-26 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03198283A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7323789B2 (en) | 2004-10-28 | 2008-01-29 | Fujitsu Limited | Multiple chip package and IC chips |
-
1989
- 1989-12-26 JP JP1339649A patent/JPH03198283A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7323789B2 (en) | 2004-10-28 | 2008-01-29 | Fujitsu Limited | Multiple chip package and IC chips |
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