CN111105826A

CN111105826A - 数据接口电路及存储装置

Info

Publication number: CN111105826A
Application number: CN201811260394.9A
Authority: CN
Inventors: 范习安
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2018-10-26
Filing date: 2018-10-26
Publication date: 2020-05-05

Abstract

本公开提供了一种数据接口电路及存储装置，属于存储器技术领域。该数据接口电路包括至少一个数据焊盘、至少一个第一连接电路、时钟焊盘、第二连接电路和至少一个锁存器，其中，各第一连接电路与各数据焊盘一一对应；第一连接电路的输入端连接对应的数据焊盘；第二连接电路输入端与时钟焊盘连接；各锁存器与各第一连接电路一一对应；锁存器的输入端与对应的第一连接电路的输出端连接，锁存器的控制端与第二连接电路的输出端连接；各第一连接电路的延迟时间在设定时间范围内，且任一第一连接电路的路径长度大于第二连接电路的路径长度。该数据接口电路的具有较小的功耗。

Description

数据接口电路及存储装置

技术领域

本公开涉及存储器技术领域，尤其涉及一种数据接口电路及存储装置。

背景技术

在当今的存储器电路设计中，例如在DDR4(第四代双倍速率同步动态随机存储器)DRAM(动态随机存取存储器)的电路设计中，数据焊盘和时钟焊盘通常设置在同一排。时钟焊盘上的时钟信号通过时钟路径传输到锁存器(Latch)的控制端，数据焊盘的数据信号通过数据路径传输到锁存器的输入端，如此数据信号被时钟信号锁存在锁存器中并保持输出结果。

在现有技术中，锁存器在位置上与各个数据焊盘一一对应设置，其距离数据焊盘很近而远离时钟焊盘。然而，时钟路径由于传输的是高频的时钟信号，其功耗大，导致存储器的功耗增大。限制了存储器性能的提升。

所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种数据接口电路及存储装置，以降低数据接口电路的功耗。

为实现上述发明目的，本公开采用如下技术方案：

根据本公开的第一个方面，提供一种数据接口电路，包括：

至少一个数据焊盘；

至少一个第一连接电路，各所述第一连接电路与各所述数据焊盘一一对应；所述第一连接电路的输入端连接对应的所述数据焊盘；

时钟焊盘；

第二连接电路，输入端与所述时钟焊盘连接；

至少一个锁存器，各所述锁存器与各所述第一连接电路一一对应；所述锁存器的输入端与对应的所述第一连接电路的输出端连接，所述锁存器的控制端与所述第二连接电路的输出端连接；

各所述第一连接电路的延迟时间在设定时间范围内，且任一所述第一连接电路的路径长度大于所述第二连接电路的路径长度。

在本公开的一种示例性实施例中，任一所述第一连接电路包括：

第一引线，所述第一引线的输入端连接所述数据焊盘，所述第一引线的输出端连接所述锁存器的输入端；

虚拟连线，设置于所述第一引线的输入端和输出端之间，用于使所述第一连接电路的寄生电容和寄生电阻达到目标电容值和目标电阻值。

在本公开的一种示例性实施例中，所述虚拟连线的材料包括金属或多晶硅。

在本公开的一种示例性实施例中，所述虚拟连线的材料与所述第一引线相同。

在本公开的一种示例性实施例中，所述虚拟连线包括矩形，所述矩形的一端连接于所述第一引线。

在本公开的一种示例性实施例中，至少一个所述第一连接电路包括多个所述虚拟连线。

在本公开的一种示例性实施例中，任一所述第一连接电路还包括：

第一缓冲器，设置于所述第一引线的输入端和输出端之间。

在本公开的一种示例性实施例中，所述第二连接电路包括：

第二引线，所述第二引线的输入端连接所述时钟焊盘，所述第二引线的输出端连接所述锁存器的控制端；

第二缓冲器，设置于所述第二引线的输入端和输出端之间。

根据本公开的第一个方面，提供一种存储装置，包括上述的数据接口电路。

在本公开的一种示例性实施例中，所述存储装置为动态随机存取存储器。

根据本公开提供的数据接口电路，用于连接时钟焊盘和锁存器的控制端的第二连接电路的路径长度，大于用于连接数据焊盘和锁存器的输入端的第一连接电路的路径长度，因此，第二连接电路的路径长度相较于现有技术显著减小。由此，第二连接电路自身的电容和电阻及其与周围环境形成的寄生电容和寄生电阻均可以显著减小，因此第二连接电路的功耗将显著降低。由于第二连接电路上传输的时钟信号的频率远大于第一连接电路上传输的数据信号，因此第二连接电路上功耗的减小将远大于第一连接电路上功耗的增加，使得整个数据接口电路的总功耗降低，减小了功耗对数据接口电路的制约，便于提高数据接口电路的性能。

附图说明

通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。

图1是本公开一实施方式的数据接口电路的结构示意图。

图2是本公开另一实施方式的数据接口电路的结构示意图。

图中主要元件附图标记说明包括：

1、数据焊盘；2、第一连接电路；21、第一引线；22、虚拟连线；23、第一缓冲器；3、时钟焊盘；4、第二连接电路；41、第二引线；411、主引线；412、支引线；42、第二缓冲器；5、锁存器。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。

所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本公开的主要技术创意。

用语“一个”、“一”、用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。

在相关技术中，数据焊盘和锁存器的数量均为多个且一一对应，锁存器靠近对应的数据焊盘设置以减小数据路径的路径长度。然而，这种设置方式使得连接时钟焊盘和锁存器的时钟路径的长度远大于数据路径，使得时钟路径本身具有较大的电容和电阻，且能够与周围环境形成较大的寄生电容和寄生电阻，导致时钟路径的阻抗较大。由于时钟信号的频率远大于数据信号，因此时钟路径的功耗远大于数据路径上的功耗。

本公开实施方式中提供一种数据接口电路，该数据接口电路用于数据的传输。可以理解的是，数据既可以为地址/命令(ADDR/CMD)，也可以为其他形式和功能的数据。

如图1所示，该数据接口电路包括至少一个数据焊盘1、至少一个第一连接电路2、时钟焊盘3、第二连接电路4和至少一个锁存器5。

其中，各第一连接电路2与各数据焊盘1一一对应；第一连接电路2的输入端连接对应的数据焊盘1；第二连接电路4的输入端与时钟焊盘3连接；各锁存器5与各第一连接电路2一一对应；锁存器5的输入端与对应的第一连接电路2的输出端连接，锁存器5的控制端与第二连接电路4的输出端连接；各第一连接电路2的延迟时间在设定时间范围内，且任一第一连接电路2的路径长度大于第二连接电路4的路径长度。

根据本公开提供的数据接口电路，用于连接时钟焊盘3和锁存器5的控制端的第二连接电路4的路径长度，大于用于连接数据焊盘1和锁存器5的输入端的第一连接电路2的路径长度，因此，第二连接电路4的路径长度相较于现有技术显著减小。由此，第二连接电路4自身的电容和电阻及其与周围环境形成的寄生电容和寄生电阻均可以显著减小，因此第二连接电路4的功耗将显著降低。由于第二连接电路4上传输的时钟信号的频率远大于第一连接电路2上传输的数据信号，因此第二连接电路4上功耗的减小将远大于第一连接电路2上功耗的增加，使得整个数据接口电路的总功耗降低，减小了功耗对数据接口电路的制约，便于提高数据接口电路的性能。

下面结合附图对本公开实施方式提供的数据接口电路的各部件进行详细说明：

如图1所示，在一实施方式中，数据焊盘1的数量可以为多个，且各个数据焊盘1可以与时钟焊盘3设置为一排，以便于外部电路的连接。当然地，数据焊盘1还可以按照其他方式进行排布，包括但不限于呈矩形阵列排布、呈曲线排布等。

数据焊盘1的数量可以根据数据接口电路的技术要求进行确定，例如可以为四个、十四个等，本公开对此不做特殊的限定。

可以理解的是，数据焊盘1用于与外部电路连接，接收外部电路传输过来的数据信号。该外部电路既可以是数据接口电路所在的器件以外的电路，也可以是数据接口电路所在的器件在数据接口电路以外部分的电路。

第一连接电路2用于连接数据焊盘1和锁存器5的输入端，且各第一连接电路2的延迟时间在设定时间范围内。各第一连接电路2的延迟时间需要基本一致，使得各个数据焊盘1上的数据基本可以同步到达各个锁存器5。设定时间范围可以根据数据接口电路的技术要求进行设定，本公开对此不做特殊的限定。

第一连接电路2的路径长度需要大于第二连接电路4的路径长度，以便保证第二连接电路4的路径长度显著的减小。其中，第一连接电路2的路径长度可以指的是，数据焊盘1上的数据信号传输到相应的锁存器5所经历的路径的长度。相应的，第二连接电路4的路径长度可以指的是，时钟焊盘3上的时钟信号传输到相应的锁存器5所经历的路径的长度。

如图1所示，第一连接电路2可以包括第一引线21和虚拟连线(dummy line)22。第一引线21的输入端连接数据焊盘，第一引线21的输出端连接锁存器5的输入端。虚拟连线22设置于第一引线21的输入端和输出端之间，用于使第一连接电路2的寄生电容和寄生电阻达到目标电容值和目标电阻值。

可以理解的是，第一引线21和/或第二引线41既可以为由同一种导电材料组成的引线，也可以为多种不同的导电材料组成的引线，还可以在不同的位置采用不同的导电材料。第一引线21和/或第二引线41可以设置在同一层上，也可以通过过孔连线、桥接连线等不同的方式设置在不同的层上。第一引线21和/或第二引线41在宽度和厚度上，也可以根据周围环境的变化而改变，以满足第一连接电路2和/或第二连接电路4性能上的要求。

第一引线21和/或第二引线41既可以是一个连续且不间断的引线，也可以是多个不同的引线片段相互直接连接而成的结构，还可以是借助可导电器件间接连接而成的结构。举例而言，当一导电器件设置于第一引线21时，则第一引线21在该导电器件处至少被分为两个引线片段，其中靠近第一引线21的输入端的引线片段连接导电器件的输入端，靠近第一引线21的输出端的引线片段连接导电器件的输出端。

虚拟连线22可以为一由导电材料制备而成的片状结构，并且与第一引线21连接。虚拟连线22可以与周围环境形成寄生电容和寄生电阻，因此，当虚拟连线22的面积、位置等发生变化时，其寄生电容和寄生电阻将改变，进而改变第一连接电路2的寄生电容和寄生电阻，导致第一连接电路2的延迟时间发生变化。相应的，不同的第一引线21可以与相应的虚拟连线22相互配合，进而保证第一连接电路2的延迟时间保持在设定的时间范围内。

由于虚拟连线22可以补偿第一连接电路2的寄生电容和寄生电阻，因此在布设第一引线21时，可以不必使得不同的第一连接电路2的第一引线21之间具有相同的寄生电容和寄生电阻等参数。各个第一连接电路2，可以根据周围的环境、数据焊盘1的位置、锁存器5的位置以及其他因素等，灵活地设置第一引线21，以便于降低第一引线21的布线复杂性和减小第一引线21的路径长度等。根据第一引线21的电性参数，可以通过相应的虚拟连线22对第一连接电路2的各个参数进行补偿，进而使得第一连接电路2的延迟时间保持在设定的时间范围内。

虚拟连线22的尺寸可以根据计算获得。根据各个第一连接电路2对延迟时间的要求，即使得延迟时间在设定时间范围内，可以计算出各个第一连接电路2的目标电容，进而可以计算出第一连接电路2上的虚拟连线22的寄生电容和寄生电阻，求得虚拟连线22的面积。

虚拟连线22的材料可以选择具有良好导电率的材料，例如可以选择金属材料等。可以理解的是，虚拟连线22不仅仅可以采用单一材料，还可以采用多种不同的导电材料，也可以是由不同的导电材料组成的导电结构的组合。举例而言，在一实施方式中，虚拟连线22可以为钼膜层、铝膜层和钼膜层三层层叠的结构。

虚拟连线22可以与第一引线21连接，因此，可以在制备第一引线21与虚拟连线22相连的部分时同时制备出虚拟连线22。如此虚拟连线22的材料与第一引线21相同，或者虚拟连线22的材料与第一引线21连接虚拟连线22的部分的材料相同。举例而言，在一实施方式中，可以通过构图工艺在基底上制备出虚拟连线22及第一引线21与虚拟连线22连接的部分。构图工艺通常可以包括在基底上形成一导电材料膜层，然后在导电材料膜层上形成光刻胶层，利用掩膜板进行曝光，将掩膜板上的图案转移到光刻胶层上，曝光获得光刻胶图案，然后通过刻蚀去除导电材料膜层暴露的部分，去除残留的光刻胶层，进而获得由导电材料组成的图案。当然的，在其他实施方式中，虚拟连线22及第一引线21与虚拟连线22连接的部分还可以通过剥离工艺(lift-off)、印刷工艺、蒸镀工艺或者其他方法制备，本公开在此不一一详述。

虚拟连线22的形状在周围环境和制备工艺允许的范围内可以为多种不同的形状，例如可以为矩形、正方形、圆形、椭圆形或者其他形状，其可以设置在第一引线21的一侧，也可以被贯穿的第一引线21分为两个不同的部分。

举例而言，在一实施方式中，如图1所示，虚拟连线22的形状为矩形，矩形的一短边与第一引线21平行且连接，如此，虚拟连线22设置在该第一引线21的一侧。各个第一连接电路2的虚拟连线22的宽度(即短边尺寸)和长度(即长边尺寸)可以不相同。

在一实施方式中，如图2所示，在至少一个第一连接电路2上的虚拟连线22的数量可以为多个。如此，可以利用多个面积比较小的虚拟连线22来替代一个比较大的虚拟连线22，进而提高虚拟连线22设置的灵活性，减小第一引线21周围环境对虚拟连线22的尺寸限制。

在一实施方式中，如图1所示，为了提高第一连接电路2传输数据信号的能力，第一连接电路2上还可以设置第一缓冲器23，第一缓冲器23设置于第一引线21的输入端和输出端之间。第一缓冲器23可以靠近数据焊盘1设置。在本公开的其他实施方式中，第一连接电路2上还可以设置其他器件，如驱动器等，这些其他的器件也可以设置在第一引线21上。

可以理解的是，当第一引线21上设置缓冲器、驱动器或者其他器件时，所有这些器件的电性参数(如电容、电阻等)引起的第一连接电路2的电性参数的变化，均可以通过相应的虚拟连线22进行补偿，使得第一连接电路2的延迟时间保持在设定时间范围内。

时钟焊盘3通过第二连接电路4连接各个锁存器5的控制端，实现对各个锁存器5的同步控制。由于时钟信号具有较高的频率，因此第二连接电路4可以在允许范围内尽量减小其路径长度，以便尽量降低其功耗。

如图1所示，第二连接电路4可以包括第二引线41。第二引线41的输入端连接时钟焊盘3，第二引线41的输出端连接锁存器5的控制端。当第二引线41的路径长度比较小时，第二引线41的电阻、寄生电容和寄生电阻比较小，因此其功耗比较低，可以降低数据接口电路的功耗。

在一实施方式中，如图1所示，第二引线41可以包括主引线411和多个支引线412，各支引线412与锁存器5一一对应设置。其中，各个支引线412的一端分别连接各自对应的锁存器5，各个支引线412的另一端分别连接主引线411，主引线411连接时钟焊盘3。

在另一实施方式中，如图1所示，第二连接电路4还可以包括第二缓冲器42，第二缓冲器42可以设置在第二引线41的输入端和输出端之间，用于提高时钟信号在第二连接电路4的传输能力。在一更为具体的实施方案中，第二缓冲器42可以设置于主引线411上。

当然的，在其他的实施方式中，第二连接电路4还可以包括其他的器件，如驱动器等；这些其他的器件，可以设置在第二引线41上。

可以理解的是，第二连接电路4的路径长度越小，其上时钟信号的损耗等将越小，其所需的用于提高时钟信号传输能力的辅助器件(如缓冲器、驱动器等)的数量越少，越少的辅助器件所产生的功耗将越小，进而降低第二连接电路4的功耗。

本公开还提供一种存储装置，该存储装置包括上述数据接口电路实施方式所描述的数据接口电路。该存储装置可以为随机存取存储器(RAM)、只读存储器(ROM)、闪存(FlashMemory)、先进先出存储器(FIFO)、先进后出存储器(FILO)或者其他种类的存储器。举例而言，该存储装置可以为DDR4动态随机访问存储器(DRAM)。

本公开实施方式的存储装置采用的数据接口电路与上述数据接口电路的实施方式中的数据接口电路相同，因此，具有相同的有益效果，在此不再赘述。

应可理解的是，本公开不将其应用限制到本说明书提出的部件的详细结构和布置方式。本公开能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本公开的范围内。应可理解的是，本说明书公开和限定的本公开延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本公开的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本公开的最佳方式，并且将使本领域技术人员能够利用本公开。

Claims

1.一种数据接口电路，其特征在于，包括：

至少一个数据焊盘；

时钟焊盘；

第二连接电路，输入端与所述时钟焊盘连接；

2.根据权利要求1所述的数据接口电路，其特征在于，任一所述第一连接电路包括：

3.根据权利要求2所述的数据接口电路，其特征在于，所述虚拟连线的材料包括金属或多晶硅。

4.根据权利要求3所述的数据接口电路，其特征在于，所述虚拟连线的材料与所述第一引线相同。

5.根据权利要求3所述的数据接口电路，其特征在于，所述虚拟连线形状包括矩形，所述矩形的一端连接于所述第一引线。

6.根据权利要求3所述的数据接口电路，其特征在于，至少一个所述第一连接电路包括多个所述虚拟连线。

7.根据权利要求3所述的数据接口电路，其特征在于，任一所述第一连接电路还包括：

第一缓冲器，设置于所述第一引线的输入端和输出端之间。

8.根据权利要求1所述的数据接口电路，其特征在于，所述第二连接电路包括：

第二缓冲器，设置于所述第二引线的输入端和输出端之间。

9.一种存储装置，包括权利要求1～8任一项所述的数据接口电路。

10.根据权利要求9所述的存储装置，其特征在于，所述存储装置为动态随机存取存储器。