JP2016035792A - 半導体装置 - Google Patents

Abstract

【課題】チップ面積を縮小しつつ、クロック信号を高精度に位相制御する半導体装置を提供する。
【解決手段】クロック信号ＣＬＫ１の位相を調整することによりクロック信号ＣＬＫ２を生成する調整回路２４と、クロック信号ＣＬＫ２に同期してデータＤＱの出力を行うデータ出力回路２３とを含むメモリチップ２０と、クロック信号ＣＬＫ１の位相を調整することによりクロック信号ＣＬＫ３を生成する調整回路３２と、クロック信号ＣＬＫ３に同期して、メモリチップ２０から出力されるデータＤＱを取り込むデータ入力回路３４とを含むコントロールチップ３０と、を備える。コースディレイラインである調整回路２４とファインディレイラインである調整回路３２が、それぞれ異なる半導体チップに分散して設けられていることから、チップ面積を削減することが可能となる。
【選択図】図４

Description

本発明は半導体装置に関し、特に、クロック信号に同期して動作する複数の半導体チップからなる半導体装置に関する。

同期型のＤＲＡＭ（Dynamic Random Access Memory）のようにクロック信号に同期した動作を行う半導体装置においては、位相制御されたクロック信号が必要となることがある。位相制御されたクロック信号は、主にＤＬＬ回路によって生成される（特許文献１参照）。

一般的なＤＬＬ回路は、調整ピッチの大きいコースディレイラインと調整ピッチの小さいファインディレイラインからなり、これらが直列に接続された構成を有している。コースディレイライン及びファインディレイラインは、いずれもチップ上の占有面積が比較的大きい回路ブロックであるが、特に、アナログ動作を行うタイプのファインディレイラインは、チップ上の占有面積が大きい。

特開２０１３−１８３４１５号公報

一部の半導体装置においては、チップ面積を削減すべく、ＤＬＬ回路のファインディレイラインが省略されることがある。このような手法は、クロック信号の周波数が比較的低い場合には有効であるが、近年においては非常に周波数の高いクロック信号が用いられることが多いため、ファインディレイラインを省略することは困難である。

本発明による半導体装置は、第１のクロック信号の位相を調整することにより第２のクロック信号を生成する第１の調整回路と、前記第２のクロック信号に同期してデータの入力又は出力を行う第１のデータ回路とを含む第１の半導体チップと、前記第１のクロック信号の位相を調整することにより第３のクロック信号を生成する第２の調整回路と、前記第３のクロック信号に同期して、前記第１の半導体チップから出力される前記データを取り込み、或いは、前記第１の半導体チップに入力すべき前記データを出力する第２のデータ回路とを含む第２の半導体チップと、を備え、前記第１及び第２の調整回路は、互いに調整ピッチが異なることを特徴とする。

本発明によれば、クロック信号の位相を調整する２つの調整回路がそれぞれ異なる半導体チップに分散して設けられていることから、チップ面積を削減することが可能となる。

本発明の好ましい第１の実施形態による半導体装置１０の構造を説明するための模式的な断面図である。 半製品１０Ａの構造を説明するための模式的な断面図である。 メモリチップ２０の主面２０Ｆの平面図である。 メモリチップ２０及びコントロールチップ３０の主要部の回路構成を示す第１のブロック図であり、リード動作に関わる部分を抜き出して示している。 メモリチップ２０及びコントロールチップ３０の主要部の回路構成を示す第２のブロック図であり、ライト動作に関わる部分を抜き出して示している。 調整回路（ＣＤＬ）２４及び調整回路（ＦＤＬ）３２の制御方法を説明するための第１の波形図である。 調整回路（ＣＤＬ）２４及び調整回路（ＦＤＬ）３２の制御方法を説明するための第２の波形図である。 変形例によるメモリチップ２０及びコントロールチップ３０の主要部の回路構成を示すブロック図であり、リード動作に関わる部分を抜き出して示している。 本発明の第２の実施形態による半導体装置１００の構造を説明するための模式的な断面図である。 半製品１００Ａの構造を説明するための模式的な断面図である。 貫通電極ＴＳＶ１，ＴＳＶ２の接続状態を説明するための模式図である。 貫通電極ＴＳＶ１の構造を示す断面図である。 本発明の第３の実施形態による半導体装置２００の構造を説明するための模式的な断面図である。 本発明の第４の実施形態による半導体装置３００の構造を説明するための模式的な断面図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態による半導体装置１０の構造を説明するための模式的な断面図である。

図１に示すように、本実施形態による半導体装置１０は、メモリチップ２０とコントロールチップ３０が積層された構成を有している。メモリチップ２０はいわゆるワイドＩＯ型のＤＲＡＭであり、その主面２０Ｆには複数の表面マイクロバンプＭＦＢ及び複数のテストパッドＴＰが設けられている。主面２０Ｆとは、トランジスタなどの回路素子が形成されている側の面であり、図１に示す例ではメモリチップ２０の主面２０Ｆは下側を向いている。つまり、本実施形態ではメモリチップ２０がコントロールチップ３０上にフェイスダウン方式で積層されている。

コントロールチップ３０は、メモリチップ２０の動作を制御する半導体チップ（ＳＯＣ；Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）であり、回路基板４０上にフェイスダウン方式で搭載されている。つまり、コントロールチップ３０は、主面３０Ｆが回路基板４０側を向き、裏面３０Ｂがメモリチップ２０側を向くように搭載されている。コントロールチップ３０の主面３０Ｆには複数の表面マイクロバンプＣＦＢが形成され、コントロールチップ３０の裏面３０Ｂには複数の裏面マイクロバンプＣＢＢが形成されている。表面マイクロバンプＣＦＢは回路基板４０に設けられた基板電極４１に接合され、裏面マイクロバンプＣＢＢはメモリチップ２０に設けられた表面マイクロバンプＭＦＢに接合されている。そして、コントロールチップ３０に設けられた内部回路は、表面マイクロバンプＣＦＢに接続されるとともに、コントロールチップ３０を貫通して設けられた貫通電極ＴＳＶ（Through Substrate Via）を介して裏面マイクロバンプＣＢＢに接続されている。

回路基板４０は、メモリチップ２０及びコントロールチップ３０が搭載された上面側に基板電極４１が設けられ、下面側に外部端子４２が設けられた構造を有している。基板電極４１と外部端子４２は、回路基板４０を貫通して設けられた図示しないスルーホール導体を介して相互に接続されている。また、基板電極４１の上面には、メモリチップ２０及びコントロールチップ３０を覆うように封止樹脂５０が設けられ、これにより１パッケージの半導体装置１０として提供される。

かかる構成により、外部端子４２を介して入力される信号（アドレス信号、コマンド信号、クロック信号、ライトデータなど）は、まずコントロールチップ３０に入力され、コントロールチップ３０による必要な信号処理を経て、メモリチップ２０に供給される。一方、メモリチップ２０から出力される信号（リードデータなど）は、コントロールチップ３０に入力され、コントロールチップ３０による必要な信号処理を経て、外部端子４２から外部に出力される。

半導体装置１０の製造工程においては、回路基板４０上にコントロールチップ３０及びメモリチップ２０を搭載した後、封止樹脂５０によってこれらのチップ２０，３０を封止しても構わないし、図２に示す半製品１０Ａを用意し、これをコントロールチップ３０及び回路基板４０に接続しても構わない。図２に示す半製品１０Ａは、メモリチップ２０とその主面２０Ｆを除く各面を覆う封止樹脂５０からなる。このような半製品１０Ａを用いれば、仕様や用途によって異なるコントロールチップ３０を適宜接続することができるため、汎用性を高めることが可能となる。

図３は、メモリチップ２０の主面２０Ｆの平面図である。

図３に示すように、メモリチップ２０の主面２０Ｆには、Ｘ方向およびＹ方向にマトリクス状に配置された４つのチャネルＣｈＡ〜ＣｈＤが設けられる。各チャネルＣｈＡ〜ＣｈＤは、それぞれが単独のＤＲＡＭとして動作可能な半導体メモリ装置であり、したがって、メモリチップ２０は４つの独立したＤＲＡＭが１チップ化された構成を有している。

メモリチップ２０の主面２０Ｆには、各チャネルＣｈＡ〜ＣｈＤに対応する複数のマイクロバンプＭＦＢａ〜ＭＦＢｄが設けられている。各チャネルＣｈＡ〜ＣｈＤに割り当てられるデータ用のマイクロバンプＭＦＢａ〜ＭＦＢｄ、すなわちデータ入出力端子の数は、それぞれ例えば１２８個と非常に多く、また、電源用のマイクロバンプＭＦＢａ〜ＭＦＢｄなども多数必要であることから、チャネルＣｈＡ〜ＣｈＤごとに例えば３００個程度のマイクロバンプＭＦＢａ〜ＭＦＢｄが設けられる。このため、チップ全体で１０００個を超えるマイクロバンプＭＦＢが用いられることになる。

これらマイクロバンプＭＦＢの中には、ダイレクトアクセス端子と呼ばれるテスト端子が含まれる。但し、マイクロバンプＭＦＢのサイズは非常に微小であることから、テスタのプローブをテスト端子に接触させることは困難である。このため、各テスト端子には、テスタのプローブを接触させるためのテストパッドＴＰがそれぞれ割り当てられている。テストパッドＴＰは、テスタのプローブを容易に接触させられるよう、マイクロバンプＭＦＢよりも大きな平面サイズを有している。かかる構成により、積層前、例えばウェハ状態のメモリチップ２０に対しては、テストパッドＴＰを用いて動作テストを行うことができ、コントロールチップ３０に積層した後は、コントロールチップ３０を介して外部からテスト用のマイクロバンプＭＦＢにアクセスすることで、メモリチップ２０の動作テストを行うことができる。

図４は、メモリチップ２０及びコントロールチップ３０の主要部の回路構成を示す第１のブロック図であり、リード動作に関わる部分を抜き出して示している。

図４に示すように、メモリチップ２０は、メモリセルアレイ２１と、メモリセルアレイ２１にアクセスするためのアクセス回路２２を備えている。アクセス回路２２は、コントロールチップ３０から供給されるアドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づき、メモリセルアレイ２１に対してアクセスを行う。そして、コマンド信号ＣＭＤがリード動作を示している場合、メモリセルアレイ２１に含まれるメモリセルのうち、アドレス信号ＡＤＤによって指定されるメモリセルからデータＤＱが読み出され、データ出力回路２３を介してコントロールチップ３０に出力される。

データ出力回路２３から出力されるデータＤＱの出力タイミングは、第２のクロック信号ＣＬＫ２によって規定される。クロック信号ＣＬＫ２は、コントロールチップ３０から供給される第１のクロック信号ＣＬＫ１をコースディレイラインである調整回路（ＣＤＬ）２４によって遅延することによって生成される。調整回路（ＣＤＬ）２４の遅延量は、カウンタ回路２５のカウント値ＣＮＴＣによって定められる。

一方、コントロールチップ３０は、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを生成する制御回路３１を備える。制御回路３１は、クロック信号ＣＬＫ１の生成及びカウンタ回路２５のカウント値ＣＮＴＣを更新するためのアップダウン信号ＵＤの生成も行う。クロック信号ＣＬＫ１は、ファインディレイラインである調整回路（ＦＤＬ）３２に供給され、これを遅延することによって第３のクロック信号ＣＬＫ３が生成される。調整回路（ＦＤＬ）３２の遅延量は、カウンタ回路３３のカウント値ＣＮＴＦによって定められる。クロック信号ＣＬＫ３はデータ入力回路３４に供給され、メモリチップ２０から転送されるデータＤＱを取り込むタイミング信号として用いられる。そして、データ入力回路３４によって取り込まれたデータＤＱは、制御回路３１に供給される。

ここで、コントロールチップ３０に含まれる調整回路（ＦＤＬ）３２の調整ピッチは、メモリチップ２０に含まれる調整回路（ＣＤＬ）２４の調整ピッチよりも大きい。一例として、調整回路（ＣＤＬ）２４の調整ピッチは数１００ｐｓであり、調整回路（ＦＤＬ）３２の調整ピッチは数ｐｓ〜１０ｐｓである。

このように、本実施形態においては、コースディレイラインである調整回路（ＣＤＬ）２４とファインディレイラインである調整回路（ＦＤＬ）３２がそれぞれ別個の半導体チップに集積されている。したがって、メモリチップ２０側においてはクロック信号の粗調整のみが行われ、コントロールチップ３０側においてはクロック信号の微調整のみが行われる。つまり、メモリチップ２０からは粗調整されたクロック信号ＣＬＫ２に同期してデータＤＱが出力され、コントロールチップ３０は微調整されたクロック信号ＣＬＫ３に同期してデータＤＱを取り込む。

図５は、メモリチップ２０及びコントロールチップ３０の主要部の回路構成を示す第２のブロック図であり、ライト動作に関わる部分を抜き出して示している。尚、図４に示した要素と同一の要素には同一の符号を付し、重複する説明は省略する。

図５に示すように、メモリチップ２０にはデータ入力回路２６が含まれ、コントロールチップ３０にはデータ出力回路３６が含まれる。そして、コマンド信号ＣＭＤがライト動作を示している場合、コントロールチップ３０の制御回路３１からデータＤＱが出力され、データ出力回路３６を介してメモリチップ２０に転送される。メモリチップ２０に入力されたデータＤＱは、データ入力回路２６によって取り込まれ、メモリセルアレイ２１に供給される。これにより、アドレス信号ＡＤＤによって指定されるメモリセルにデータＤＱが書き込まれる。

この時、データ出力回路３６によるデータＤＱの出力タイミングは、クロック信号ＣＬＫ３によって制御される。一方、データ入力回路２６によるデータＤＱの取り込みタイミングは、クロック信号ＣＬＫ２によって制御される。

次に、コースディレイラインである調整回路（ＣＤＬ）２４及びファインディレイラインである調整回路（ＦＤＬ）３２による遅延量の決定方法について説明する。

まず、カウンタ回路２５のカウント値ＣＮＴＣが初期値を示している状態でテストデータのリード動作を実行する。テストデータのデータパターンは既知であり、したがって読み出されたテストデータと期待値を比較することにより、データＤＱを正しく取り込めたか否かを判定することができる。かかる判定は、図４に示す判定回路３５にて行われ、判定の結果を示す判定信号ＰＦ１は制御回路３１にフィードバックされる。

次に、制御回路３１は、アップダウン信号ＵＤを用いてカウンタ回路２５のカウント値ＣＮＴＣを１ピッチだけカウントアップ又はカウントダウンし、これにより調整回路（ＣＤＬ）２４の遅延量を変化させる。この状態で再びテストデータのリード動作を実行し、判定回路３５を用いた判定を行う。このような動作を繰り返し実行することにより、最適な遅延量を得ることができるカウント値ＣＮＴＣを特定することができる。そして、最適な遅延量を得ることができるカウント値ＣＮＴＣをカウンタ回路２５に設定すれば、調整回路（ＣＤＬ）２４の調整が完了し、図６に示すように、所望の位相を有するクロック信号ＣＬＫ２を得ることができる。

調整回路（ＣＤＬ）２４の調整が完了すると、次に、調整回路（ＦＤＬ）３２の調整を行う。まず、カウンタ回路３３のカウント値ＣＮＴＦが初期値を示している状態でテストデータのリード動作を実行し、判定回路３５を用いた判定を行う。判定の結果を示す判定信号ＰＦ２は、カウンタ回路３３に供給される。

次に、カウンタ回路３３のカウント値ＣＮＴＦを１ピッチだけカウントアップ又はカウントダウンし、これにより調整回路（ＦＤＬ）３３の遅延量を変化させる。この状態で再びテストデータのリード動作を実行し、判定回路３５を用いた判定を行う。このような動作を繰り返し実行することにより、最適な遅延量を得ることができるカウント値ＣＮＴＦを特定することができる。図６に示す符号ＣＬＫ３は、それぞれ対応するカウント値ＣＮＴＦにおけるクロック信号ＣＬＫ３の立ち上がりエッジの位置を示しており、データ入力回路３４によるデータＤＱの取り込みをどのタイミングで実行すれば正しくデータＤＱをラッチできるのか、正確に判定することが可能となる。そして、最適な遅延量を得ることができるカウント値ＣＮＴＦをカウンタ回路３３に設定すれば、調整回路（ＦＤＬ）３３の調整が完了する。

以上の動作を行うことにより、リード動作時におけるクロック信号ＣＬＫ２，ＣＬＫ３の位相を正しく制御することが可能となる。また、ライト動作時におけるクロック信号ＣＬＫ２，ＣＬＫ３の位相についても、以下の動作によって決定することができる。

まず、上述した方法によって調整回路（ＣＤＬ）２４の調整を完了した後、カウンタ回路３３のカウント値ＣＮＴＦが初期値を示している状態でテストデータのライト動作を実行する。次に、カウンタ回路３３のカウント値ＣＮＴＦを１ピッチだけカウントアップ又はカウントダウンし、これにより調整回路（ＦＤＬ）３３の遅延量を変化させる。この状態で再びテストデータのライト動作を実行する。かかるライト動作は、アドレスを変えて行う必要がある。このような動作を繰り返し実行すると、図７に示すように、出力タイミングが僅かに異なるデータＤＱをメモリチップ２０に入力することができる。

そして、メモリセルアレイ２１に書き込まれたデータＤＱを順次読み出し、期待値と比較すれば、コントロールチップ３０からどのタイミングで出力されたデータＤＱがメモリチップ２０に正しく取り込むことができたのか、評価することが可能となる。そして、最適な遅延量を得ることができるカウント値ＣＮＴＦをカウンタ回路３３に設定すれば、調整回路（ＦＤＬ）３３の調整が完了する。

このようにして調整回路（ＣＤＬ）２４及び調整回路（ＦＤＬ）３３の調整を行えば、リード動作時及びライト動作時のいずれにおいても、最適なタイミングでデータＤＱの転送を行うことができる。つまり、メモリチップ２０に調整回路（ＣＤＬ）２４と調整回路（ＦＤＬ）３３の両方が搭載されている場合と同様の効果を得ることが可能となる。そして、本実施形態では、メモリチップ２０に調整回路（ＦＤＬ）３３が搭載されておらず、クロック信号の微調整はコントロールチップ３０側で行われることから、メモリチップ２０のチップ面積を削減することができる。

図８は、変形例によるメモリチップ２０及びコントロールチップ３０の主要部の回路構成を示すブロック図であり、リード動作に関わる部分を抜き出して示している。

図８に示す例では、メモリチップ２０にレプリカ回路２７及び位相判定回路２８が追加されている。レプリカ回路２７は、調整回路（ＣＤＬ）２４から出力されるクロック信号ＣＬＫ２を遅延させることにより、第４のクロック信号ＣＬＫ４を生成する回路である。レプリカ回路２７はデータ出力回路２３のレプリカであり、したがってその遅延量はデータ出力回路２３の遅延量と実質的に一致している。

レプリカ回路２７から出力されるクロック信号ＣＬＫ４は、位相判定回路２８に入力される。位相判定回路２８は、クロック信号ＣＬＫ１とクロック信号ＣＬＫ４の位相を比較し、その判定結果に基づいて判定信号ＰＤを生成する。判定信号ＰＤはカウンタ回路２５に入力され、カウンタ回路２５のカウント値ＣＮＴＣは判定信号ＰＤに基づいてカウントアップ又はカウントダウンされる。

このような構成を有するメモリチップ２０を用いれば、コントロールチップ３０側からカウンタ回路２５を制御する必要が無くなり、メモリチップ２０側において調整回路（ＣＤＬ）２４の遅延量を自立的に決定することが可能となる。しかも、調整回路（ＣＤＬ）２４の遅延量を決定するためにテストデータを用いたリード動作などを実際に行う必要もなくなる。

次に、本発明の第２の実施形態について説明する。

図９は、本発明の第２の実施形態による半導体装置１００の構造を説明するための模式的な断面図である。

図９に示すように、本実施形態による半導体装置１００は、コントロールチップ３０上に４つのメモリチップ５１〜５４が積層された構成を有している。メモリチップ５１〜５４は、上述したメモリチップ２０と同じ回路構成を有するチップである。メモリチップ５１〜５４の主面５１Ｆ〜５４Ｆには複数の表面マイクロバンプＭＦＢ及び複数のテストパッドＴＰが設けられ、メモリチップ５１〜５３の裏面５１Ｂ〜５３Ｂには複数の裏面マイクロバンプＭＢＢが設けられている。最上層に位置するメモリチップ５４の裏面５４Ｂには裏面マイクロバンプＭＢＢは設けられていない。

メモリチップ５１〜５３には、表面マイクロバンプＭＦＢと裏面マイクロバンプＭＢＢとを接続する貫通電極ＴＳＶが設けられている。そして、下層に位置するコントロールチップ３０又はメモリチップ５１〜５３の裏面マイクロバンプＭＢＢと、上層に位置するメモリチップ５１〜５４の表面マイクロバンプＭＦＢが互いに接合された構成を有している。

メモリチップ５４に裏面マイクロバンプＭＢＢ及び貫通電極ＴＳＶを設けないのは、メモリチップ５４が半導体装置１００の最上段に位置するチップであるため、メモリチップ５４に供給された信号をさらに他のチップに転送する必要がないからである。このようにメモリチップ５４に貫通電極ＴＳＶ及び裏面マイクロバンプＭＢＢを形成しない場合、図９に例示するようにメモリチップ５４を他のメモリチップ５１〜５３に比べて厚くすることができる。その結果、半導体装置１００の製造の際に、熱応力（メモリチップ５１〜５４を積層するときに発生する熱応力）によるチップの変形を抑制することが可能になる。ただし、メモリチップ５４として、メモリチップ５１〜５３と同様の構造を有するチップを用いてもよいのは勿論である。

半導体装置１００の製造工程においては、回路基板４０上にコントロールチップ３０及びメモリチップ５１〜５４を搭載した後、封止樹脂６０によってこれらのチップ３０，５１〜５４を封止しても構わないし、図１０に示す半製品１００Ａを用意し、これをコントロールチップ３０及び回路基板４０に接続しても構わない。図１０に示す半製品１００Ａは、メモリチップ５１の主面５１Ｆが露出されるよう、メモリチップ５１〜５４を覆う封止樹脂６０を備える。このような半製品１００Ａを用いれば、仕様や用途によって異なるコントロールチップ３０を適宜接続することが可能となる。

メモリチップ５１〜５３に設けられた貫通電極ＴＳＶには、第１のタイプの貫通電極ＴＳＶ１と、第２のタイプの貫通電極ＴＳＶ２が含まれる。

図１１（ａ），（ｂ）は、それぞれ貫通電極ＴＳＶ１，ＴＳＶ２の接続状態を説明するための模式図である。

図１１（ａ）に示す貫通電極ＴＳＶ１は、積層方向から見た平面視で、すなわち図９に示す矢印Ａから見た場合に、同じ平面位置に設けられた他層の貫通電極ＴＳＶ１と短絡されている。つまり、図１１（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の信号パスが構成されている。この信号パスは、各メモリチップ５１〜５４の内部回路２に接続されている。したがって、この信号パスに対し、メモリチップ５１の主面５１Ｆを介してコントロールチップ３０から供給される入力信号（コマンド信号、アドレス信号、クロック信号、ライトデータなど）は、各メモリチップ５１〜５４の内部回路２に共通に入力される。また、各メモリチップ５１〜５４の内部回路２からこの信号パスに供給される出力信号（リードデータなど）は、ワイヤードオアされてメモリチップ５１の主面５１Ｆからコントロールチップ３０に出力される。

図１２は、貫通電極ＴＳＶ１の構造を示す断面図である。

図１２に示すように、貫通電極ＴＳＶ１は半導体基板９０及びその表面の層間絶縁膜９１を貫通して設けられている。貫通電極ＴＳＶ１と半導体基板９０の間には絶縁膜９２が設けられており、これによって、貫通電極ＴＳＶ１と半導体基板９０との絶縁が確保される。

貫通電極ＴＳＶ１の下端は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、メモリチップ５１〜５３の主面に設けられた表面マイクロバンプＭＦＢに接続される。一方、貫通電極ＴＳＶ１の上端は、メモリチップ５１〜５３の裏面マイクロバンプＭＢＢに接続される。裏面マイクロバンプＭＢＢは、上層のメモリチップ５２〜５４に設けられた表面マイクロバンプＭＦＢに接続される。これにより、平面視で同じ位置に設けられた２つの貫通電極ＴＳＶ１は、互いに短絡された状態となる。図１１（ａ）に示した内部回路２との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。

図１１（ｂ）に示す貫通電極ＴＳＶ２は、平面視で異なる位置に設けられた他のメモリチップの貫通電極ＴＳＶ２と短絡されている。具体的に説明すると、各メモリチップ５１〜５３には、平面視で同じ位置にそれぞれ４つの貫通電極ＴＳＶ２が設けられ、下層のメモリチップに設けられたＮ（Ｎ＝１〜３）番目の貫通電極ＴＳＶ２は、上層のメモリチップに設けられたＮ＋１番目の貫通電極ＴＳＶ２に接続される。下層のメモリチップに設けられた４番目の貫通電極ＴＳＶ２（図１１（ｂ）では最も右側の貫通電極ＴＳＶ２）は、上層のメモリチップに設けられた１番目の貫通電極ＴＳＶ２（図１１（ｂ）では最も左側の貫通電極ＴＳＶ２）に接続される。このような循環的な接続により、４つの独立した信号パスが形成される。

そして、これら４つの貫通電極ＴＳＶ２のうち、平面視で所定の位置に設けられた貫通電極ＴＳＶ２（図１１（ｂ）では最も左側の貫通電極ＴＳＶ２）は、当該メモリチップ５１〜５３内の内部回路３に接続される。また、最上層のメモリチップ５４に含まれる内部回路３は、メモリチップ５３に含まれる最も右側の貫通電極ＴＳＶ２に接続される。

かかる構成により、図１１（ｂ）に示す信号Ｓ１〜Ｓ４は、それぞれメモリチップ５１〜５４の内部回路３に対して選択的に入力されることになる。このような信号としては、チップセレクト信号ＣＳやクロックイネーブル信号ＣＫＥなどが挙げられる。

このように、本発明による半導体装置は、複数のメモリチップ５１〜５４が積層されてなる積層型の半導体装置１００に適用することも可能である。そして、本実施形態においては、１つのコントロールチップ３０に対して複数のメモリチップ５１〜５４を割り当てていることから、コントロールチップ３０に搭載された調整回路（ＦＤＬ）３２を複数のメモリチップ５１〜５４にて共有することができる。このため、本発明を積層型の半導体装置に適用すれば、チップ面積の削減効果を高めることが可能となる。

また、複数のメモリチップ５１〜５４ごとに動作速度が異なる場合、正しくリードライト動作可能な調整回路（ＦＤＬ）３２の遅延量の範囲（有効範囲）を各メモリチップ５１〜５４について判定した後、全てのメモリチップ５１〜５４の有効範囲に含まれるよう、調整回路（ＦＤＬ）３２の遅延量を選択すればよい。これによれば、メモリチップごとに動作速度が異なる場合であっても、共通のクロック信号ＣＬＫ１を用いて正しくリードライト動作を実行することが可能となる。

次に、本発明の第３の実施形態について説明する。

図１３は、本発明の第３の実施形態による半導体装置２００の構造を説明するための模式的な断面図である。

図１３に示すように、本発明の第３の実施形態による半導体装置２００は、コントロールチップ３０がフェイスアップ方式で回路基板４０上に搭載されている点において、図１５に示した第２の実施形態による半導体装置１００と相違している。メモリチップ５１〜５４の積層構造については、第２の実施形態による半導体装置１００と同じである。本実施形態においては、コントロールチップ３０と回路基板４０との接続は、ボンディングワイヤＢＷを用いて行われる。このため、コントロールチップ３０に貫通電極ＴＳＶを形成する必要が無くなる。

次に、本発明の第４の実施形態について説明する。

図１４は、本発明の第４の実施形態による半導体装置３００の構造を説明するための模式的な断面図である。

図１４に示すように、本発明の第４の実施形態による半導体装置３００は、メモリチップ５１〜５４とコントロールチップ３０がシリコンインターポーザＳＩ上の別平面に搭載されており、かかるシリコンインターポーザＳＩが回路基板４０に搭載されている点において、図９に示した第２の実施形態による半導体装置１００と相違している。メモリチップ５１〜５４の積層構造については、第２の実施形態による半導体装置１００と同じである。

シリコンインターポーザＳＩは、表面マイクロバンプＳＦＢ、裏面マイクロバンプＳＢＢ及びこれらを接続する貫通電極ＴＳＶを有している。表面マイクロバンプＳＦＢは、メモリチップ５１の表面マイクロバンプＭＦＢ及びコントロールチップ３０の表面マイクロバンプＣＦＢに接続され、裏面マイクロバンプＳＢＢは回路基板４０上に設けられた基板電極４１に接続される。かかる構成により、本実施形態においてもコントロールチップ３０に貫通電極ＴＳＶを形成する必要が無くなる。

このように、メモリチップ２０又は５１〜５４とコントロールチップ３０の接続方法としては種々の接続方法を用いることができ、本発明においてこれらの接続方法が特定の接続方法に限定されるものではない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

２，３ 内部回路
１０ 半導体装置
１０Ａ 半製品
２０，５１〜５４ メモリチップ
２０Ｆ，５１Ｆ〜５４Ｆ メモリチップの主面
２０Ｂ，５１Ｂ〜５３Ｂ メモリチップの裏面
２１ メモリセルアレイ
２２ アクセス回路
２３ データ出力回路
２４ 調整回路（ＣＤＬ）
２５ カウンタ回路
２６ データ入力回路
２７ レプリカ回路
２８ 位相判定回路
３０ コントロールチップ
３０Ｆ コントロールチップの主面
３０Ｂ コントロールチップの裏面
３１ 制御回路
３２ 調整回路（ＦＤＬ）
３３ カウンタ回路
３４ データ入力回路
３５ 判定回路
３６ データ出力回路
４０ 回路基板
４１ 基板電極
４２ 外部端子
５０，６０ 封止樹脂
９０ 半導体基板
９１ 層間絶縁膜
９２ 絶縁膜
１００，２００，３００ 半導体装置
１００Ａ 半製品
ＢＷ ボンディングワイヤ
ＣＢＢ 裏面マイクロバンプ
ＣＦＢ 表面マイクロバンプ
ＣｈＡ〜ＣｈＤ チャネル
Ｌ０〜Ｌ３ 配線層
ＭＢＢ 裏面マイクロバンプ
ＭＦＢ，ＭＦＢａ〜ＭＦＢｄ 表面マイクロバンプ
Ｐ０〜Ｐ３ パッド
ＳＢＢ 裏面マイクロバンプ
ＳＦＢ 表面マイクロバンプ
ＳＩ シリコンインターポーザ
ＴＨ１〜ＴＨ３ スルーホール電極
ＴＰ テストパッド
ＴＳＶ１，ＴＳＶ２ 貫通電極

Claims (12)

1. 第１のクロック信号の位相を調整することにより第２のクロック信号を生成する第１の調整回路と、前記第２のクロック信号に同期してデータの入力又は出力を行う第１のデータ回路とを含む第１の半導体チップと、
   前記第１のクロック信号の位相を調整することにより第３のクロック信号を生成する第２の調整回路と、前記第３のクロック信号に同期して、前記第１の半導体チップから出力される前記データを取り込み、或いは、前記第１の半導体チップに入力すべき前記データを出力する第２のデータ回路とを含む第２の半導体チップと、を備え、
   前記第１及び第２の調整回路は、互いに調整ピッチが異なることを特徴とする半導体装置。
2. 前記第１及び第２の半導体チップは互いに積層されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１の半導体チップはメモリチップであり、前記第２の半導体チップは前記メモリチップを制御するコントロールチップであることを特徴とする請求項２に記載の半導体装置。
4. 前記第１のクロック信号は、前記第２の半導体チップから前記第１の半導体チップに供給されることを特徴とする請求項３に記載の半導体装置。
5. 前記第２の調整回路の調整ピッチは、前記第１の調整回路の調整ピッチよりも小さいことを特徴とする請求項４に記載の半導体装置。
6. 前記第２の半導体チップは、前記第１の半導体チップから出力される前記データの正誤を判定する判定回路をさらに含むことを特徴とする請求項５に記載の半導体装置。
7. 前記判定回路は、前記第２の調整回路の遅延量を制御することにより前記第３のクロック信号の位相を変化させることを特徴とする請求項６に記載の半導体装置。
8. 前記第１の半導体チップは、前記第１の調整回路の遅延量を決定するカウンタ回路をさらに含むことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
9. 前記第２の半導体チップは、前記カウンタ回路のカウント値を更新する制御回路をさらに含むことを特徴とする請求項８に記載の半導体装置。
10. 前記第１の半導体チップは、前記第３のクロック信号を遅延させることによって第４のクロック信号を生成するレプリカ回路と、前記第１のクロック信号と前記第４のクロック信号の位相を比較する位相判定回路とをさらに含み、
    前記カウンタ回路のカウント値は、前記位相判定回路による判定結果に基づいて更新されることを特徴とする請求項８に記載の半導体装置。
11. 前記レプリカ回路の遅延量は、前記第１のデータ回路の遅延量と実質的に等しいことを特徴とする請求項１０に記載の半導体装置。
12. 前記第１の半導体チップが複数設けられていることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。

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