JP6022737B1 - メモリ読み出しのための受信機アーキテクチャー - Google Patents

Abstract

メモリ読み出しのための受信機アーキテクチャーがここに説明される。１つの例では、メモリインタフェースは、複数の送信機を備え、ここにおいて、複数の送信機の各々は、複数のＩ／Ｏチャネルのうちの其々１つを介してメモリデバイスにデータを送信するように構成される。このメモリインタフェースはまた、複数の受信機を備え、ここにおいて、複数の受信機の各々は、複数の送信機のうちの其々１つに結合され、複数のＩ／Ｏチャネルのうちの其々１つを介してメモリデバイスからデータを受信するように構成される。複数の受信機は、複数の送信機から離れて配置される受信機サブシステムにグループ化される。

Description

［０００１］ 本開示の態様は、一般にメモリに関し、より具体的には、メモリ読み出しのための受信機アーキテクチャーに関する。

［０００２］ チップは、チップ上の回路（例えば、メモリコントローラ）と、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）等の外部メモリデバイスとインタフェースするためのメモリインタフェースを含み得る。メモリデバイスからデータを読み出すために、メモリインタフェースは、複数のＩ／Ｏチャネルを介してメモリデバイスから複数のデータ信号を並行に受信する。メモリインタフェースはまた、メモリデバイスからデータストローブ信号を受信し得、その受信されたデータストローブ信号を使用して、受信されたデータ信号からのデータビットの取込のタイミングを決める。高速ＤＲＡＭ（例えば、ダブルデータレート（ＤＤＲ）シンクロナスＤＲＡＭ（ＳＤＲＡＭ））とインタフェースすることは、その高速性が、結果として、ＤＲＡＭから適切にデータを読み出すためにメモリインタフェースによって満たされる必要がある厳しいタイミング制約となるので、非常に挑戦しがいがある。

［０００３］ 以下は、１つ以上の実施形態の基本的な理解を提供するために、そのような実施形態の簡略化された概要を提示する。この概要は、企図される全ての実施形態の広範な概観ではなく、そして全ての実施形態の主要又は重要な要素を特定するようにも、任意又は全ての実施形態の範囲を詳細に叙述するようにも、意図されない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、簡略化された形式で１つ以上の実施形態のうちの幾つかの概念を提示することである。

［０００４］ １つの態様に従って、メモリインタフェースがここに説明される。このメモリインタフェースは、複数の送信機を備え、ここにおいて、複数の送信機の各々は、複数のＩ／Ｏチャネルのうちの其々１つを介してメモリデバイスにデータを送信するように構成される。このメモリインタフェースはまた、複数の受信機を備え、ここにおいて、複数の受信機の各々は、複数の送信機のうちの其々１つに結合され、複数のＩ／Ｏチャネルのうちの其々１つを介してメモリデバイスからデータを受信するように構成される。複数の受信機は、複数の送信機から離れて配置される受信機サブシステムにグループ化される。

［０００５］ 第２の態様はデータを転送するための方法に関する。この方法は、複数の送信機を使用して、複数のＩ／Ｏチャネルを介してメモリデバイスにデータを送信することと、複数の受信機を使用して、複数のＩ／Ｏチャネルを介してメモリデバイスからデータを受信することとを備える。複数のＩ／Ｏチャネルの各々は、複数の送信機のうちの其々１つ及び複数の受信機のうちの其々１つに結合され、複数の受信機は、複数の送信機から離れて配置される受信機サブシステムにグループ化される。

［０００６］ 第３の態様はデータを転送するための装置に関する。この装置は、複数のＩ／Ｏチャネルを介してメモリデバイスにデータを送信するための手段と、複数のＩ／Ｏチャネルを介してメモリデバイスからデータを受信するための手段とを備える。受信するための手段は、送信するための手段から離れて配置される。

［０００７］ 前述した目的及び関連する目的を達成するために、１つ以上の実施形態は、以下で十分に説明され、且つ特許請求の範囲において具体的に指摘される特徴を備える。以下の説明及び添付図面は、１つ以上の実施形態のある特定の例示的な態様を詳細に記載する。然しながら、これらの態様は、様々な実施形態の原理が用いられ得る様々な方法のうちのほんの幾つかを示すものであり、説明される実施形態は、全てのそのような態様及びそれらの同等物を含むように意図されている。

［０００８］ 図１は、外部メモリデバイスとインタフェースをとるためのメモリインタフェースの例を示す。 ［０００９］ 図２は、データ信号とデータストローブとの間のタイミングの例を例示するタイミング図である。 ［００１０］ 図３は、本開示の実施形態に従って、外部メモリデバイスとインタフェースをとるためのメモリインタフェースを示す。 ［００１１］ 図４は、本開示の実施形態に従って、Ｉ／Ｏ接点と受信機との間の低インピーダンスパスを提供するための再分配層（redistribution layer）を示す。 ［００１２］ 図５は、本開示の実施形態に従って、外部メモリデバイスと通信している図３のメモリインタフェースを示す。 ［００１３］ 図６は、本開示の実施形態に従ってデータを転送するための方法のフローダイアグラムである。

［００１４］ 添付図面に関連して以下に記載される詳細な説明は、様々な構成の説明として意図されており、ここに説明される概念が実現され得る唯一の構成を表すようには意図されていない。詳細な説明は、様々な概念の徹底した理解を提供することを目的として特定の詳細を含む。然しながら、これらの概念がこれらの特定の詳細なしに実施され得ることは、当業者に明らかであるだろう。幾つかの例では、そのような概念をあいまいにすることを避けるために、周知のアーキテクチャー及びコンポーネントが、ブロック図の形態で示される。

［００１５］ 図１は、チップと外部ＤＲＡＭ（図１には図示せず）とをインタフェースするためのメモリインタフェース１０５の例を示す。メモリインタフェース１０５は、複数のトランシーバ１１０（１）−１１０（ｎ）、複数のデータ遅延パス１２０（１）−１２０（ｎ）、複数のデータ取込デバイス１３０（１）−１３０（ｎ）（例えば、フリップフロップ）、データストローブ受信機１１７、データストローブ送信機１１９、遅延デバイス１３５、及びクロックツリー１４０を含む。

［００１６］ メモリインタフェース１０５は、複数の双方向Ｉ／Ｏチャネル１０７（１）−１０７（ｎ）上で、ＤＲＡＭにデータを送信する及びそれからデータを受信するように構成される。各双方向Ｉ／Ｏチャネル１０７（１）−１０７（ｎ）は、基板上の伝導性トレース、配線（wire）、伝送線、又はそれらの任意の組み合わせを備え得る。各トランシーバ１１０（１）−１１０（ｎ）は、Ｉ／Ｏチャネル１０７（１）−１０７（ｎ）のうちの１つに結合される。これは、メモリインタフェース１０５が、一度に同時に複数のデータビット（例えば、データバイト）を送信すること、又は同時に複数のデータビット（例えば、データバイト）を受信することを可能にし、ここでデータビットの各々は、Ｉ／Ｏチャネル１０７（１）−１０７（ｎ）のうちの１つ上でトランスポートされる。

［００１７］ 各トランシーバ１１０（１）−１１０（ｎ）は、其々のＩ／Ｏチャネル１０７（１）−１０７（ｎ）に結合された受信機１１５（１）−１１５（ｎ）及び送信機１１２（１）−１１２（ｎ）を備える。各送信機１１２（１）−１１２（ｎ）は、ＤＲＡＭに送信されることになるデータ信号（データビットのシーケンス）を受信するように、及びデータ信号を用いて其々のＩ／Ｏチャネル１０７（１）−１０７（ｎ）を駆動する（drive）ように構成される。例えば、送信機１１２（１）−１１２（ｎ）は、書き込みデータをＤＲＡＭに送るための書き込み動作の間に使用され得る。

［００１８］ 各受信機１１５（１）−１１５（ｎ）は、其々のＩ／Ｏチャネル１０７（１）−１０７（ｎ）を介してＤＲＡＭからデータ信号を受信するように構成される。例えば、受信機１１５（１）−１１５（ｎ）は、ＤＲＡＭからデータ読み出しを受信するための読み出し動作の間に使用され得る。受信機１１５（１）−１１５（ｎ）がＤＲＡＭからデータ信号を受信する時、受信機１１５（１）−１１５（ｎ）は、受信されたデータ信号の電圧を基準電圧Ｖｒｅｆと比較し、その比較に基づいて、データ取込デバイス１３０（１）−１３０（ｎ）（例えば、フリップフロップ）のうちの其々１つに、信号を出力する。例えば、Ｖｒｅｆは、データ信号の電圧振幅（voltage swing）のおおよそ中心にあり得、受信機１１５（１）−１１５（ｎ）は、データ信号の電圧がＶｒｅｆを上回る時、論理１を出力し得、データ信号の電圧がＶｒｅｆを下回る時、論理０を出力し得る。

［００１９］ データ書き込みの間、ストローブ送信機１１９は、Ｉ／Ｏチャネル１１８（１）及び１１８（２）を介して差動ストローブ信号（ＤＱＳ及びＤＱＳ＿Ｂ）をＤＲＡＭに送信するように構成される。送信されるストローブ信号のエッジは、送信されるデータ信号の遷移と遷移との間の中心にある。ストローブ信号は、ＤＲＡＭにおけるデータ取込のタイミングを決めるために使用される。

［００２０］ データ読み出しの間、ストローブ受信機１１７は、Ｉ／Ｏチャネル１１８（１）及び１１８（２）を介してＤＲＡＭから差動データストローブ信号（ＤＱＳ及びＤＱＳ＿Ｂ）を受信するように、及びシングルエンドのデータストローブ信号を遅延デバイス１３５に出力するように構成される。データストローブ信号は、以下に更に説明されるように、データ取込デバイス１３０（１）−１３０（ｎ）においてデータを取込むために使用される周期信号である。遅延デバイス１３５は、１周期の４分の１（a quarter of a period）（Ｔ／４）だけデータストローブ信号を遅延させるように構成される。これは、ＤＲＡＭが、データ信号の遷移におおよそ合わさったストローブ信号のエッジで差動データストローブ信号を出力するために成される。データストローブ信号を１周期の４分の１だけ遅延させることによって、データストローブ信号のエッジが受信されるデータ信号のデータアイ（有効データウィンドウ）の中心におおよそ合う。

［００２１］ 図２は、データ信号（ＤＱと表される）とデータストローブ信号（ＤＱＳと表される）との間のタイミング関係の簡略化された例を示す。この例では、受信されるデータストローブ信号ＤＱＳの立上り及び立下りエッジ２２０及び２２２が、データ信号ＤＱの遷移２１０におおよそ揃う。１周期の４分の１の遅延（Ｔ／４）だけ遅延された後、データストローブ信号ＤＱＳの立上り及び立下りエッジ２２０及び２２２は、図２に示されるように、データ信号ＤＱの遷移と遷移との間のおおよそ中心になる。其々のデータ取込デバイス１３０（１）−１３０（ｎ）（例えば、フリップフロップ）は、今度は、遅延されたデータストローブ信号ＤＱＳの立上り及び立下りエッジ２２０及び２２２の両方においてデータ信号ＤＱからデータを取込し得る。立上り及び立下りエッジ２２０及び２２２をデータ信号ＤＱの遷移と遷移との間の中心にするは、データ取込デバイス１３０（１）−１３０（ｎ）のセットアップタイム及びホールドタイム要件が満たされることを保証する手助けをする。

［００２２］ 図２の簡略化された例は、データストローブ信号とデータ信号との間にスキュー（skew）がないことを想定する。実際には、Ｉ／Ｏチャネル１０７（１）−１０７（ｎ）、１１８（１）及び１１８（２）、データ遅延パス１２０（１）−１２０（ｎ）、及びクロックツリー１４０は、以下に更に説明されるように、データストローブ信号とデータ信号との間のタイミング関係を図２に示される理想的なケースから逸脱させるスキューを導入する。

［００２３］ クロックツリー１４０は、遅延デバイス１３５からのデータストローブ信号を、データ取込デバイス１３０（１）−１３０（ｎ）の各々に分配する。データ取込デバイス１３０（１）−１３０（ｎ）の各々は、其々のデータ遅延パス１２０（１）−１２０（ｎ）を介して、其々の受信機１１５（１）−１１５（ｎ）から其々のデータ信号を受信し、クロックツリー１４０から受信されたデータストローブ信号の立上り及び立下りエッジ上のデータ信号からデータを取込む。各データ取込デバイス１３０（１）−１３０（ｎ）は、（例えば、メモリコントローラによる）更なる処理のために其々の取込まれたデータをバッファセル１５０に出力する。

［００２４］ 高データレート（例えば、１ＧＨｚ）の場合、データ信号のデータアイ（有効データウィンドウ）は、極めて小さくなり、それは、より厳しいタイミング制約をデータ信号及びデータストローブ信号に課す。結果的に、データ（例えば、読み出しデータ）を容易に取込むためにデータ取込デバイス１３０（１）−１３０（ｎ）において許容されることができるスキューの総量が低減される。

［００２５］ 図１に示されるメモリインタフェース１０５において、受信機１１５（１）−１１５（ｎ）は、比較的幅広い距離（例えば、１ｍｍから２ｍｍ）に広がる（spread out over）。これは、各受信機１１５（１）−１１５（ｎ）が其々の送信機１１２（１）−１１２（ｎ）の隣に位置付けられ、それが典型的に受信機１１５（１）−１１５（ｎ）よりも格段に大きいことが原因である。結果的に、受信機１１５（１）−１１５（ｎ）は、送信機１１２（１）−１１２（ｎ）によって互いに分離される（separated from one another）。加えて、各受信機−送信機ペアは、チップ上の其々のＩ／Ｏ接点（図示せず）の隣に位置付けられ得、そこでは異なるＩ／Ｏチャネルに関するＩ／Ｏ接点（例えば、接続ピン又はパッド）は、幅広い距離（例えば、１ｍｍから２ｍｍ）に広がる（spread out）。

［００２６］ 受信機１１５（１）−１１５（ｎ）は幅広い距離に広がるので、クロックツリー１４０は、広いエリアに亘ってデータストローブ信号をデータ取込デバイス１３０（１）−１３０（ｎ）に経路づけ（route）する。結果的に、クロックツリー１４０におけるクロックパスの長さは、比較的長い。これは、データ信号とデータストローブ信号との間の適切なタイミング関係を維持するために、クロックツリー１４０における遅延をデータ遅延パス１２０（１）−１２０（ｎ）における遅延と一致させることを極めて難しくする。実際には、クロックツリー１４０とデータ遅延パス１２０（１）−１２０（ｎ）との間の遅延の不整合（例えば、トレース不整合に起因する）は、クロックツリー１４０及び／又はデータ遅延パス１２０（１）−１２０（ｎ）に１つ以上のバッファ（図示せず）を設ける（place）ことによって、低減され得る。然しながら、このアプローチは、相当な量の設計作業を伴う。例えば、バッファの遅延は、処理過程、電圧、及び温度変化の影響を受けやすく、これによりバッファを使用して遅延を一致させることを達成することは難しい。加えて、バッファの使用は、ノイズを導入し、電力消費を増加させる。別の欠点は、受信機１１５（１）−１１５（ｎ）と送信機１１２（１）−１１２（ｎ）との間の近接近が、送信機１１２（１）−１１２（ｎ）からのノイズが受信機１１５（１）−１１５（ｎ）へ結合させる。

［００２７］ 本開示の実施形態は、新規の受信機アーキテクチャーを提供し、そこでは、外部ＤＲＡＭからデータを受信するために使用される受信機は、外部ＤＲＡＭにデータを送信するために使用される送信機から離れて配置される受信機サブシステムに、グループ化される。受信機がグループ化されることで、受信機のスパン(span)は、図１の受信機アーキテクチャーと比較して、著しく低減されることができる。加えて、データ取込デバイス（例えば、フリップフロップ）は、グループ化され、受信機の近接に位置付けられる。結果的に、受信機からデータ取込デバイス１３０（１）−１３０（ｎ）へのデータパスのサイズ、及び、クロックツリーのサイズは、図１の受信機アーキテクチャーと比較して、著しく低減される。これは、クロックツリー及びデータパスにおける遅延を一致させることを格段に容易にし、それにより、高速読み出し動作のための厳しいタイミング制約を満たす。

［００２８］ 図３は、本開示の実施形態に従って、メモリインタフェース３０５のブロック図を示す。この実施形態において、受信機１１５（１）−１１５（ｎ）及び１１７は、受信機サブシステム３１０にグループ化され、それは、送信機１１２（１）−１１２（ｎ）及び１１９から離れて配置される。結果的に、受信機１１５（１）−１１５（ｎ）及び１１７は、図３に示されるように、送信機を介在することなく互いに接近して離間されることができる。例えば、受信機１１５（１）−１１５（ｎ）及び１１７は、送信機１１２（１）−１１２（ｎ）及び１１９にわたる距離Ｄ１よりも格段に短い距離Ｄ２にわたり得る。例えば、送信機１１２（１）−１１２（ｎ）及び１１９は、１ｍｍから２ｍｍである距離Ｄ１にわたり得、一方、受信機１１５（１）−１１５（ｎ）及び１１７は、２００μｍ以下である格段に短い距離Ｄ２にわたり得る。図３は、説明を容易にするため、基準通りに描画されていないことは言うまでもない。

［００２９］ 加えて、データ取込デバイス１３０（１）−１３０（ｎ）は、グループ化され、受信機サブシステム３１０における受信機１１５（１）−１１５（ｎ）及び１１７の近接に位置付けられる。結果的に、受信機１１５（１）−１１５（ｎ）から其々のデータ取込デバイス１３０（１）−１３０（ｎ）へのデータパスの長さは、図１に示された受信機アーキテクチャーと比較して、格段に短い。また、クロックツリー３４０のサイズは、図１の受信機アーキテクチャーと比較して、格段に小さい。これは、クロックツリー及びデータパスにおける遅延を一致させることを格段に容易にし、それにより、高速読み出し動作のための厳しいタイミング制約を満たす。例えば、遅延を一致させることは、より小さいバッファ及びシンプルなクロックバッファを使用して達成され得、それは電力消費を低減する。図３には図示せずが、クロックツリー３４０が遅延されたストローブ信号をデータ取込デバイスに分配するための複数の分岐レベル（multiple levels of branches）を有し得ることは理解されるべきである。

［００３０］ 更に、データ取込デバイス１３０（１）−１３０（ｎ）がグループ化されることにより、データ取込デバイス１３０（１）−１３０（ｎ）の出力は、互いに接近して離間される。これは、データ取込デバイス１３０（１）−１３０（ｎ）とバッファセル１５０との間の経路づけが、データ取込デバイスの出力が展開される図１の受信機アーキテクチャーと比較して著しく低減されることを、可能にする。

［００３１］ 受信機１１５（１）−１１５（ｎ）及び１１７を送信機１１２（１）−１１２（ｎ）及び１１９とは離れて配置することは、送信機１１２（１）−１１２（ｎ）及び１１９と受信機１１５（１）−１１５（ｎ）及び１１７との間のより良い分離を提供し、それにより（ノイズ源であり得る）送信機１１２（１）−１１２（ｎ）及び１１９と受信機１１５（１）−１１５（ｎ）及び１１７との間のノイズ結合を低減する。例えば、受信機１１５（１）−１１５（ｎ）及び１１７は、チップのパッドリング（pad ring）から離れて配置され得る。

［００３２］ メモリインタフェース３０５は、各受信機１１５（１）−１１５（ｎ）を其々のＩ／Ｏチャネル１０７（１）−１０７（ｎ）に結合する複数の低インピーダンスパス３２０（１）−３２０（ｎ）、及び、データストローブ受信機１１７をＩ／Ｏチャネル１１８（１）及び１１８（２）に結合する低インピーダンスパス３２２（１）及び３２２（２）を含み得る。図３において、低インピーダンスパス３２２（１）及び３２２（２）とストローブ受信機１１７との間の接続は、説明を容易にするために明示的に図示せず。

［００３３］ 低インピーダンスパス３２０（１）−３２０（ｎ）、３２２（１）及び３２２（２）は、チップの周辺に配置し得るＩ／Ｏ接点（例えば、接続ピン又はパッド）からチップの周辺から離れて配置し得る受信機１１５（１）−１１５（ｎ）及び１１７までデータ信号を経路づけする。１つの実施形態では、低インピーダンスパス３２０（１）−３２０（ｎ）、３２２（１）及び３２２（２）のほとんどは、図３に示されるように、送信機と送信機の間に経路づけされ得る。

［００３４］ １つの実施形態では、各低インピーダンスパス３２０（１）−３２０（ｎ）、３２２（１）及び３２２（２）は、再分配層（ＲＤＬ：redistribution layer）を使用して実現され得る。ＲＤＬは典型的に、チップの周辺から離れて配置されるＩ／Ｏ接点（例えば、はんだバンプ接点（solder bump contacts））とチップの周辺に配置されるＩ／Ｏ接点（例えば、接続ピン又はパッド）との間の信号経路づけを提供するためにチップ上で使用され得る。この実施形態において、ＲＤＬは、Ｉ／Ｏ接点（例えば、接続ピン又はパッド）と受信機１１５（１）−１１５（ｎ）及び１１７との間の信号経路づけを提供するために使用される。

［００３５］ 図４は、低インピーダンスパス３２０（１）−３２０（ｎ）、３２２（１）及び３２２（２）のうちの何れか１つを実現するために使用され得るＲＤＬ４２０の例を示す。ＲＤＬ４２０は、相対的に広い幅（例えば、約数ミクロンから数十ミクロン）を有し得、それは銅、アルミニウム、チタン、他の導電体、又はそれらの任意の組み合わせを備え得る。ＲＤＬ４２０は、チップ（ダイ）上の第１の保護層(passivation layer)４３０上に溶着し得、第２の保護層４４０がＲＤＬ４２０上に溶着し得る。各保護層４３０は、窒化物、酸化物、ポリイミド、他の誘導体、又はそれらの任意の組み合わせを備え得る。

［００３６］ ＲＤＬ４２０は、第１の保護層４３０の開口部を介して第１のビア４１５に電気的に接続された第１の部分４１０を備える。ＲＤＬ４２０の第１の部分４１０は、第１のビア４１５に直接的に接続され得るか、又は１つ以上の介在金属層（intervening metal layers）によって第１のビア４１５に接続され得る。第１のビア４１５は、ＲＤＬ４１０の第１の部分をチップの第１の金属相互接続（metal interconnect）４１２に接続する。第１の金属相互接続４１２は、送信機１１２（１）−１１２（ｎ）及び１１９（図４には図示せず）のうちの１つに接続され得る。第１の金属相互接続４１２は、チップの異なる複数の層に対応する１つ以上の他の介在金属相互接続（intervening metal interconnect）（図示せず）を通して送信機に接続され得る。

［００３７］ ＲＤＬ４２０はまた、第１の保護層４３０における別の開口部を通して第２のビア４２５に電気的に接続された第２の部分４２２を備える。ＲＤＬ４２０の４２２の第２の部分は、第２のビア４２５に直接的に接続され得るか、又は１つ以上の介在金属層によって第２のビア４２５に接続され得る。第２のビア４２５は、ＲＤＬ４２０の第２の部分４２２をチップの第２の金属相互接続４２７に接続する。第２の金属相互接続４２７は、受信機１１５（１）−１５５（ｎ）及び１１７（図４には図示せず）のうちの１つに接続され得る。第２の金属相互接続４２７は、チップの異なる層に対応する１つ以上の他の介在金属相互接続（図示せず）を通して受信機に接続され得る。第１の及び第２の金属相互接続４１２及び４２７は、チップの同じ金属層又は異なる金属層から形成され得る。

［００３８］ 図４に示される例において、第２の保護層４４０は、ＲＤＬ４２０の第１の部分４１０を露出する開口部を有する。これは、配線４５０又は他のタイプの導体（例えば、バンプ）が、ＲＤＬ４２０を外部ＤＲＡＭに接続するために、ＲＤＬ４２０の第１の部分４１０に接合されることを可能にする。配線４５０又は他のタイプの導体は、ＲＤＬ４２０の第１の部分４１０に直接的に接合され得るか、又は１つ以上の介在金属層を通してＲＤＬ４２０の第１の部分４１０に接合され得る。ＲＤＬ４２０の第１の部分４１０は、チップの周辺に配置され得る。

［００３９］ このように、ＲＤＬ４２０の第１の部分は、送信機１１２（１）−１１２（ｎ）及び１１９のうちの１つに結合され、及び、ＲＤＬ４２０の第２の部分４２２は、受信機１１５（１）−１１５（ｎ）及び１１７のうちの１つに結合される。送信機及び受信機は、送信機及び受信機をＤＲＡＭに結合させるためのＩ／Ｏ接点を形成しているＲＤＬの第１の部分４１０と同じＩ／Ｏチャネルに対応する。ＲＤＬ４２０の第１の部分４１０と第２の部分４２２の間のＲＤＬ４２０の部分４５５は、Ｉ／Ｏ接点と受信機との間の低インピーダンスパスを形成する。

［００４０］ 図４は、ＲＤＬ４２０の側面図を示す。上方視点からは、低インピーダンスパスを形成しているＲＤＬ４２０の部分４５５は、Ｉ／Ｏ接点と受信機との間の異なるパスを定義するために異なる形にパターン化されるは理解されるべきである。ＲＤＬ４２０は、チップの金属相互接続層の上に溶着され得るので、それによりチップの金属相互接続層の上に経路づけされ得ることで、ＲＤＬ４２０の経路づけにおいてより優れた柔軟性を提供する。ＲＤＬ４２０は、Ｉ／Ｏ接点と受信機との間で信号を経路づけするために、４００μｍ以上の長さを有し得る。

［００４１］ 第２の保護化４４０の開口部は、図４に示される配置に限定されることはなく、ＲＤＬ４２０の異なる部分を露出するために、ＲＤＬ４２０に沿って異なる配置に移動され得ることは理解されるべきである。従って、ＲＤＬ４２０の露出された部分、よって及びＩ／Ｏ接点を形成しているＲＤＬ４２０の部分は、図４に示される例とは異なり得る。

［００４２］ 図５は、本開示の実施形態に従って、外部ＤＲＡＭ５０５に結合されたメモリインタフェース３０５の例を示す。メモリインタフェース３０５及びＤＲＡＭ５０５は、複数の双方向Ｉ／Ｏチャネル５０７（１）−５０７（ｎ）、５１４（１）及び５１４（２）を介して通信し得る。各Ｉ／Ｏチャネルは、基板上の伝導性トレース、配線、伝送線、又はそれらの任意の組み合わせを備え得る。各送信機１１２（１）−１１２（ｎ）及び受信機１１５（１）−１１５（ｎ）のペアは、其々のＩ／Ｏ接点（例えば、接続ピン又はパッド）５２０（１）−５２０（ｎ）を介して其々のＩ／Ｏチャネルに結合され、それはチップの周辺に配置され得る。ストローブ送信機１１９及びストローブ受信機１１７は、其々のＩ／Ｏ接点５２２（１）及び５２２（２）を介してＩ／Ｏチャネル５１４（１）及び５１４（２）に結合され得る。

［００４３］ ＤＲＡＭ５０５は、各Ｉ／Ｏチャネル５０７（１）−５０７（ｎ）に関して送信機５１２（１）−５１２（ｎ）及び受信機５１５（１）−５１５（ｎ）を備える。各送信機５１２（１）−５１２（ｎ）及び受信機５１５（１）−５１５（ｎ）のペアは、其々のＩ／Ｏ接点（例えば、接続ピン又はパッド）５２５（１）−５２５（ｎ）を介して其々のＩ／Ｏチャネル５０７（１）−５０７（ｎ）に結合され、それはＤＲＡＭチップの周辺に配置され得る。各Ｉ／Ｏチャネル５０７（１）−５０７（ｎ）に関する送信機５１２（１）−５１２（ｎ）及び受信機５１５（１）−５１５（ｎ）のペアは、ＤＲＡＭ５０５が、其々のＩ／Ｏチャネル上でメモリインタフェース３０５にデータを送信する及びそれからデータを受信することを可能にする。

［００４４］ ＤＲＡＭ５０５はまた、差動データストローブ信号（ＤＱＳ及びＤＱＳ＿Ｂ）をメモリインタフェース３０５に送信するためのデータストローブ送信機５１９、及び差動データ信号（ＤＱＳ及びＤＱＳ＿Ｂ）をメモリインタフェース３０５から受信するためのデータストローブ受信機５１７を備える。ストローブ送信機５１９及びストローブ受信機５１７は、Ｉ／Ｏ接点５２７（１）及び５２７（２）を介してＩ／Ｏチャネル５１４（１）及び５１４（２）に結合される。ＤＲＡＭ５０５の送信機５１２（１）−５１２（ｎ）が、Ｉ／Ｏチャネル５０７（１）−５０７（ｎ）介してデータ信号（例えば、読み出しデータ）をメモリインタフェース３０５に送信する時、ストローブ送信機５１９は、データ信号の遷移と合わされたストローブ信号のエッジで差動データストローブ信号（ＤＱＳ及びＤＱＳ＿Ｂ）を送信する。受信機５１５（１）−５１５（ｎ）が、メモリインタフェース３０５からデータ信号（例えば、書き込みデータ）を受信する時、ストローブ受信機５１７は、メモリインタフェース３０５から差動データストローブ信号（ＤＱＳ及びＤＳＱ＿Ｂ）を受信する。

［００４５］ このように、Ｉ／Ｏチャネル５０７（１）−５０７（ｎ）、５１４（１）及び５１４（２）は、メモリインタフェース３０５とＤＲＡＭ５０５との間の双方向通信のために使用され得る。書き込み動作の間、メモリインタフェース３０５の送信機１１２（１）−１１２（ｎ）は、データ信号（例えば、書き込みデータ）を用いてＩ／Ｏチャネル５０７（１）−５０７（ｎ）を駆動する。ＤＲＡＭ５０５の受信機５１５（１）−５１５（ｎ）は、Ｉ／Ｏチャネル５０７（１）−５０７（ｎ）からデータ信号を受信し、ＤＲＡＭ５０５におけるデータ取込デバイス（図示せず）に受信されたデータ信号を出力する。ストローブ送信機１１９は、データ信号の遷移と遷移との間の中心にあるデータストローブ信号のエッジで差動ストローブ信号を送信する。ＤＲＡＭ５０５のストローブ受信機５１７は、Ｉ／Ｏチャネル５１４（１）及び５１４（２）からストローブ信号を受信し、メモリインタフェース３０５から受信されたデータ信号からデータを取込むために、受信されたストローブ信号をＤＲＡＭ５０５のデータ取込デバイス（例えば、フリップフロップ）に入力する。

［００４６］ 読み出し動作の間、ＤＲＡＭ５０５の送信機５１５（１）−５１５（ｎ）は、データ信号（例えば、読み出しデータ）を用いてＩ／Ｏチャネル５０７（１）−５０７（ｎ）を駆動する。メモリインタフェース３０５の受信機１１５（１）−１１５（ｎ）は、低インピーダンスパス３２０（１）及び３２０（ｎ）を介してＩ／Ｏチャネル５０７（１）−５０７（ｎ）からデータ信号を受信し、受信されたデータ信号をデータ取込デバイス１３０（１）−１３０（ｎ）（例えば、フリップフロップ）に出力する。ＤＲＡＭ５０５のストローブ送信機５１９は、データ信号の遷移に合されたストローブ信号のエッジで差動データストローブ信号（ＤＱＳ及びＤＱＳ＿Ｂ）を送信する。メモリインタフェース３０５のストローブ受信機１１７は、低インピーダンスパス３２２（１）及び３２２（２）を介してＩ／Ｏチャネル５１４（１）及び５１４（２）からストローブ信号を受信する。遅延要素１３５は、受信されるストローブ信号を１周期の４分の１（Ｔ／４）だけ遅延し、遅延されたストローブ信号をデータ取込デバイス１３０（１）−１３０（ｎ）へ出力し、それらは遅延されたストローブ信号の立上り及び立下りエッジで受信されたデータ信号を取込む。

［００４７］ 従って、読み出し動作の間、メモリインタフェース３０５の低インピーダンスパス３２０（１）−３２０（ｎ）は、外部ＤＲＡＭ５０５の送信機５１２（１）−５１２（ｎ）によって駆動される。一方、図１のデータ遅延パス１２０（１）−１２０（ｎ）は、メモリインタフェース３０５の受信機１１５（１）−１１５（ｎ）によって駆動される。ＤＲＡＭ５０５の送信機５１２（１）−５１２（ｎ）は、受信機１１５（１）−１１５（ｎ）よりも格段に低い出力インピーダンス及び格段に高い駆動強度（driving strength）を有し得る。例えば、送信機５１２（１）−５１２（ｎ）の各々は、１００Ωよりも低い（例えば、３０から５０Ω）の出力インピーダンスを有し得、一方、受信機１１５（１）−１１５（ｎ）の各々は、数千オームの高い出力インピーダンスを有し得る。

［００４８］ 結果的に、低インピーダンスパス３２０（１）−３２０（ｎ）における信号伝播は、データ遅延パス１２０（１）−１２０（ｎ）における信号伝播よりも速い。より速い信号伝播は、図１の遅延パス１２０（１）−１２０（ｎ）と比較して、低インピーダンスパス３２０（１）−３２０（ｎ）間の所与の量のトレース不整合のために格段に小さいスキューとなる。従って、低インピーダンスパス３２０（１）−３２０（ｎ）の長さの如何なる不整合も、データ遅延パス１２０（１）−１２０（ｎ）と比較して、受信されるデータ信号間で格段に少ないスキューを招く。

［００４９］ また、メモリインタフェース３０５の低インピーダンスパス３２２（１）−３２２（２）は、外部ＤＲＡＭ５０５のストローブ送信機５１９によって駆動される。一方、図１のクロックツリー１４０は、メモリインタフェース３０５のストローブ受信機１１７によって駆動される。ＤＲＡＭ５０５の送信機５１９は、メモリインタフェース３０５の受信機１１７よりも、格段に低い出力インピーダンス及び格段に高い駆動強度を有し得る。例えば、ストローブ送信機５１９は、１００よりも少ないΩ（例えば、３０から５０Ω）の出力インピーダンスを有し得、一方、ストローブ受信機１１７は、数千オームの高い出力インピーダンスを有し得る。

［００５０］ 結果的に、低インピーダンスパス３２２（１）及び３２２（２）における信号伝播は、クロックツリー１４０における信号伝播よりも速い。より速い信号伝播は、低インピーダンスパス３２０（１）−３２０（ｎ）、３２２（１）及び３２２（２）の間の所与の量のトレース不整合のために格段に小さいスキューを招く。従って、低インピーダンスパス３２（１）−３２０（ｎ）、３２２（１）及び３２２（２）の長さの如何なる不整合も、受信されるデータ信号とデータストローブ信号との間に格段に少ないスキューをもたらす。

［００５１］ 各低インピーダンスパス３２０（１）−３２０（ｎ）の抵抗は小さいので、各低インピーダンスパス３２０（１）−３２０（ｎ）を通した遅延は小さい。各送信機５１２（１）−５１２（ｎ）については、送信機５１２（１）−５１２（ｎ）から其々の受信機１１５（１）−１１５（ｎ）へのパス全体を通した遅延は、抵抗―容量（ＲＣ）の積に比例する。パス毎に、Ｒは、其々の送信機５１２（１）−５１２（ｎ）のインピーダンス、其々のチャネル５０７（１）−５０７（ｎ）（例えば、プリント回路基板（ＰＣＢ）トレース）の抵抗、及び其々の抵インピーダンス線３２０（１）−３２０（ｎ）の抵抗を含み、Ｃは、其々のチャネル５０７（１）−５０７（ｎ）（例えば、ＰＣＢトレース）の容量、其々の低インピーダンスパス３２０（１）−３２０（ｎ）の容量、及び其々の受信機１１５（１）−１１５（ｎ）の容量を含む。実際のシステムでは、パス毎のＲは、其々の送信機５１２（１）−５１２（ｎ）のインピーダンスによって占められ、パス毎のＣは、其々のチャネル５０７（１）−５０７（ｎ）（例えば、ＰＣＢトレース）の容量によって占められる。従って、低インピーダンスパス３２０（１）−３２０（ｎ）の抵抗及び容量の不整合は、システムタイミングには著しく影響せず、結果的に、本開示の実施形態による受信機アーキテクチャーは、図１の受信機アーキテクチャーと比較して、回線長整合（line length matching）に関して著しく低減された要件を有する。

［００５２］ 本開示の実施形態は、上述の例に示された数字の範囲に限定されないことは言うまでもない。例えば、送信機１１２（１）−１１２（ｎ）及び１１９のスパンは、１ｍｍから２ｍｍの範囲に限定されるわけではなく、受信機１１５（１）−１１５（ｎ）及び１１７のスパンも、２００μｍ以下のスパンに限定されない。これらの範囲は、製造技術の進歩に伴って縮小され得、送信機１１２（１）−１１２（ｎ）及び１１９のスパンと受信機１１５（１）−１１５（ｎ）及び１１７のスパンは、同じ率（rate）又は異なる率で縮小され得ることは言うまでもない。例えば、トランジスタの面積（dimensions）がＩ／Ｏ接点（例えば、接続ピン及びパッド）の面積よりもより速い率（faster rate）で縮小される場合、受信機１１５（１）−１１５（ｎ）及び１１７のスパンは、送信機１１２（１）−１１２（ｎ）及び１１９のスパンと比較して、より一層低減され得る。一般に、本開示の１つの実施形態おいて、送信機１１２（１）−１１２（ｎ）及び１１９のスパンは、受信機１１５（１）−１１５（ｎ）及び１１７のスパンよりも少なくとも５倍長い。

［００５３］ 図６は、本開示の実施形態に従って、データを転送するための方法６００のフローダイアグラムである。方法６００は、メモリインタフェース３０５とＤＲＡＭ５０５との間でデータを転送するためにメモリインタフェース３０５によって実行され得る。

［００５４］ ステップ６１０において、データは、複数の送信機を使用して、複数のＩ／Ｏチャネルを介してメモリデバイスに送信される。例えば、データ（例えば、書き込みデータ）は、複数の送信機（例えば、送信機１１２（１）−１１２（ｎ））からメモリデバイス（例えば、ＤＲＡＭ５０５）に、複数のＩ／Ｏチャネル（例えば、Ｉ／Ｏチャネル５０７（１）−５０７（ｎ））を介して送信され得る。

［００５５］ ステップ６２０において、データは、複数の受信機を使用して複数のＩ／Ｏチャネルを介してメモリデバイスから受信され、ここで、複数のＩ／Ｏチャネルの各々は、複数の送信機のうちの其々１つ及び複数の受信機のうちの其々１つに結合され、複数の受信機は、複数の送信機から離れて配置される受信機サブシステムにグループ化される。例えば、データ（例えば、読み出しデータ）は、複数の受信機（例えば、受信機１１５（１）−１１５（ｎ））によって、メモリデバイス（例えば、ＤＲＡＭ５０５）から受信され得る。受信機（例えば、受信機１１５（１）−１１５（ｎ））の入力は、データを搬送するデータ信号を用いて、メモリデバイス（例えば、ＤＲＡＭ５０５）の送信機（例えば、送信機５１２（１）−５１２（ｎ））によって駆動され得る。

［００５６］ 本開示の先の説明は、当業者が本開示を製造する又は使用することを可能にするために提供される。本開示への様々な修正は、当業者にとって容易に明らかであろうし、ここに定義された一般的な原理は、本開示の精神又は範囲から逸脱することなく、他のバリエーションにも適用され得る。例えば、本開示の実施形態は、ＤＲＡＭの例を使用して上述されたが、本開示の実施形態は、この例に限定されることはなく、他のタイプのメモリデバイスを用いて使用され得ることは理解されるべきである。従って、本開示は、ここに説明された例に限定されるようには意図されておらず、ここに開示された原理及び新規な特徴と一致する最も広い範囲を与えられるべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１] メモリインタフェースであって、
複数の送信機と、ここにおいて、前記複数の送信機の各々は、複数のＩ／Ｏチャネルのうちの其々１つを介してメモリデバイスにデータを送信するように構成される、
複数の受信機と、ここにおいて、前記複数の受信機の各々は、前記複数の送信機のうちの其々１つに結合され、前記複数のＩ／Ｏチャネルのうちの前記其々１つを介して前記メモリデバイスからデータを受信するように構成される、
ここにおいて、前記複数の受信機は、前記複数の送信機から離れて配置される受信機サブシステムにグループ化される、
を備える、メモリインタフェース。
[Ｃ２] 前記複数の送信機は第１の距離にわたり、前記複数の受信機は第２の距離にわたり、前記第１の距離は前記第２の距離よりも少なくとも５倍長い、Ｃ１に記載のメモリインタフェース。
[Ｃ３] 前記複数の受信機は、少なくとも８つの受信機を備え、前記複数の受信機は、２００μｍ以下の距離にわたる、Ｃ１に記載のメモリインタフェース。
[Ｃ４] 前記複数の送信機は、少なくとも８つの送信機を備え、前記複数の送信機は、少なくとも１ｍｍの距離にわたる、Ｃ３に記載のメモリインタフェース。
[Ｃ５] 複数の低インピーダンスパスを更に備え、ここにおいて、前記低インピーダンスパスの各々は、前記複数の受信機のうちの１つを前記複数のＩ／Ｏチャネルのうちの前記其々１つに結合するように構成される、Ｃ１に記載のメモリインタフェース。
[Ｃ６] 前記低インピーダンスパスの各々は、前記メモリデバイスの複数の送信機のうちの其々１つによって駆動されるように構成され、前記メモリインタフェースと前記メモリデバイスは、異なるチップ上に配置される、Ｃ５に記載のメモリインタフェース。
[Ｃ７] 前記送信機の各々は、１００オーム以下のインピーダンスを有する、Ｃ６に記載のメモリインタフェース。
[Ｃ８] 前記メモリインタフェースの前記複数の送信機の各々は、前記メモリデバイスの複数の受信機のうちの其々１つを駆動するように構成される、Ｃ６に記載のメモリインタフェース。
[Ｃ９] 前記低インピーダンスパスの各々は、チップの再分配層（ＲＤＬ）を使用して実現される、Ｃ５に記載のメモリインタフェース。
[Ｃ１０] 前記メモリデバイスからデータストローブ信号を受信するように構成されるストローブ受信機と、
受信された前記データストローブ信号を遅延させるように構成される遅延デバイスと、
複数のデータ取込デバイスと、ここにおいて、前記複数のデータ取込デバイスの各々は、遅延された前記データストローブ信号を使用して、前記複数の受信機のうちの其々１つの出力からデータを取込むように構成され、前記複数のデータ取込デバイスの各々は、前記複数の受信機のうちの前記其々１つに近接近して配置される、
を更に備える、Ｃ１に記載のメモリインタフェース。
[Ｃ１１] データを転送するための方法であって、
複数の送信機を使用して、複数のＩ／Ｏチャネルを介してメモリデバイスにデータを送信することと、
複数の受信機を使用して、前記複数のＩ／Ｏチャネル上で、前記メモリデバイスからデータを受信することと、ここにおいて、前記複数のＩ／Ｏチャネルの各々は、前記複数の送信機のうちの其々１つ及び前記複数の受信機のうちの其々１つに結合され、前記複数の受信機は、前記複数の送信機から離れて配置される受信機サブシステムにグループ化される、
を備える、方法。
[Ｃ１２] 前記複数の送信機は第１の距離にわたり、前記複数の受信機は第２の距離にわたり、前記第１の距離は前記第２の距離よりも少なくとも５倍長い、Ｃ１１に記載の方法。
[Ｃ１３] 前記複数のＩ／Ｏチャネル上で前記メモリデバイスから前記データを受信することは、複数のＩ／Ｏ接点と前記複数の受信機との間で結合された複数の低インピーダンスパス上で前記データを受信することを備え、ここにおいて、前記複数のＩ／Ｏ接点は、前記複数のＩ／Ｏチャネルに結合され、前記複数のＩ／Ｏ接点及び前記複数の受信機は、同じチップ上に配置される、Ｃ１１に記載の方法。
[Ｃ１４] 前記低インピーダンスパスの各々は、前記メモリデバイスの複数の送信機のうちの其々１つによって駆動される、Ｃ１３に記載の方法。
[Ｃ１５] 前記低インピーダンスパスの各々は、前記チップの再分配層（ＲＤＬ）を使用して実現される、Ｃ１３に記載の方法。
[Ｃ１６] 前記メモリデバイスからデータストローブ信号を受信することと、
受信された前記データストローブ信号を遅延することと、
遅延された前記データストローブ信号を使用して、前記複数の受信機の出力からデータを取込むことと、
を更に備える、Ｃ１１に記載の方法。
[Ｃ１７] データを転送するための装置であって、
複数のＩ／Ｏチャネルを介してメモリデバイスにデータを送信するための手段と、
前記複数のＩ／Ｏチャネルを介して前記メモリデバイスからデータを受信するための手段と、
ここにおいて、前記受信するための手段は、前記送信するための手段から離れて配置される、
を備える、装置。
[Ｃ１８] 前記送信するための手段は第１の距離にわたり、前記受信するための手段は第２の距離にわたり、前記第１の距離は前記第２の距離よりも少なくとも５倍長い、Ｃ１７に記載の装置。
[Ｃ１９] 前記受信するための手段は、前記メモリデバイスの複数の送信機によって駆動される、Ｃ１７に記載の装置。
[Ｃ２０] 前記メモリデバイスからデータストローブ信号を受信するための手段と、
受信された前記データストローブ信号を遅延させるための手段と、
遅延された前記データストローブ信号を使用して、前記受信するための手段からデータ出力を取込むための手段と、
を更に備える、Ｃ１７に記載の装置。

Claims (15)

1. メモリインタフェースであって、
   複数の送信機と、ここにおいて、前記複数の送信機の各々は、複数のＩ／Ｏチャネルのうちの其々１つを介してメモリデバイスにデータを送信するように構成され、
   複数の受信機と、ここにおいて、前記複数の受信機の各々は、前記複数の送信機のうちの其々１つに結合され、前記複数のＩ／Ｏチャネルのうちの前記其々１つを介して前記メモリデバイスからデータを受信するように構成され、
   前記複数の受信機に近接して配置された複数のフリップフロップと、ここにおいて、前記フリップフロップの各々は、前記複数の受信機のうちの其々１つの出力からデータを取込むように構成され、
   ここにおいて、前記複数の受信機及び前記複数のフリップフロップは全て、前記複数の送信機から離れて配置される受信機サブシステムにグループ化され、前記複数の送信機は第１の距離にわたり、前記受信機サブシステムは第２の距離にわたり、前記第１の距離は前記第２の距離よりも少なくとも５倍長い、
   を備える、メモリインタフェース。
2. 前記複数の受信機は、少なくとも８つの受信機を備え、前記複数の受信機は、２００μｍ以下の距離にわたる、請求項１に記載のメモリインタフェース。
3. 前記複数の送信機は、少なくとも８つの送信機を備え、前記複数の送信機は、少なくとも１ｍｍの距離にわたる、請求項２に記載のメモリインタフェース。
4. 複数の低インピーダンスパスを更に備え、ここにおいて、前記低インピーダンスパスの各々は、前記複数の受信機のうちの１つを前記複数のＩ／Ｏチャネルのうちの前記其々１つに結合するように構成される、請求項１に記載のメモリインタフェース。
5. 前記低インピーダンスパスの各々は、前記メモリデバイスの複数の送信機のうちの其々１つによって駆動されるように構成され、前記メモリインタフェースと前記メモリデバイスは、異なるチップ上に配置される、請求項４に記載のメモリインタフェース。
6. 前記送信機の各々は、１００オーム以下のインピーダンスを有する、請求項５に記載のメモリインタフェース。
7. 前記メモリインタフェースの前記複数の送信機の各々は、前記メモリデバイスの複数の受信機のうちの其々１つを駆動するように構成される、請求項５に記載のメモリインタフェース。
8. 前記低インピーダンスパスの各々は、チップの再分配層（ＲＤＬ）を使用して実現される、請求項４に記載のメモリインタフェース。
9. 前記メモリデバイスからデータストローブ信号を受信するように構成されるストローブ受信機と、
   受信された前記データストローブ信号を遅延させるように構成される遅延デバイスと、
   ここにおいて、前記複数のフリップフロップの各々は、遅延された前記データストローブ信号を使用して、前記複数の受信機のうちの前記其々１つの前記出力からデータを取込むように構成される、
   を更に備える、請求項１に記載のメモリインタフェース。
10. 前記メモリデバイスからデータストローブ信号を受信するように構成されるストローブ受信機と、
    受信された前記データストローブ信号を遅延させるように構成される遅延デバイスと、
    ここにおいて、前記複数のフリップフロップの各々は、遅延された前記データストローブ信号を使用して、前記複数の受信機のうちの前記其々１つの前記出力からデータを取込むように構成され、前記複数の送信機の各々は、データを用いて前記複数のＩ／Ｏチャネルのうちの前記其々１つを駆動するように構成される、
    を更に備える、請求項１に記載のメモリインタフェース。
11. データを転送するための方法であって、
    複数の送信機を使用して、複数のＩ／Ｏチャネルを介してメモリデバイスにデータを送信することと、
    複数の受信機を使用して、前記複数のＩ／Ｏチャネル上で、前記メモリデバイスからデータを受信することと、ここにおいて、前記複数のＩ／Ｏチャネルの各々は、前記複数の送信機のうちの其々１つ及び前記複数の受信機のうちの其々１つに結合され、
    前記複数の受信機に近接して配置された複数のフリップフロップを使用して、前記複数の受信機の出力からデータを取込むことと、
    ここにおいて、前記複数の受信機及び前記複数のフリップフロップは全て、前記複数の送信機から離れて配置される受信機サブシステムにグループ化され、前記複数の送信機は第１の距離にわたり、前記受信機サブシステムは第２の距離にわたり、前記第１の距離は前記第２の距離よりも少なくとも５倍長い、
    を備える、方法。
12. 前記複数のＩ／Ｏチャネル上で前記メモリデバイスから前記データを受信することは、複数のＩ／Ｏ接点と前記複数の受信機との間で結合された複数の低インピーダンスパス上で前記データを受信することを備え、ここにおいて、前記複数のＩ／Ｏ接点は、前記複数のＩ／Ｏチャネルに結合され、前記複数のＩ／Ｏ接点及び前記複数の受信機は、同じチップ上に配置される、請求項１１に記載の方法。
13. 前記低インピーダンスパスの各々は、前記メモリデバイスの複数の送信機のうちの其々１つによって駆動される、請求項１２に記載の方法。
14. 前記低インピーダンスパスの各々は、前記チップの再分配層（ＲＤＬ）を使用して実現される、請求項１２に記載の方法。
15. 前記メモリデバイスからデータストローブ信号を受信することと、
    受信された前記データストローブ信号を遅延することと、
    前記複数のフリップフロップ及び遅延された前記データストローブ信号を使用して、前記複数の受信機の前記出力からデータを取込むことと、
    を更に備える、請求項１１に記載の方法。

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