JP5053656B2

JP5053656B2 - 半導体記憶装置のデータ出力ドライブ回路

Info

Publication number: JP5053656B2
Application number: JP2007041235A
Authority: JP
Inventors: 敬 ▲員力▼ 金; 兌輝權
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2006-02-22
Filing date: 2007-02-21
Publication date: 2012-10-17
Anticipated expiration: 2027-02-21
Also published as: CN101025997A; TWI363352B; CN101025997B; US7961008B2; KR100738961B1; US20070194805A1; TW200733127A; JP2007228585A

Description

本発明は、半導体記憶装置に関し、特に半導体記憶装置のデータ出力ドライブ回路に関するものである。

一般的に、半導体記憶装置は多様なデータ入出力インピーダンスに対応できるように所定のインピーダンス値を有する複数のドライバを備えており、前記複数のドライバを選択的に動作させることによって多様な入出力インピーダンスの実現が可能である。

従来の技術に係る半導体記憶装置のデータ出力ドライブ回路は、図１に示すように、複数のドライバ４０と、前記複数のドライバ４０のインピーダンス値の誤差を調整して設定値に合わせるための第１コードＰＣ＜０：５＞及び第２コードＮＣ＜０：５＞を出力するインピーダンス調節部１０と、ドライバイネーブル信号ｓｔｉｎｆ＜０：６＞により、前記第１コードＰＣ＜０：５＞及び第２コードＮＣ＜０：５＞の出力の有無を決定する複数のドライバ制御部２０と、前記第１コードＰＣ＜０：５＞及び第２コードＮＣ＜０：５＞により、データ（ＵＰ：プルアップデータ、ＤＮ：プルダウンデータ）を前記複数のドライバ４０に出力する複数のデータ処理部３０と、前記複数のドライバ４０の出力端に共通接続され、データを外部に出力したり外部のデータが入力されたりするためのパッド５０とを含む。

図１は、等しいインピーダンス値２４０ｏｈｍを有するドライバを７個用いており、それに応じてドライバ制御部２０及びデータ処理部３０もまた７個ずつ備えられている例である。

図１の複数のドライバ４０は、ソースが電源端ＶＤＤＱに共通接続され、ドレーンに抵抗が各々接続された複数のＰＭＯＳトランジスタを含むプルアップドライバと、ソースが接地端に共通接続され、ドレーンにデータプルダウン用抵抗が各々接続された複数のＮＭＯＳトランジスタを含むプルダウンドライバセットとからなる。この時、プルアップドライバ及びプルダウンドライバは、各々６個の抵抗とこの抵抗の接続を制御するためのトランジスタを６個用いて構成した例を挙げたものであり、抵抗及びトランジスタの数は回路設計によって異なり得る。

図１を参照し、従来技術に係る半導体記憶装置のデータ出力ドライブ回路の動作について説明すれば次の通りである。

前記インピーダンス調節部１０は、各ドライバのインピーダンス値と既に設定された値との誤差を調整するように各ドライバのインピーダンスを調節するための第１コードＰＣ＜０：５＞及び第２コードＮＣ＜０：５＞を出力する。

７個のドライバ制御部２０は、ドライバイネーブル信号ｓｔｉｎｆ＜０：６＞によって前記インピーダンス調節部１０から出力された第１コードＰＣ＜０：５＞及び第２コードＮＣ＜０：５＞を７個のデータ処理部３０に出力したり、前記第１コードＰＣ＜０：５＞及び第２コードＮＣ＜０：５＞のコード値を全て特定値（例えば、０）に固定したりする。

前記７個のデータ処理部３０は、前記第１コードＰＣ＜０：５＞及び第２コードＮＣ＜０：５＞が入力された場合、前記第１コードＰＣ＜０：５＞によってプルアップデータＵＰを前記７個のドライバ４０のプルアップドライバに出力し、第２コードＮＣ＜０：５＞によってプルダウンデータＤＮを前記７個のドライバ４０のプルダウンドライバに出力する。

したがって、前記７個のドライバ４０のうちデータが入力されたドライバのインピーダンスの組み合わせによるドライブインピーダンス値によってデータドライブ動作を行う。

上述した従来の技術では、システムで要求されるドライブインピーダンス値のうち最も大きい値を基準にドライバのインピーダンスを決定し、前記決定されたインピーダンスを有する同一のドライバの数を調節して、前記システムで要求される多様なドライブインピーダンスの実現が可能となった。

例えば、システムで要求されるドライブインピーダンスの最大値が２４０ｏｈｍで、最小値が３４ｏｈｍである場合、図１のように基本的に２４０ｏｈｍのドライバを用い、前記３４ｏｈｍを実現するために前記２４０ｏｈｍのドライバを７個用いたのである。前記ドライバの使用個数は、抵抗の並列接続の原理を利用したものである。

すなわち、３４ｏｈｍのドライバが必要である場合、抵抗の並列接続の原理によって２４０ｏｈｍのドライバ７個を全て並列接続すれば良い。つまり、２４０ｏｈｍのドライバ７個を並列接続すれば、１／（１／２４０＋１／２４０＋１／２４０＋１／２４０＋１／２４０＋１／２４０＋１／２４０）＝２４０／７＝３４．２８５…になるが、若干の誤差（少数点以下の誤差）はドライブにほぼ影響を及ぼさないため無視できる。

４０ｏｈｍのドライバが必要である場合、前記２４０ｏｈｍのドライバ７個のうち６個を並列接続すれば、１／（１／２４０＋１／２４０＋１／２４０＋１／２４０＋１／２４０＋１／２４０）＝２４０／６＝４０になる。

６０ｏｈｍのドライバが必要である場合、前記２４０ｏｈｍのドライバ７個のうち４個を並列接続すれば良い。８０ｏｈｍのドライバが必要である場合、前記２４０ｏｈｍのドライバ７個のうち３個を並列接続すれば良い。１２０ｏｈｍのドライバが必要である場合、前記２４０ｏｈｍのドライバ７個のうち２つを並列接続すれば良い。勿論２４０ｏｈｍのドライバが必要である場合には、前記７個のドライバのうち１つだけ用いれば良い。このような方式で７個のドライバを選択的に動作させることにより、システムで要求されるドライブインピーダンスの実現が可能となる。

この時、ドライバはＭＯＳ抵抗と受動抵抗が共に用いられるが、ドライブ線形性を有するには前記受動抵抗がはるかに多く用いられなければならない。例えば、２４０ｏｈｍのドライバの場合、ＭＯＳ抵抗と受動抵抗の使用比率が２：８程度である。

前記ＭＯＳ抵抗が受動抵抗に比べ、単位面積当たり抵抗値がより大きいため、等しい抵抗値を基準に受動抵抗がＭＯＳ抵抗に比べて大きい面積を必要とする。これは、ＭＯＳ抵抗はアクティブ領域を用いるのに反し、受動抵抗は精巧な制御が可能なゲート、ポリ（Ｐｏｌｙ）領域を用いるためである。

つまり、ドライバは受動抵抗によって面積が決められ、前記従来の技術のようにインピーダンスが高いドライバであるほど用いられる受動抵抗の数が多く、それによって半導体記憶装置で占める面積も大きくなる。

また、ドライバのキャパシタンスは、接合キャパシタンスと寄生キャパシタンスによって決定されるが、そのうち接合キャパシタンスが大部分であるといえる。この時、受動抵抗は寄生キャパシタンスが大きいため、受動抵抗が多いほどキャパシタンスが増加するため適用範囲が制限されるという問題点がある。これに似ている技術はアメリカ登録特許6,703,908に開示されている。

したがって、従来の技術に係る半導体記憶装置のデータ出力ドライブ回路は、次のような問題がある。

第１に、上述したように、ドライバのインピーダンスが大きいほど面積が増加するが、従来の技術では大きいインピーダンス値を有するドライバを複数用いるため半導体記憶装置の面積を増加させる。

第２に、インピーダンスが大きいドライバが複数備えられることに伴う受動抵抗の増加によってキャパシタンスを増加させ、ドライバのインピーダンス特性を悪化させる。
米国登録特許6,703,908号

本発明は、上述した従来の問題を解決するためになされたものであり、半導体記憶装置の面積を減少、かつインピーダンス特性を改善させることのできる半導体記憶装置のデータ出力ドライブ回路を提供することにその目的がある。

本発明の一態様に係る半導体記憶装置のデータ出力ドライブ回路は、要求される複数のドライブインピーダンス値を組み合わせによって実現できるように、前記複数のドライブインピーダンス値の数に比べて少ない数からなり、互いに異なるインピーダンス値が設定された複数のドライブ手段と、前記要求される複数のドライブインピーダンス値になるように、前記複数のドライブ手段の動作を独立的に制御するドライブ制御手段と、前記複数のドライブ手段に接続され、前記複数のドライブ手段のインピーダンス値の誤差を調整して設定値に合わせるインピーダンス調節部とを含み、前記複数のドライブ手段は、少なくとも３つ並行接続され、各ドライブ手段の内部抵抗の並列接続原理による組合せによって前記要求される複数のドライブインピーダンス値を実現することを特徴とする。

本発明に他の態様に係る半導体記憶装置のデータ出力ドライブ回路は、要求されるドライブインピーダンス値の最小公倍数（Lowest common multiple）に該当するインピーダンス値と、前記最小公倍数との組み合わせによって前記要求されるドライブインピーダンス値を実現できる前記最小公倍数の約数に該当するインピーダンス値とが設定され、前記要求されるドライブインピーダンス値の数に比べて少ない数からなる複数のドライブ手段と、前記複数のドライブ手段を選択的に動作させるため、ドライバイネーブル信号によって前記複数のドライブ手段のインピーダンス設定のため少なくとも１つのコード出力の有無を決定する複数のドライバ制御手段と、前記少なくとも１つのコードにより、データを前記複数のドライブ手段に出力する複数のデータ処理手段と、前記複数のドライブ制御手段に接続され、前記複数のドライブ手段のインピーダンス値の誤差を調整して設定値に合わせるために、前記少なくとも１つのコードを出力するインピーダンス調節部とを含み、前記複数のドライブ手段は、少なくとも３つ並行接続され、各ドライブ手段の内部抵抗の並列接続原理による組合せによって前記要求される複数のドライブインピーダンス値を実現することを特徴とする

本発明にまた他の態様に係る半導体記憶装置のデータ出力ドライブ回路は、複数の目標インピーダンス値のうち最大インピーダンス値と等しいインピーダンス値、前記目標インピーダンス値のうちの、最小値以上であり、前記最大インピーダンス値の約数に該当する少なくとも１つのインピーダンス値とが設定された複数のドライブ手段と、前記複数の目標インピーダンス値を全て実現できるように前記複数のドライブ手段を選択的に動作させるドライブ制御手段と、前記複数のドライブ手段に接続され、前記複数のドライブ手段のインピーダンス値の誤差を調整して設定値に合わせるインピーダンス調節部とを含み、前記複数のドライブ手段は、少なくとも３つ並行接続され、各ドライブ手段の内部抵抗の並列接続原理による組合せによって前記要求される複数のドライブインピーダンス値を実現することを特徴とする。

本発明に係る半導体記憶装置のデータ出力ドライブ回路には次のような効果がある。

第１に、従来はインピーダンスの大きい複数のドライバを用いたが、本発明では、ドライバの数を減らし、インピーダンスもまた小さいものを用いることで、半導体記憶装置の面積を大きく減少させることができる。

第２に、従来に比べてドライバの数を減らし、インピーダンスの小さいドライバを用いることで、受動抵抗の減少によってキャパシタンスを減少させ、ドライバのインピーダンス特性を改善することができる。

以下、添付された図面を参照し、本発明に係る半導体記憶装置のデータ出力ドライブ回路の好ましい実施形態について説明すれば次の通りである。

本発明に係る半導体記憶装置のデータ出力ドライブ回路の好ましい実施形態は、図２に示すように、第１〜第３ドライバ４００，５００，６００と、前記第１〜第３ドライバ４００，５００，６００のインピーダンス値の誤差を調整して設定値に合わせるための第１コードＰＣ＜０：５＞及び第２コードＮＣ＜０：５＞を出力するインピーダンス調節部１００と、ドライバイネーブル信号ｓｔｉｎｆ＜０：２＞により、前記第１コードＰＣ＜０：５＞及び第２コードＮＣ＜０：５＞の出力有無を決定する第１〜第３ドライバ制御部２００，２１０，２２０と、前記第１コードＰＣ＜０：５＞及び第２コードＮＣ＜０：５＞により、データ（ＵＰ：プルアップデータ、ＤＮ：プルダウンデータ）を前記第１〜第３ドライバ４００，５００，６００に出力する第１〜第３データ処理部３００，３１０，３２０と、前記第１〜第３ドライバ４００，５００，６００の出力端に共通接続され、データを外部に出力したり外部のデータが入力されたりするためのパッド７００とを含む。

前記第１〜第３ドライバ４００，５００，６００は、ソースが電源端ＶＤＤＱに共通接続され、ドレーンに抵抗が各々接続された複数のＰＭＯＳトランジスタを含むプルアップドライバと、ソースが接地端に共通接続され、ドレーンに抵抗が各々接続された複数のＮＭＯＳトランジスタを含むプルダウンドライバセットとからなる。この時、プルアップドライバ及びプルダウンドライバは、各々６個の抵抗とこの抵抗の接続を制御するためのトランジスタを６個用いて構成した例を挙げたものであり、抵抗及びトランジスタの数は回路設計によって異なり得る。

本発明は、従来に比べてインピーダンスの小さい最小限のドライバを用い、これを組み合わせることによってシステムで要求されるインピーダンス値を全て実現できるようにすることが核心である。図２に示す本発明の実施形態では、従来（２４０ｏｈｍのドライバ７個）に比べて大幅減少した３つのドライバ、すなわち第１〜第３ドライバ４００，５００，６００が２４０ｏｈｍ、１２０ｏｈｍ、６０ｏｈｍになるようにし、３４ｏｈｍ、４０ｏｈｍ、６０ｏｈｍ、８０ｏｈｍ、１２０ｏｈｍ、２４０ｏｈｍのドライブインピーダンスを実現することができる。

上述したドライバ構成原理について説明すれば次の通りである。先ず、システムで要求されるドライブインピーダンス値の最小公倍数に該当するインピーダンスを有するドライバを構成する。上述した図２の実施形態によれば、システムで要求されるドライブインピーダンスは３４ｏｈｍ、４０ｏｈｍ、６０ｏｈｍ、８０ｏｈｍ、１２０ｏｈｍ、２４０ｏｈｍであるため、これらの最小公倍数は２４０ｏｈｍになる。勿論３４ｏｈｍの場合は２４０ｏｈｍが正確な最小公倍数とはいえないが、回路設計上で少数点以下の誤差を完璧にマッチさせることは、どのみち不可能であって、この程度の誤差はドライブ動作にほぼ影響を及ぼさないため無視することができる。

そして、前記最小公倍数の約数のうち抵抗の並列接続原理による組み合わせにより、ドライブインピーダンス１２０ｏｈｍ、６０ｏｈｍ、８０ｏｈｍ、４０ｏｈｍ、３４ｈｏｍを実現できる最小個の約数に該当するインピーダンスを有するドライバを構成する。この時、ドライブインピーダンスはドライバの組み合わせ、すなわちドライバの内部抵抗の並列接続によって決定される。つまり、前記ドライブインピーダンス１２０ｏｈｍ、８０ｏｈｍ、６０ｏｈｍ、４０ｏｈｍ、３４ｈｏｍを実現できる最小個の約数は１２０ｏｈｍと６０ｏｈｍである。

すなわち、抵抗の並列接続原理により、２４０ｏｈｍのドライバ、１２０ｏｈｍのドライバ、６０ｏｈｍのドライバを接続すれば、１／（１／２４０＋１／１２０＋１／６０）＝２４０／７＝３４．２８５…になるが、若干の誤差（少数点以下の誤差）はドライブにほぼ影響を及ぼさないので無視できるため、ドライブインピーダンス３４ｏｈｍを実現することができる。

そして、１２０ｏｈｍ、６０ｏｈｍを接続すれば、１／（１／１２０＋１／６０）＝１２０／３＝４０になり、ドライブインピーダンス４０ｏｈｍを実現することができる。

このような方式により、６０ｏｈｍ１つだけを用いてドライブインピーダンス６０ｏｈｍを実現し、２４０ｏｈｍと１２０ｏｈｍを接続してドライブインピーダンス８０ｏｈｍを実現し、１２０ｏｈｍ１つだけを用いてドライブインピーダンス１２０ｏｈｍを実現し、さらに２４０ｏｈｍ１つだけを用いてドライブインピーダンス２４０ｏｈｍを実現することができる。

つまり、本発明の第１ドライバ４００、第２ドライバ５００、及び第３ドライバ６００が順に２４０ｏｈｍ、１２０ｏｈｍ、６０ｏｈｍのインピーダンスを有するように構成した例を挙げたものである。

勿論、上述した本発明の実施形態は、等しいドライブインピーダンスを実現するにあたり、従来の技術に比べて本発明で用いられるドライバの数が減少した例に過ぎず、実際システムへの適用時に本発明の原理によって用いられるドライバの数はシステムで要求されるドライブインピーダンスによって異なり得る。

次に、前記第１ドライバ制御部２００は、図３に示すように、プルアップ及びプルダウンドライブが可能になるようにデータを変換するデータ変換部２０１と、ドライバイネーブル信号ｓｔｉｎｆ＜０＞により、前記第１コードＰＣ＜０：５＞の出力有無を決定するプルアップドライバ制御部２０２と、前記ドライバイネーブル信号ｓｔｉｎｆ＜０＞により、前記第２コードＮＣ＜０：５＞の出力有無を決定するプルダウンドライバ制御部２０３とを含む。前記第２ドライバ制御部２１０及び第３ドライバ制御部２２０は、前記第１ドライバ制御部２００と同様に構成される。

前記データ変換部２０１は、プルアップデータＵＰが入力され、反転したプルアップデータＵＰｂを出力する第１インバータＩＶ２１と、プルダウンデータＤＮが入力され、反転したプルダウンデータＤＮｂを出力する第２インバータＩＶ２２とを含む。

前記プルアップドライバ制御部２０２は、ドライバイネーブル信号ｓｔｉｎｆ＜０＞が入力され、反転したドライバイネーブル信号ｓｔｉｎｆｂ＜０＞を出力する第３インバータＩＶ２３と、第１コードＰＣ＜０：５＞が入力される第４〜第９インバータＩＶ２４〜ＩＶ２９と、第１入力端に前記反転したドライバイネーブル信号ｓｔｉｎｆｂ＜０＞が共通入力され、第２入力端に前記第４〜第９インバータＩＶ２４〜ＩＶ２９の出力が入力され、前記第１コードＰＣ＜０：５＞を出力する第１〜第６ノアゲートＮＲ２１〜ＮＲ２６とを含む。

前記プルダウンドライバ制御部２０３は、第１入力端にドライバイネーブル信号ｓｔｉｎｆ＜０＞が共通入力され、第２入力端に第２コードＮＣ＜０：５＞が入力され、反転した第２コードＮＣｂ＜０：５＞を出力する第１〜第６ナンドゲートＮＤ２１〜ＮＤ２６を含む。

前記第１データ処理部３００は、図４に示すように、第１コードＰＣ＜０：５＞によって反転したプルアップデータＵＰｂ＜０：５＞を前記第１ドライバ４００に出力するプルアップデータ処理部３０１と、反転した第２コードＮＣｂ＜０：５＞によって反転したプルダウンデータＤＮｂ＜０：５＞を前記第１ドライバ４００に出力するプルダウンデータ処理部３０２とを含む。前記第２及び第３データ処理部３１０，３２０は、前記第１データ処理部３００と同様に構成される。

前記プルアップデータ処理部３０１は、前記反転したプルアップデータＵＰｂの出力有無を決定するロジック回路が第１コードＰＣ＜０：５＞のビット数分（ビット数と同数、若しくは同程度）備えられており、全てのロジック回路の構成は同一であるため、そのうち第１コードＰＣ＜０＞が入力されるロジック回路の構成について説明すれば次の通りである。前記反転したプルアップデータＵＰｂが入力される第１インバータＩＶ３１と、前記ＰＣ＜０＞が入力される第２インバータＩＶ３２と、入力端に前記第１インバータＩＶ３１の出力が入力され、第１制御端に前記第２インバータＩＶ３２の出力が入力され、第２制御端に前記ＰＣ＜０＞が入力されるパスゲートＰＧ３１と、ゲートに前記第２インバータＩＶ３２の出力が入力され、ドレーンが前記パスゲートＰＧ３１の出力端と接続され、ソースが接地されたトランジスタＭ３１と、前記トランジスタＭ３１のドレーンと接続された第３インバータＩＶ３３とを含む。

前記プルダウンデータ処理部３０２は、前記反転したプルダウンデータＤＮｂの出力有無を決定するロジック回路が、反転した第２コードＮＣｂ＜０：５＞のビット数分（ビット数と同数、若しくは同程度）、備えられており、全てのロジック回路の構成は同一であるため、そのうちＮＣｂ＜０＞が入力されるロジック回路の構成について説明すれば次の通りである。前記反転したプルダウンデータＤＮｂが入力される第１インバータＩＶ４１と、前記ＮＣｂ＜０＞が入力される第２インバータＩＶ４２と、入力端に前記第１インバータＩＶ４１の出力が入力され、第１制御端に前記ＮＣｂ＜０＞が入力され、第２制御端に前記第２インバータＩＶ４２の出力が入力されるパスゲートＰＧ４１と、ゲートに前記第２インバータＩＶ４２の出力が入力され、ソースが前記パスゲートＰＧ３１の出力端と接続され、ドレーンに電源ＶＤＤが接続されたトランジスタＭ４１と、前記トランジスタＭ４１のソースと接続された第３インバータＩＶ４３とを含む。

このように構成された本発明に係る半導体記憶装置の出力ドライブ動作について説明すれば次の通りである。

先ず、システムで要求するドライブインピーダンスが２４０ｏｈｍである場合の例について説明する。

上述したように、本発明の第１ドライバ４００はインピーダンスが２４０ｏｈｍであり、第２ドライバ５００はインピーダンスが１２０ｏｈｍであり、第３ドライバ６００はインピーダンスが６０ｏｈｍである。

ドライブインピーダンス２４０ｏｈｍを実現するためにドライバイネーブル信号ｓｔｉｎｆ＜０：２＞を「１（ハイレベル）０（ローレベル）０（ローレベル）」に設定すれば良い。前記ドライバイネーブル信号ｓｔｉｎｆ＜０：２＞は、半導体記憶装置の各種の動作条件を設定するためのモードレジスタを用いて設定することができる。

したがって、図３の第１ドライバ制御部２００は、データ変換部２０１で反転したプルアップデータＵＰｂ及び反転したプルダウンデータＤＮｂを出力する。プルアップドライバ制御部２０２はｓｔｉｎｆ＜０＞がハイレベルであるため、前記第１コードＰＣ＜０：５＞を第１データ処理部３００に出力し、プルダウンドライバ制御部２０３はｓｔｉｎｆ＜０＞がハイレベルであるため、反転した第２コードＮＣｂ＜０：５＞を前記第１データ処理部３００に出力する。一方、第２ドライバ制御部２１０及び第３ドライバ制御部２２０はｓｔｉｎｆ＜１＞、ｓｔｉｎｆ＜２＞がローレベルであるため、前記第１コードＰＣ＜０：５＞を全てローレベルにし、反転した第２コードＮＣｂ＜０：５＞を全てハイレベルにする。

そして、図４の第１データ処理部３００のプルアップデータ処理部３０１は、第１コードＰＣ＜０：５＞のうち自身に入力されたコードがハイレベルにイネーブルされた場合、反転したプルアップデータＵＰｂ＜０：５＞を前記第１ドライバ４００に出力する。例えば、ＰＣ＜０＞がハイレベルにイネーブルされた場合にパスゲートＰＧ３１がターンオンするため、前記反転したプルアップデータＵＰｂ＜０＞が前記第１ドライバ４００に出力される。また、プルダウンデータ処理部３０２は、反転した第２コードＮＣｂ＜０：５＞のうち自身に入力されたコードがローレベルにディスエーブルされた場合、反転したプルダウンデータＤＮｂ＜０：５＞を前記第１ドライバ４００に出力する。例えば、ＮＣｂ＜０＞がローレベルにディスエーブルされた場合（ＮＣ＜０＞はハイレベルにイネーブル）、パスゲートＰＧ４１がターンオンするため、前記反転したプルダウンデータＤＮｂ＜０＞が前記第１ドライバ４００に出力される。一方、第２データ処理部３１０及び第３データ処理部３２０は、前記第１コードＰＣ＜０：５＞が全てローレベルであり、反転した第２コードＮＣｂ＜０：５＞が全てハイレベルであるため、パスゲートＰＧ３１、ＰＧ４１が全てターンオフし、反転したプルアップデータＵＰｂ＜０＞及び反転したプルダウンデータＤＮｂ＜０：５＞を第２ドライバ５００及び第３ドライバ６００に入力させることができない。

したがって、第２ドライバ５００及び第３ドライバ６００は動作できず、第１ドライバ４００だけ単独で動作するため、２４０ｏｈｍのドライブインピーダンスに反転したプルアップデータＵＰｂ＜０＞及び反転したプルダウンデータＤＮｂ＜０：５＞に対するドライブ動作を遂行し、パッド７００を介して出力する。

他の例として、システムで要求されるドライブインピーダンスが８０ｏｈｍの場合の例について説明する。

ドライブインピーダンス８０ｏｈｍを実現するには、２４０ｏｈｍと１２０ｏｈｍを並列接続すれば良いため、ドライバイネーブル信号ｓｔｉｎｆ＜０：２＞を「１（ハイレベル）１（ハイレベル）０（ローレベル）」に設定すれば良い。

したがって、第１ドライバ４００と第２ドライバ５００が動作し、８０ｏｈｍのドライブインピーダンスでデータドライブ動作を行う。

また他の例として、システムで要求されるドライブインピーダンスが３４ｏｈｍの場合の例について説明する。

ドライブインピーダンス３４ｏｈｍを実現するには、２４０ｏｈｍ、１２０ｏｈｍ、及び６０ｏｈｍを並列接続すれば良いため、ドライバイネーブル信号ｓｔｉｎｆ＜０：２＞を「１（ハイレベル）１（ハイレベル）１（ハイレベル）」に設定すれば良い。

したがって、第１ドライバ４００、第２ドライバ５００、及び第３ドライバ６００が全て動作し、３４ｏｈｍのドライブインピーダンスでデータドライブ動作を行う。

本発明が属する技術分野で通常の知識を有する者であれば、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態によって実施することができるということを理解できる。したがって、以上で記述した実施形態は全ての面で例示的なものであり、限定的なものではないことを理解しなければならない。

本発明の範囲は前記詳細な説明よりは後述する特許請求の範囲によって表され、特許請求の範囲の意味及び範囲そしてその等価概念から導き出される全ての変更又は変形された形態が本発明の範囲に含まれると解釈しなければならない。

従来の技術に係る半導体記憶装置のデータ出力ドライブ回路の構成を示すブロック図である。本発明に係る半導体記憶装置のデータ出力ドライブ回路の構成を示すブロック図である。図２の第１ドライバ制御部の構成を示す回路図である。図２の第１データ処理部の構成を示す回路図である。

符号の説明

ＤＮ…プルダウンデータ
ＤＮｂ…プルダウンデータ（反転）
ＮＣ…第２コード
ＮＣｂ…第２コード（反転）
ＰＣ…第１コード
ＵＰ…プルアップデータ
ＵＰｂ…プルアップデータ（反転）
ｓｔｉｎｆ…ドライバイネーブル信号
ｓｔｉｎｆｂ…ドライバイネーブル信号（反転）
１００…インピーダンス調節部
２００…第１ドライバ制御部
２０１…データ変換部
２０２，３０１…プルアップドライバ制御部
２０３，３０２…プルダウンドライバ制御部
２１０…第２ドライバ制御部
２２０…第３ドライバ制御部
３００…第１データ処理部
３１０…第２データ処理部
３２０…第３データ処理部
４００…第１ドライバ
５００…第２ドライバ
６００…第３ドライバ

Claims

要求される複数のドライブインピーダンス値を組み合わせによって実現できるように、前記複数のドライブインピーダンス値の数に比べて少ない数からなり、互いに異なるインピーダンス値が設定された複数のドライブ手段と、
前記要求される複数のドライブインピーダンス値になるように、前記複数のドライブ手段の動作を独立的に制御するドライブ制御手段と、
前記複数のドライブ手段に接続され、前記複数のドライブ手段のインピーダンス値の誤差を調整して設定値に合わせるインピーダンス調節部と
を含み、
前記複数のドライブ手段は、少なくとも３つ並行接続され、各ドライブ手段の内部抵抗の並列接続原理による組合せによって前記要求される複数のドライブインピーダンス値を実現する、
ことを特徴とする半導体記憶装置のデータ出力ドライブ回路。
前記ドライブ手段は、
一端が共通接続された複数の第１抵抗と、
前記第１抵抗の他端と電源端との間に接続された複数の第１スイッチ素子と、
一端が共通接続された複数の第２抵抗と、
前記第２抵抗の他端と接地端との間に接続された複数の第２スイッチ素子と
を含むことを特徴とする請求項１に記載の半導体記憶装置のデータ出力ドライブ回路。
前記ドライブ制御手段は、
ドライバイネーブル信号により、前記複数のドライブ手段のインピーダンス設定のための少なくとも１つのコード出力の有無を決定する複数のドライバ制御部と、
前記少なくとも１つのコードにより、データを前記複数のドライブ手段に出力する複数のデータ処理部と
を含むことを特徴とする請求項１に記載の半導体記憶装置のデータ出力ドライブ回路。
前記ドライバ制御部は、
プルアップ及びプルダウンドライブが可能になるようにデータを変換するデータ変換部と、
前記ドライバイネーブル信号により、前記少なくとも１つのコードのうち第１コードの出力の有無を決定するプルアップドライバ制御部と、
前記ドライバイネーブル信号により、前記少なくとも１つのコードのうち第２コード出力の有無を決定するプルダウンドライバ制御部と
を含むことを特徴とする請求項３に記載の半導体記憶装置のデータ出力ドライブ回路。
前記データ処理部は、
前記第１コードによって反転したプルアップデータを前記ドライブ手段に出力するプルアップデータ処理部と、
反転した第２コードによって反転したプルダウンデータを前記ドライブ手段に出力するプルダウンデータ処理部と
を含むことを特徴とする請求項３に記載の半導体記憶装置のデータ出力ドライブ回路。
要求されるドライブインピーダンス値の最小公倍数に該当するインピーダンス値と、前記最小公倍数との組み合わせによって前記要求されるドライブインピーダンス値を実現できる前記最小公倍数の約数に該当するインピーダンス値とが設定され、前記要求されるドライブインピーダンス値の数に比べて少ない数からなる複数のドライブ手段と、
前記複数のドライブ手段を選択的に動作させるため、ドライバイネーブル信号によって前記複数のドライブ手段のインピーダンス設定のため少なくとも１つのコード出力の有無を決定する複数のドライブ制御手段と、
前記少なくとも１つのコードにより、データを前記複数のドライブ手段に出力する複数のデータ処理手段と、
前記複数のドライブ制御手段に接続され、前記複数のドライブ手段のインピーダンス値の誤差を調整して設定値に合わせるために、前記少なくとも１つのコードを出力するインピーダンス調節部と
を含み、
前記複数のドライブ手段は、少なくとも３つ並行接続され、各ドライブ手段の内部抵抗の並列接続原理による組合せによって前記要求される複数のドライブインピーダンス値を実現する
ことを特徴とする半導体記憶装置のデータ出力ドライブ回路。
前記ドライブ制御手段は、
プルアップ及びプルダウンドライブが可能になるようにデータを変換するデータ変換部と、
前記ドライバイネーブル信号により、前記少なくとも１つのコードのうち第１コードの出力の有無を決定するプルアップドライバ制御部と、
前記ドライバイネーブル信号により、前記少なくとも１つのコードのうち第２コードの出力の有無を決定するプルダウンドライバ制御部と
を含むことを特徴とする請求項６に記載の半導体記憶装置のデータ出力ドライブ回路。
前記データ処理手段は、
前記第１コードにより、反転したプルアップデータを前記ドライブ手段に出力するプルアップデータ処理部と、
反転した第２コードにより、反転したプルダウンデータを前記ドライブ手段に出力するプルダウンデータ処理部と
を含むことを特徴とする請求項６に記載の半導体記憶装置のデータ出力ドライブ回路。
前記プルアップデータ処理部は、
前記反転したプルアップデータが入力される第１インバータと、
前記第１コードが入力される第２インバータと、
入力端に前記第１インバータの出力が入力され、第１制御端に前記第２インバータの出力が入力され、第２制御端に前記第１コードが入力されるパスゲートと、
ゲートに前記第２インバータの出力が入力され、ドレーンが前記パスゲートの出力端と接続され、ソースが接地されたトランジスタと、
前記トランジスタのドレーンと接続された第３インバータと
を含むロジック回路が前記第１コードのビット数分、備えられていることを特徴とする請求項５又は８に記載の半導体記憶装置のデータ出力ドライブ回路。
前記プルダウンデータ処理部は、
前記反転したプルダウンデータが入力される第１インバータと、
前記反転した第２コードが入力される第２インバータと、
入力端に前記第１インバータの出力が入力され、第１制御端に前記反転した第２コードが入力され、第２制御端に前記第２インバータの出力が入力されるパスゲートと、
ゲートに前記第２インバータの出力が入力され、ソースが前記パスゲートの出力端と接続され、ドレーンに電源が接続されたトランジスタと、
前記トランジスタのソースと接続された第３インバータと
を含むロジック回路が、前記反転された第２コードのビット数分、具備されていることを特徴とする請求項５又は８に記載の半導体記憶装置のデータ出力ドライブ回路。
複数の目標インピーダンス値のうち最大インピーダンス値と等しいインピーダンス値、前記目標インピーダンス値のうちの、最小値以上であり、前記最大インピーダンス値の約数に該当する少なくとも１つのインピーダンス値とが設定された複数のドライブ手段と、
前記複数の目標インピーダンス値を全て実現できるように前記複数のドライブ手段を選択的に動作させるドライブ制御手段と、
前記複数のドライブ手段に接続され、前記複数のドライブ手段のインピーダンス値の誤差を調整して設定値に合わせるインピーダンス調節部と
を含み、
前記複数のドライブ手段は、少なくとも３つ並行接続され、各ドライブ手段の内部抵抗の並列接続原理による組合せによって前記要求される複数のドライブインピーダンス値を実現する
ことを特徴とする半導体記憶装置のデータ出力ドライブ回路。
前記ドライブ手段は、
電源端に並列接続された複数の第１スイッチ素子と、
一端が前記複数の第１スイッチ素子と１対１に対応するように接続された複数の第１抵抗と、
一端が前記複数の第１抵抗の他端と１対１に対応するように接続された複数の第２抵抗と、
接地端に並列接続され、前記複数の第２抵抗の他端と１対１に対応するように接続された複数の第２スイッチ素子と
を含むことを特徴とする請求項１１に記載の半導体記憶装置のデータ出力ドライブ回路。
前記ドライブ制御手段は、
プルアップ及びプルダウンドライブが可能になるようにデータを変換するデータ変換部と、
前記ドライバイネーブル信号により、第１コードの出力の有無を決定するプルアップドライバ制御部と、
前記ドライバイネーブル信号により、第２コードの出力の有無を決定するプルダウンドライバ制御部と
を含むことを特徴とする請求項１１に記載の半導体記憶装置のデータ出力ドライブ回路。
複数の目標インピーダンス値のうちで最大インピーダンス値と等しいインピーダンス値が設定された第１ドライブ手段と、
前記目標インピーダンス値のうちの最小値以上であり、前記最大インピーダンス値の約数に該当するインピーダンス値が設定された第２ドライブ手段と、
前記目標インピーダンス値のうちの最小値以上であり、前記最大インピーダンス値の約数に該当し、前記第２ドライブ手段のインピーダンス値に比べて小さいインピーダンス値が設定された第３ドライブ手段と、
前記複数の目標インピーダンス値を全て実現できるように前記第１〜第３ドライブ手段を選択的に動作させるドライブ制御手段と、
前記複数のドライブ手段に接続され、前記各ドライブ手段のインピーダンス値の誤差を調整して設定値に合わせるインピーダンス調節部と
を含み、
前記各ドライブ手段は、並行接続され、各ドライブ手段の内部抵抗の並列接続原理による組合せによって前記要求される複数のドライブインピーダンス値を実現する、
を含む半導体記憶装置のデータ出力ドライブ回路。
前記第１〜第３ドライブ手段に設定されるインピーダンス値は、２４０ｏｈｍ、１２０ｏｈｍ、及び６０ｏｈｍを含むことを特徴とする請求項１４に記載の半導体記憶装置のデータ出力ドライブ回路。
前記第１〜第３ドライブ手段は、
電源端に並列接続された複数の第１スイッチ素子と、
一端が前記複数の第１スイッチ素子と１対１に対応するように接続された複数の第１抵抗と、
一端が前記複数の第１抵抗の他端と１対１に対応するように接続された複数の第２抵抗と、
接地端に並列接続され、前記複数の第２抵抗の他端と１対１に対応するように接続された複数の第２スイッチ素子と
を含むことを特徴とする請求項１４に記載の半導体記憶装置のデータ出力ドライブ回路。
前記ドライブ制御手段は、
プルアップ及びプルダウンドライブが可能になるようにデータを変換するデータ変換部と、
前記ドライバイネーブル信号により、第１コードの出力の有無を決定するプルアップドライバ制御部と、
前記ドライバイネーブル信号により、第２コードの出力の有無を決定するプルダウンドライバ制御部と
を含むことを特徴とする請求項１４に記載の半導体記憶装置のデータ出力ドライブ回路。
前記データ変換部は、
プルアップデータが入力され、反転したプルアップデータを出力する第１インバータと、
プルダウンデータが入力され、反転したプルダウンデータを出力する第２インバータと
を含むことを特徴とする請求項４，７，１３又は１７に記載の半導体記憶装置のデータ出力ドライブ回路。
前記プルアップドライバ制御部は、
前記ドライバイネーブル信号が入力され、反転したドライバイネーブル信号を出力する第１インバータと、
前記第１コードが入力される第２〜第７インバータと、
第１入力端に前記反転したドライバイネーブル信号が共通入力され、第２入力端に前記第２〜第７インバータの出力が入力され、前記第１コードを出力する第１〜第６ノアゲートと
を含むことを特徴とする請求項４，７，１３又は１７に記載の半導体記憶装置のデータ出力ドライブ回路。
前記プルダウンドライバ制御部は、
第１入力端に前記ドライバイネーブル信号が共通入力され、第２入力端に前記第２コードが入力され、反転した第２コードを出力する第１〜第６ナンドゲートを含む
ことを特徴とする請求項４，７，１３又は１７に記載の半導体記憶装置のデータ出力ドライブ回路。