CN117316209A - 驱动电路、发射机电路、半导体存储器及数据传输方法 - Google Patents

驱动电路、发射机电路、半导体存储器及数据传输方法 Download PDF

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CN117316209A CN202210708147.0A CN202210708147A CN117316209A CN 117316209 A CN117316209 A CN 117316209A CN 202210708147 A CN202210708147 A CN 202210708147A CN 117316209 A CN117316209 A CN 117316209A
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Abstract

本公开实施例提供了一种驱动电路、发射机电路、半导体存储器及数据传输方法，该驱动电路包括第一上拉电路、第二上拉电路和下拉电路；其中，第一上拉电路中的晶体管类型与第二上拉电路中的晶体管类型不同，且第一上拉电路的一端连接第一电源，第二上拉电路的一端连接第二电源，下拉电路的一端接地，第一上拉电路的另一端、第二上拉电路的另一端均与下拉电路的另一端连接，用于输出基于n电平脉冲幅度调制(n‑level Pulse Amplitude Modulation，PAMn)的目标数据信号；其中，n为大于或等于2的整数。这样，在发射机电路中，该驱动电路不仅可以增大信号摆幅，而且还可以提高信号完整性，减小功耗。

Description

驱动电路、发射机电路、半导体存储器及数据传输方法
技术领域
本公开涉及半导体技术领域，尤其涉及一种驱动电路、发射机电路、半导体存储器及数据传输方法。
背景技术
随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率(Double Data Rate，DDR)传输的存储器等器件。然而，当使用基于不归零(NotReturn to Zero，NRZ)模式进行信号调制时，难以满足高容量和高速数据传输的需求。
近年来，在一些发射机电路中，已经积极地进行了对脉冲幅度调制(PulseAmplitude Modulation，PAM)方法的研究，以探索适合于大容量和高速数据传输的替代方案。但是目前已有的PAM方法仍然存在不足，要么信号摆幅较小，要么输出数据信号的信号完整性变差，同时还存在功耗大的问题。
发明内容
本公开提供了一种驱动电路、发射机电路、半导体存储器及数据传输方法，不仅可以增大信号摆幅，而且还可以提高信号完整性，减小功耗。
第一方面，本公开实施例提供了一种驱动电路，该驱动电路包括第一上拉电路、第二上拉电路和下拉电路，其中：
第一上拉电路中的晶体管类型与第二上拉电路中的晶体管类型不同，且第一上拉电路的一端连接第一电源，第二上拉电路的一端连接第二电源，下拉电路的一端接地，第一上拉电路的另一端、第二上拉电路的另一端均与下拉电路的另一端连接，用于输出基于n电平脉冲幅度调制(n-level Pulse Amplitude Modulation，PAMn)的目标数据信号；其中，n为大于或等于2的整数。
在一些实施例中，第一上拉电路中的晶体管类型为NMOS管，第二上拉电路中的晶体管类型为PMOS管。
在一些实施例中，第一电源的取值低于第二电源的取值。
在一些实施例中，第一上拉电路包括至少一个第一类晶体管组，第二上拉电路包括至少一个第二类晶体管组；其中：在第一上拉电路中，第一类晶体管组包括多个NMOS管；在第二上拉电路中，第二类晶体管组包括多个PMOS管。
在一些实施例中，至少一个第一类晶体管组包括第一晶体管组、第二晶体管组和第三晶体管组，至少一个第二类晶体管组包括第四晶体管组；其中：在第一上拉电路中，第一晶体管组包括多个NMOS管，第二晶体管组包括多个NMOS管，第三晶体管组包括多个NMOS管；在第二上拉电路中，第四晶体管组包括多个PMOS管。
在一些实施例中，第一晶体管组至少包括第一主晶体管，第二晶体管组至少包括第二主晶体管，第三晶体管组至少包括第三主晶体管，第四晶体管组至少包括第四主晶体管；其中：第一主晶体管的漏极端、第二主晶体管的漏极端、第三主晶体管的漏极端均与第一电源连接，第一主晶体管的栅极端用于接收第一驱动信号，第二主晶体管的栅极端用于接收第二驱动信号，第三主晶体管的栅极端用于接收第三驱动信号，第一主晶体管的源极端、第二主晶体管的源极端、第三主晶体管的源极端均与输出节点连接；第四主晶体管的源极端与第二电源连接，第四主晶体管的栅极端用于接收第四驱动信号，第四主晶体管的漏极端与输出节点连接；其中，输出节点用于输出基于PAMn的目标数据信号，且第一驱动信号、第二驱动信号、第三驱动信号和第四驱动信号是根据输入信号包括的最高有效位信号和最低有效位信号进行逻辑运算确定的。
在一些实施例中，下拉电路包括至少一个第三类晶体管组；其中：在下拉电路中，第三类晶体管组包括多个NMOS管。
在一些实施例中，至少一个第三类晶体管组包括第五晶体管组和第六晶体管组；其中：在下拉电路中，第五晶体管组包括多个NMOS管，第六晶体管组包括多个NMOS管。
在一些实施例中，第五晶体管组至少包括第五主晶体管，第六晶体管组至少包括第六主晶体管；其中：第五主晶体管的源极端、第六主晶体管的源极端均与地连接，第五主晶体管的栅极端用于接收第五驱动信号，第六主晶体管的栅极端用于接收第六驱动信号，第五主晶体管的漏极端、第六主晶体管的漏极端均与输出节点连接；其中，第五驱动信号与第一驱动信号之间具有逻辑关系，第六驱动信号与第二驱动信号之间具有逻辑关系。
在一些实施例中，第一驱动信号是最高有效位信号；第二驱动信号是基于最高有效位信号与最低有效位信号进行或逻辑运算得到的；第三驱动信号是基于最高有效位信号与最低有效位信号进行异或逻辑运算得到的；第四驱动信号是基于最高有效位信号与最低有效位信号进行与非逻辑运算得到的；第五驱动信号是基于第一驱动信号进行非逻辑运算得到的；第六驱动信号是基于第二驱动信号进行非逻辑运算得到的。
在一些实施例中，在n等于4的情况下，目标数据信号包括第一电平值、第二电平值、第三电平值和第四电平值；其中：在输入信号为11时，第一主晶体管、第二主晶体管和第四主晶体管处于导通状态，使得目标数据信号的电平为第一电平值；在输入信号为10时，第一主晶体管、第二主晶体管和第三主晶体管处于导通状态，使得目标数据信号的电平为第二电平值；在输入信号为01时，第二主晶体管、第三主晶体管和第五主晶体管处于导通状态，使得目标数据信号的电平为第三电平值；在输入信号为00时，第五主晶体管和第六主晶体管处于导通状态，使得目标数据信号的电平为第四电平值。
在一些实施例中，第一电平值大于第二电平值，第二电平值大于第三电平值，第三电平值大于第四电平值。
在一些实施例中，驱动电路支持NRZ模式和PAMn模式；其中：驱动电路，用于在所设置的信号模式为NRZ模式时，输出基于NRZ的目标数据信号；或者，在所设置的信号模式为PAMn模式时，输出基于PAMn的目标数据信号。
第二方面，本公开实施例提供了一种发射机电路，该发射机电路至少包括如第一方面所述的驱动电路。
第三方面，本公开实施例提供了一种半导体存储器，该半导体存储器至少包括发射机电路和接收机电路，且发射机电路包括如第一方面所述的驱动电路；其中：发射机电路，用于输出基于PAMn的目标数据信号；接收机电路，用于通过信道接收从发射机电路传输的目标数据信号。
在一些实施例中，接收机电路的阻抗值与发射机电路的阻抗值之间具有阻抗匹配关系。
第四方面，本公开实施例提供了一种数据传输方法，该方法包括：
获取输入信号；
对输入信号包括的最高有效位信号和最低有效位信号进行逻辑运算，确定驱动电路中多个主晶体管各自的驱动信号；
根据驱动信号控制多个主晶体管各自的导通状态，输出基于PAMn的目标数据信号；其中，n为大于或等于2的整数；
通过信道将目标数据信号传输给接收机电路；
其中，多个主晶体管包括驱动电路中第一上拉电路和第二上拉电路包含的上拉主晶体管以及下拉电路包含的下拉主晶体管，且上拉主晶体管的晶体管类型包括NMOS管和PMOS管，下拉主晶体管的晶体管类型包括NMOS管。
本公开实施例提供了一种驱动电路、发射机电路、半导体存储器及数据传输方法，该驱动电路包括第一上拉电路、第二上拉电路和下拉电路；其中，第一上拉电路中的晶体管类型与第二上拉电路中的晶体管类型不同，且第一上拉电路的一端连接第一电源，第二上拉电路的一端连接第二电源，下拉电路的一端接地，第一上拉电路的另一端、第二上拉电路的另一端均与下拉电路的另一端连接，用于输出基于PAMn的目标数据信号；其中，n为大于或等于2的整数。这样，由于第一上拉电路与第二上拉电路中的晶体管类型不同，使得该驱动电路可以具有两种类型的上拉晶体管，即能够兼容NMOS管和PMOS管的优势，避免了单独将NMOS管或PMOS管作为上拉晶体管所存在的不足；从而不仅可以增大信号摆幅以减小对接收端的需求，同时在降低输出负载电容的情况下，还可以提高信号完整性和减小功耗，进而有效改善数据传输性能。
附图说明
图1为本公开实施例提供的一种驱动电路的组成结构示意图；
图2为本公开实施例提供的另一种驱动电路的组成结构示意图；
图3为本公开实施例提供的一种驱动电路的简化结构示意图；
图4为本公开实施例提供的一种发射机电路的组成结构示意图；
图5为本公开实施例提供的一种半导体存储器的组成结构示意图；
图6为一种采用NMOS管作为上拉晶体管的眼图结构示意图；
图7为一种采用PMOS管作为上拉晶体管的眼图结构示意图；
图8为本公开实施例提供的一种基于PAM4的目标数据信号波形示意图；
图9为本公开实施例提供的一种采用NMOS管和PMOS管组合作为上拉晶体管的眼图结构示意图；
图10为一种定义线性度的原理结构示意图；
图11为本公开实施例提供的一种基于PAM4和基于NRZ的眼图结构对比示意图；
图12为本公开实施例提供的一种半导体存储器的具体电路结构示意图；
图13为本公开实施例提供的一种半导体存储器的简化电路结构示意图；
图14为本公开实施例提供的一种输入信号为11时晶体管导通状态的结构示意图；
图15为本公开实施例提供的一种输入信号为10时晶体管导通状态的结构示意图；
图16为本公开实施例提供的一种输入信号为01时晶体管导通状态的结构示意图；
图17为本公开实施例提供的一种输入信号为00时晶体管导通状态的结构示意图；
图18为本公开实施例提供的一种数据传输方法的流程示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
还需要指出，本公开实施例所涉及信号使用的高电平和低电平指的是信号的逻辑电平。信号具有高电平与其具有低电平时存在不同。例如，高电平可以对应于具有第一电压的信号，而低电平可以对应于具有第二电压的信号。在一些实施例中，第一电压大于第二电压。此外，信号的逻辑电平可以与所描述的逻辑电平不同或相反。例如，被描述为具有逻辑“高”电平的信号可以替选地具有逻辑“低”电平，并且被描述为具有逻辑“低”电平的信号可以替选地具有逻辑“高”电平。
可以理解地，在动态随机存取存储器(Dynamic Random Access Memory，DRAM)中，发射机电路多使用不归零(Not Return to Zero，NRZ)信号进行传输，其信号完整性随着速度的提高大大降低；对于均衡技术与高速时钟的要求越来越高，因此本公开实施例引入了四电平脉冲幅度调制(Four-level Pulse Amplitude Modulation，PAM4)，可以提高信号频谱的利益率。
相关技术中，基于PAM4的发射机电路多应用在串行器-解串器(Serializer-Deserializer，serdes)电路中，其多为差分电路。serdes电路与低功耗(Low Power，LP)的DDR接口电路相比，最主要的区别为是不会单独传输时钟，且速率会很高。另外，在DRAM中，由于端口数目的限制，采用单端形式，基于PAM4的发射机电路可以分为电压模与电流模两种，电压模相较于电流模在功耗方面具有巨大的优势，但同时电压模的摆幅较小，阻抗匹配实现难度较大。
具体来说，传统基于PAM4的电压模发射机电路按照上拉晶体管的类型可以分为Nover N型与P over N型。这里的晶体管通常为金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。其中，N型MOSFET可以简称为NMOS管，P型MOSFET可以简称为PMOS管。对于前者(N over N型)而言，这里的上拉晶体管为NMOS管，下拉晶体管为NMOS管；对于后者(P over N型)而言，这里的上拉晶体管为PMOS管，下拉晶体管为NMOS管。然而，前者的信号摆幅较小，从而对于接收端的要求过高；后者的信号摆幅大，但是PMOS管的尺寸较大，寄生电容的影响致使输出信号完整性变差，功耗增大。
基于此，本公开实施例提供了一种驱动电路，该驱动电路包括第一上拉电路、第二上拉电路和下拉电路；其中，第一上拉电路中的晶体管类型与第二上拉电路中的晶体管类型不同，且第一上拉电路的一端连接第一电源，第二上拉电路的一端连接第二电源，下拉电路的一端接地，第一上拉电路的另一端、第二上拉电路的另一端均与下拉电路的另一端连接，用于输出基于PAMn的目标数据信号；其中，n为大于或等于2的整数。这样，在发射机电路中，由于第一上拉电路与第二上拉电路中的晶体管类型不同，使得该驱动电路可以具有两种类型的上拉晶体管，即能够兼容NMOS管和PMOS管的优势，避免了单独将NMOS管或PMOS管作为上拉晶体管所存在的不足；从而不仅可以增大信号摆幅以减小对接收端的需求，同时在降低输出负载电容的情况下，还可以提高信号完整性和减小功耗，进而有效改善数据传输性能。
下面将结合附图对本公开各实施例进行详细说明。
在本公开的一实施例中，参见图1，其示出了本公开实施例提供的一种驱动电路的组成结构示意图。如图1所示，该驱动电路10可以包括第一上拉电路101、第二上拉电路102和下拉电路103，其中：
第一上拉电路101中的晶体管类型与第二上拉电路102中的晶体管类型不同，且第一上拉电路101的一端连接第一电源，第二上拉电路102的一端连接第二电源，下拉电路103的一端接地，第一上拉电路101的另一端、第二上拉电路102的另一端均与下拉电路103的另一端连接，用于输出基于n电平脉冲幅度调制(n-level Pulse Amplitude Modulation，PAMn)的目标数据信号；其中，n为大于或等于2的整数。
需要说明的是，在本公开实施例中，该驱动电路10不仅可以应用于基于PAM4的发射机电路中，也可以应用于基于PAM3的发射机电路中，甚至还可以与基于NRZ信号的传统发射机电路兼容。也就是说，本公开实施例所述的驱动电路10的兼容性好，能够运用于基于NRZ、PAM3、PAM4等多种电路场景。
可以理解地，NRZ是一种用于表示0和1比特的线路编码。正电压代表逻辑1，负电压代表逻辑0；由于NRZ信号仅具有两个电平，故NRZ信号也可以称为基于PAM2的信号。PAM4是一种使用脉冲幅度调制技术的线路编码。PAM4信号具有四个电平，分别对应逻辑比特00、01、10和11。换言之，PAM4编码的每个符号由2个比特组成，它们对应一个电压电平，即幅度。其中，每秒比特数(bits per second，bps)表示每秒传输的比特0或1总数。波特率表示的是每秒发送的符号数。对于NRZ信号而言，符号率与比特率相同，波特率和每秒比特数也相同；但对于PAM4信号而言，两者是不同的，具体是每秒传输的符号数(波特率)是每秒传输的比特数的一半。这样，与传统的NRZ信号相比，由于PAM4允许在每个符号周期传输两倍于NRZ信号的信息；因此，在相同码率下，PAM4的波特率(也称为符号率)只有NRZ信号的一半，使得基于PAM4的传输信道造成的信号损耗大大降低。基于此，下面将以基于PAM4为主要应用场景进行详细描述，但是并非本公开实施例仅局限于此应用场景。
还需要说明的是，在本公开实施例中，第一上拉电路101和第二上拉电路102中包含的晶体管可以称为上拉晶体管，下拉电路103中包含的晶体管可以称为下拉晶体管。其中，上拉晶体管的晶体管类型可以包括PMOS管和NMOS管，下拉晶体管的晶体管类型可以为NMOS管。
在本公开实施例中，驱动电路10中的两个上拉电路(第一上拉电路101和第二上拉电路102)具有不同的晶体管类型。在一些实施例中，第一上拉电路101中的晶体管类型为NMOS管，第二上拉电路102中的晶体管类型为PMOS管；或者，第一上拉电路101中的晶体管类型为PMOS管，第二上拉电路102中的晶体管类型为NMOS管。这样，使得该驱动电路10在上拉方面能够兼容PMOS管和NMOS管的优势，避免了单独将NMOS管或PMOS管作为上拉晶体管所存在的不足。
进一步地，第一上拉电路101连接的第一电源与第二上拉电路102连接的第二电源存在不同。在一些实施例中，在第一上拉电路101中的晶体管类型为NMOS管，第二上拉电路102中的晶体管类型为PMOS管的情况下，第一电源的取值低于第二电源的取值。
在本公开实施例中，PMOS管的电源电压是高于NMOS管的电源电压的。因此，如果第一上拉电路101中的晶体管类型为NMOS管，第二上拉电路102中的晶体管类型为PMOS管，那么可以确定第一电源的取值低于第二电源的取值；否则，如果第一上拉电路101中的晶体管类型为PMOS管，第二上拉电路102中的晶体管类型为NMOS管，那么可以确定第一电源的取值高于第二电源的取值。
可以理解地，由于PMOS管的电源电压高于NMOS管的电源电压，对于PMOS管而言，PMOS管的电源电压相对较高，从而能够实现更大的信号摆幅以减轻对接收端的需求；而对于NMOS管而言，NMOS管的电源电压较低，从而具有更小的输出负载电容、更好的线性度和更小的功耗。这样，对于本公开实施例的驱动电路10，由于该驱动电路10的上拉电路中同时具有NMOS管和PMOS管，一方面，与上拉电路仅包括NMOS管的相关技术相比，能够增大信号摆幅，从而减轻对接收端的需求；另一方面，与上拉电路仅包括PMOS管的相关技术相比，具有较小的输出负载电容，从而信号完整性、线性度和功耗方面均具有优势。
在本公开实施例中，假定第一上拉电路101中的晶体管类型为NMOS管，第二上拉电路102中的晶体管类型为PMOS管，那么第一电源可以用VDDQ表示，第二电源可以用VDD表示。需要注意的是，如无特别说明，将以第一上拉电路101中的晶体管类型为NMOS管，第二上拉电路102中的晶体管类型为PMOS管进行以下技术方案的详细阐述。
在一些实施例中，第一上拉电路101可以包括至少一个第一类晶体管组，第二上拉电路102可以包括至少一个第二类晶体管组；其中：
在第一上拉电路101中，第一类晶体管组包括多个NMOS管；
在第二上拉电路102中，第二类晶体管组包括多个PMOS管。
在这里，第一上拉电路101中可以包括1个或多个第一类晶体管组，这1个或多个第一类晶体管组并联，以便实现对第一上拉电路101的并联阻值进行调整；第二上拉电路102中可以包括1个或多个第二类晶体管组，这1个或多个第二类晶体管组并联，以便实现对第二上拉电路102的并联阻值进行调整。然后，根据第一上拉电路101的并联阻值和第二上拉电路102的并联阻值，可以实现对该驱动电路10对应的上拉电阻进行阻值调整，从而能够改变分压结果。
进一步地，在一些实施例中，在图1所示驱动电路10的基础上，参见图2，在第一上拉电路101中，至少一个第一类晶体管组可以包括第一晶体管组N1、第二晶体管组N2和第三晶体管组N3；在第二上拉电路102中，至少一个第二类晶体管组可以包括第四晶体管组P1；其中：
在第一上拉电路101中，第一晶体管组N1可包括多个NMOS管，第二晶体管组N2可包括多个NMOS管，第三晶体管组N3可包括多个NMOS管；
在第二上拉电路102中，第四晶体管组P1可包括多个PMOS管。
需要说明的是，在本公开实施例中，对于第一上拉电路101而言，这里可以包括三组晶体管组(例如，第一晶体管组N1、第二晶体管组N2和第三晶体管组N3)；对于第二上拉电路102而言，这里可以包括一组晶体管组(例如，第四晶体管组P1)。无论是第一上拉电路101还是第二上拉电阻102，其内部包括的晶体管组数根据实际应用场景进行具体设置，这里对此不作任何限定。
这样，图2作为一种具体示例，对于第一上拉电路101而言，通过第一晶体管组N1、第二晶体管组N2和第三晶体管组N3，可以实现对第一上拉电路101的并联阻值进行调整；对于第二上拉电路102而言，通过第四晶体管组P1，可以实现对第二上拉电路102的并联阻值进行调整；然后根据第一上拉电路101的并联阻值和第二上拉电路102的并联阻值，也可以实现对该驱动电路10对应的上拉电阻进行阻值调整，从而能够改变分压结果。
进一步地，在一些实施例中，如图2所示，第一晶体管组N1至少包括第一主晶体管A，第二晶体管组N2至少包括第二主晶体管B，第三晶体管组N3至少包括第三主晶体管C，第四晶体管组P1至少包括第四主晶体管D；其中：
第一主晶体管A的漏极端、第二主晶体管B的漏极端、第三主晶体管C的漏极端均与第一电源连接，第一主晶体管A的栅极端用于接收第一驱动信号，第二主晶体管B的栅极端用于接收第二驱动信号，第三主晶体管C的栅极端用于接收第三驱动信号，第一主晶体管A的源极端、第二主晶体管B的源极端、第三主晶体管C的源极端均与输出节点连接；
第四主晶体管D的源极端与第二电源连接，第四主晶体管D的栅极端用于接收第四驱动信号，第四主晶体管D的漏极端与输出节点连接。
在本公开实施例中，具体参见图2，输出节点可以用K表示。其中，输出节点可以用于输出基于PAMn的目标数据信号。
在本公开实施例中，第一驱动信号、第二驱动信号、第三驱动信号和第四驱动信号可以是根据输入信号包括的最高有效位(Most Significant Bit，MSB)信号和最低有效位(Least Significant Bit，LSB)信号进行逻辑运算确定的。
需要说明的是，对于每一晶体管组来说，都可以包括主晶体管和至少一个辅晶体管。具体地，第一晶体管组N1可以包括第一主晶体管A和至少一个第一辅晶体管，这至少一个第一辅晶体管的导通与关断能够对第一主晶体管A的驱动电阻进行阻值调整，以调节第一主晶体管A的驱动能力；第二晶体管组N2可以包括第二主晶体管B和至少一个第二辅晶体管，这至少一个第二辅晶体管的导通与关断能够对第二主晶体管B的驱动电阻进行阻值调整，以调节第二主晶体管B的驱动能力；第三晶体管组N3可以包括第三主晶体管C和至少一个第三辅晶体管，这至少一个第三辅晶体管的导通与关断能够对第三主晶体管C的驱动电阻进行阻值调整，以调节第三主晶体管C的驱动能力；第四晶体管组P1可以包括第四主晶体管D和至少一个第四辅晶体管，这至少一个第四辅晶体管的导通与关断能够对第四主晶体管D的驱动电阻进行阻值调整，以调节第四主晶体管D的驱动能力；进而实现驱动电路10的上拉驱动能力调整。
进一步地，对于下拉电路103来说，在一些实施例中，下拉电路103可以包括至少一个第三类晶体管组；其中：
在下拉电路103中，第三类晶体管组包括多个NMOS管。
在这里，下拉电路103中的晶体管类型可以为NMOS管。其中，下拉电路103中可以包括1个或多个第三类晶体管组，这1个或多个第三类晶体管组并联，以便实现对下拉电路103的并联阻值进行调整，即可以实现对该驱动电路10对应的下拉电阻进行阻值调整，根据上拉电阻和下拉电阻的分压原理，从而能够改变分压结果。
进一步地，在一些实施例中，在图1所示驱动电路10的基础上，参见图2，在下拉电路103中，至少一个第三类晶体管组可以包括第五晶体管组N4和第六晶体管组N5；其中：
在下拉电路103中，第五晶体管组N4可包括多个NMOS管，第六晶体管组N5可包括多个NMOS管。
需要说明的是，在本公开实施例中，对于下拉电路103而言，这里可以包括两组晶体管组(例如，第五晶体管组N4和第六晶体管组N5)，但是所包括的晶体管组数是根据实际应用场景进行具体设置，这里对此不作任何限定。
这样，图2作为一种具体示例，对于下拉电路103而言，通过第五晶体管组N4和第六晶体管组N5，可以实现对该驱动电路10对应的下拉电阻进行阻值调整，从而能够改变分压结果。
进一步地，在一些实施例中，如图2所示，第五晶体管组N4至少包括第五主晶体管E，第六晶体管组N5至少包括第六主晶体管F；其中：
第五主晶体管E的源极端、第六主晶体管F的源极端均与地连接，第五主晶体管E的栅极端用于接收第五驱动信号，第六主晶体管F的栅极端用于接收第六驱动信号，第五主晶体管E的漏极端、第六主晶体管F的漏极端均与输出节点连接。
在本公开实施例中，第五驱动信号与第一驱动信号之间具有逻辑关系，第六驱动信号与第二驱动信号之间具有逻辑关系。
另外，在本公开实施例中，第一主晶体管A的源极端、第二主晶体管B的源极端、第三主晶体管C的源极端、第四主晶体管D的漏极端以及第五主晶体管E的漏极端、第六主晶体管F的漏极端均与输出节点连接，用于输出基于PAMn的目标数据信号，该目标数据信号即为待传输的DQ信号。
还需要说明的是，对于第五晶体管组N4和第六晶体管组N5等每一晶体管组来说，也都可以包括主晶体管和至少一个辅晶体管。具体地，第五晶体管组N4可以包括第五主晶体管E和至少一个第五辅晶体管，这至少一个第五辅晶体管的导通与关断能够对第五主晶体管E的驱动电阻进行阻值调整，以调节第五主晶体管E的驱动能力；第六晶体管组N5可以包括第六主晶体管F和至少一个第六辅晶体管，这至少一个第六辅晶体管的导通与关断能够对第六主晶体管F的驱动电阻进行阻值调整，以调节第六主晶体管F的驱动能力；进而实现驱动电路10的下拉驱动能力调整。
在一种具体的实施例中，图3示出了本公开实施例提供的一种驱动电路10的简化结构示意图。如图3所示，仅以每一晶体管组中的主晶体管进行示意。其中，该驱动电路10可以第一主晶体管A、第二主晶体管B、第三主晶体管C、第四主晶体管D、第五主晶体管E和第六主晶体管F。第一主晶体管A、第二主晶体管B、第三主晶体管C和第四主晶体管D为上拉晶体管，第五主晶体管E和第六主晶体管F为下拉晶体管；另外，第一主晶体管A、第二主晶体管B、第三主晶体管C、第五主晶体管E和第六主晶体管F为NMOS管，第四主晶体管D为PMOS管。
在图3中，第一主晶体管A的漏极端、第二主晶体管B的漏极端、第三主晶体管C的漏极端均与VDDQ电源连接，第四主晶体管D的源极端与VDD电源连接，第五主晶体管E的源极端、第六主晶体管F的源极端均与地连接，第一主晶体管A的源极端、第二主晶体管B的源极端、第三主晶体管C的源极端、第四主晶体管D的漏极端以及第五主晶体管E的漏极端、第六主晶体管F的漏极端均与输出节点K连接，用于输出基于PAMn的目标数据信号。其中，VDDQ电源的取值低于VDD电源的取值，这样，一方面是为了每个主晶体管都工作在线性电阻区，另一方面是为了保证输出节点的电压满足要求。示例性地，VDDQ电源的取值为0.6V，VDD电源的取值为1.05V，但是并不作具体限定。
此外，第一主晶体管A的栅极端用于接收第一驱动信号(用DRA表示)，第二主晶体管B的栅极端用于接收第二驱动信号(用DRB表示)，第三主晶体管C的栅极端用于接收第三驱动信号(用DRC表示)，第四主晶体管D的栅极端用于接收第四驱动信号(用DRD表示)，第五主晶体管E的栅极端用于接收第五驱动信号(用DRE表示)，第六主晶体管F的栅极端用于接收第六驱动信号(用DRF表示)。在这里，第一驱动信号、第二驱动信号、第三驱动信号、第四驱动信号、第五驱动信号和第六驱动信号均可以是根据输入信号包括的最高有效位(MSB)信号和最低有效位(LSB)信号进行逻辑运算确定的。
需要说明的是，在本公开实施例中，这里还可以包括PAM编码电路(图中未示出)。其中，PAM编码电路用于对接收到的数据进行基于PAMn的编码处理，生成输入信号，该输入信号至少包括MSB信号和LSB信号。
在一些实施例中，对于这些驱动信号的确定，具体如下：
第一驱动信号可以是最高有效位信号；
第二驱动信号可以是基于最高有效位信号与最低有效位信号进行或逻辑运算得到的；
第三驱动信号可以是基于最高有效位信号与最低有效位信号进行异或逻辑运算得到的；
第四驱动信号可以是基于最高有效位信号与最低有效位信号进行与非逻辑运算得到的；
第五驱动信号可以是基于第一驱动信号进行非逻辑运算得到的；
第六驱动信号可以是基于第二驱动信号进行非逻辑运算得到的。
在本公开实施例中，原始的输入信号为两路不相干的二进制随机码，一路为MSB信号，一路为LSB信号。这样，DRA信号可以是MSB信号，DRB信号可以是MSB信号和LSB信号进行或逻辑运算得到，DRC信号可以是MSB信号和LSB信号进行异或逻辑运算得到，DRD信号可以是MSB信号和LSB信号进行与非逻辑运算得到，DRE信号可以是DRA信号进行非逻辑运算得到，DRF信号可以是DRB信号进行非逻辑运算得到。用数学公式表示如下：
DRA＝MSB (1)
DRB＝MSB+LSB (2)
进一步地，在一些实施例中，在n等于4的情况下，目标数据信号可以包括第一电平值、第二电平值、第三电平值和第四电平值；其中：
在输入信号为11时，第一主晶体管A、第二主晶体管B和第四主晶体管D处于导通状态，使得目标数据信号的电平为第一电平值；
在输入信号为10时，第一主晶体管A、第二主晶体管B和第三主晶体管C处于导通状态，使得目标数据信号的电平为第二电平值；
在输入信号为01时，第二主晶体管B、第三主晶体管C和第五主晶体管E处于导通状态，使得目标数据信号的电平为第三电平值；
在输入信号为00时，第五主晶体管E和第六主晶体管F处于导通状态，使得目标数据信号的电平为第四电平值。
需要说明的是，在本公开实施例中，如果n＝4，那么目标数据信号是基于PAM4的信号，其具有四个电平值，即：第一电平值、第二电平值、第三电平值和第四电平值。
还需要说明的是，在本公开实施例中，不同的输入信号对应不同的状态。这里，输入信号包括00、01、10和11，也就对应存在四种状态，而且这四种状态对应目标数据信号的四个电平值。其中，在第一状态下，这时候输入信号为11，对应导通第一主晶体管A、第二主晶体管B和第四主晶体管D，其他主晶体管处于关断状态，此时目标数据信号的电平为第一电平值；在第二状态下，这时候输入信号为10，对应导通第一主晶体管A、第二主晶体管B和第三主晶体管C，其他主晶体管处于关断状态，此时目标数据信号的电平为第二电平值；在第三状态下，这时候输入信号为01，对应导通第二主晶体管B、第三主晶体管C和第五主晶体管E，其他主晶体管处于关断状态，此时目标数据信号的电平为第三电平值；在第四状态下，这时候输入信号为00，对应导通第五主晶体管E和第六主晶体管F，其他主晶体管处于关断状态，此时目标数据信号的电平为第四电平值。这样，在不同状态下，通过控制这些主晶体管的导通与关断，可以使其与接收端进行阻抗匹配，从而不仅可以提高信号完整性，而且信号线性度高。
示例性地，假定对于NMOS管，1表示该主晶体管处于导通状态，0表示该主晶体管处于关断状态；对于PMOS管，0表示该主晶体管处于导通状态，1表示该主晶体管处于关断状态；那么结合图3所示的简化电路，表1示出了每一种输入信号下各主晶体管的导通与关断。
表1
在一些实施例中，第一电平值大于第二电平值，第二电平值大于第三电平值，第三电平值大于第四电平值。
需要说明的是，在本公开实施例中，第一电平值最高，第四电平值最低。也就是说，当输入信号为11时，输出最高电平值(即第一电平值)；当输入信号为10时，输出次高电平值(即第二电平值)；以此类推，当输入信号为00时，输出最低电平值(即第四电平值)。这样，只有在输出最高电平值时，才会采用NMOS管和PMOS管组合作为上拉晶体管导通；而在输出其他电平值时，采用NMOS管作为上拉晶体管导通；从而能够降低功耗。
进一步地，由于驱动电路10可以兼容基于NRZ信号的传统发射机电路.因此，在一些实施例中，驱动电路10可以支持NRZ模式和PAMn模式；其中：
驱动电路10，用于在所设置的信号模式为NRZ模式时，输出基于NRZ的目标数据信号；或者，在所设置的信号模式为PAMn模式时，输出基于PAMn的目标数据信号。
也就是说，驱动电路10不仅可以输出基于NRZ的目标数据信号，也可以输出基于PAMn的目标数据信号，兼容性好。例如，在NRZ模式下，驱动电路10可以输出基于NRZ的目标数据信号；而在PAMn模式下，驱动电路10可以输出基于PAMn的目标数据信号。
本公开实施例提供了一种驱动电路，该驱动电路可以应用于发射机电路。其中，由于第一上拉电路与第二上拉电路中的晶体管类型不同，使得该驱动电路可以具有两种类型的上拉晶体管，即能够兼容NMOS管和PMOS管的优势，避免了单独将NMOS管或PMOS管作为上拉晶体管所存在的不足；从而不仅可以增大信号摆幅以减小对接收端的需求，同时在降低输出负载电容的情况下，还可以提高信号完整性和减小功耗，进而有效改善数据传输性能。
在本公开的另一实施例中，参见图4，其示出了本公开实施例提供的一种发射机电路的组成结构示意图。如图4所示，发射机电路40至少可以包括前述实施例任一项所述的驱动电路10。
在本公开实施例中，这里主要提供了一种运用于半导体存储器的PAM4高速单端发射机电路，不仅能够输出一个较大的信号摆幅以减小对于接收端的要求，同时还需要保证输出负载电容(Cio)不能过大，从而降低功耗与提高信号完整性；另外，基于PAM4进行传输，还可以输出一个高线性度的PAM4信号；同时兼容性好，可以实现与基于NRZ的传统发射机电路兼容。
在本公开的又一实施例中，参见图5，其示出了本公开实施例提供的一种半导体存储器的组成结构示意图。如图5所示，半导体存储器50至少可以包括发射机电路501和接收机电路502，发射机电路501可以包括前述实施例任一项所述的驱动电路10；其中：
发射机电路501，用于输出基于PAMn的目标数据信号；
接收机电路502，用于通过信道接收从发射机电路传输的目标数据信号。
在本公开实施例中，半导体存储器50可以为动态随机存取存储器DRAM。其中，对于DRAM来说，不仅可以符合DDR、DDR2、DDR3、DDR4、DDR5等内存规格，还可以符合LPDDR、LPDDR2、LPDDR3、LPDDR4、LPDDR5等内存规格，这里不作任何限定。
进一步地，在一些实施例中，接收机电路502的阻抗值与发射机电路501的阻抗值之间具有阻抗匹配关系。
也就是说，对于发射机电路501而言，其中的驱动电路可以采用PMOS管与NMOS管混合作为上拉晶体管提供PAM4输出的最高电平值，而其他较低的电平值仍仅采用NMOS管作为上拉晶体管；另外，每一个晶体管都是在考虑阻抗匹配与输出电平值等两个限定条件下决定的。这样，与相关技术中基于PAM4的电路相比，由于进行了阻抗匹配，其信号完整性和线性度方面均具有优势。
下面将结合几种应用场景对本公开实施例的技术方案进行详细阐述。
应用场景一：采用NMOS管作为上拉晶体管。这种方案的最大缺点就是信号摆幅受限，因为LPDDR中采用的是低电压摆幅终止逻辑(Low Voltage Small signal Terminatedlevel，LVSTL)方式，其输出最高电平值为VDDQ/2。以LPDDR4为例，VDDQ为0.6V，输出最高电平值为300毫伏特(milliVolt，mV)。PAM4具有三个眼，其平均到每一个眼的极限值仅为100mV；虽然也尝试过把VDDQ提高，但是需要保证上拉晶体管工作于线性区，VDDQ提升有限从而其最终输出眼图考虑到噪声及信号完整性，眼张高度(eye opening height，可简称为“眼高”)几乎不可能到达100mV以上，从而对于接收端的要求过高，因此这种方案被丢弃。在这种方案下，眼图具体可以参见图6，较为理想的仿真环境下其眼高只有90mV。
应用场景二：采用PMOS管作为上拉晶体管。在这种方案下，由于PMOS管空穴载流子迁移率小于NMOS管的载流子迁移率，从而达到同样的电阻阻值(40欧姆，为了进行阻抗匹配)，PMOS管的尺寸会比NMOS管大很多(例如，PMOS管：211微米；NMOS管：98微米)，从而输出负载电容Cio大大提高，且VDDQ为1.1V，功耗大大增加，线性度也极大降低。在这种方案下，眼图具体可以参见图7，较为理想的情况下PMOS管作为上拉晶体管的眼图，其线性度仅为79％。其中，图6和图7的测试条件都是以数据速率(Datarate)为12.8千兆比特每秒(1000Million bits per second，Gbps)，输出负载电容Cio为1皮法(picoFarads，pF)进行的。
应用场景三：采用NMOS管和PMOS管组合作为上拉晶体管。对于功耗而言，由此提出的驱动电路仅在最高电平值处使用了1.1V；而应用场景二中的PMOS管在每个电平值都使用了1.1V的电压，因此功耗的减小是非常明显的。示例性地，本公开实施例所提出的驱动电路在12.8Gbps时功耗仅为3.78毫瓦特(milliWatt，mW)。具体参见图8，其示出了在直流(Direct Current，DC)仿真下基于PAM4的目标数据信号波形，这里没有考虑各种非理想因素。从图8可以看出，这里包括四个电平值，依次为405mV、270mV、135mV、0mV；而且该线性度为94.6％，几乎接近100％。参见图9，其示出了带信道仿真的眼图。其中，带信道仿真是指SS/110C/电压为标准电压下的90％最差情况的仿真，而SS是指工艺角，这里具体是是慢-慢(Slow nmos Slow pmos)，表示该电路是由慢p-FET和慢n-FET组成；110C表示110摄氏度。这里，数据速率仍为12.8Gbps，此时线性度为94.6％，而且每一个眼高都大于100mV。
参见图10，其示出了线性度是如何定义的。如图10所示，目标数据信号的四种电平值可以分别映射到两位输入信号；例如，最高电平值(用V1表示)可以映射到“11”，最低电平值(用V4表示)可以映射到“00”，中间的两个电平值(用V2、V3表示)可以映射到“10”、“01”。相邻两个电平值之间的间隔依次用a、b、c表示，那么线性度的定义如下：
参见图11，其示出了基于PAM4和基于NRZ的眼图结构对比示意图。如图11所示，(a)为本公开实施例基于PAM4的眼图，这里的Vdivw为80mV，眼张宽度(eye opening width，可简称为“眼宽”)为80.2皮秒(picosecond，ps)；(b)为相关技术基于NRZ的眼图，这里的Vdivw为80mV，眼张宽度为52.4ps。其中，Vdivw是以参考电压(1/2Vout)上下垂直的80mV，具体是用于定义眼张宽度的。另外，数据速率都为12.8Gbps，而且两者所有仿真条件相同。
如此，表2示出了在不同数据速率、不同条件下基于PAM4和基于NRZ的眼宽数据对比示意表格。根据表2可以看出，数据速率提高时，基于PAM4的信号具有眼宽的极大优势(与基于NRZ相比，眼宽近乎翻倍)，从而对于接收端以及时钟的要求大大减小。在这里，随着眼宽和眼高的增大，对接收端的性能越来越友好。需要注意的是，这里的UI是指UnitInterval，具体是指周期的1/2；另外，对于Single rank和Dual rank而言，两者的区别是发射端所驱动的负载不同；假设Single rank的负载是1pF，那么dual rank的负载即为2pF。
表2
在一种具体的实施例中，参见图12，其示出了本公开实施例提供的一种半导体存储器50的具体电路结构示意图。如图12所示，在半导体存储器50中，发射机电路501可以包括第一晶体管组N1、第二晶体管组N2、第三晶体管组N3、第四晶体管组P1、第五晶体管组N4、第六晶体管组N5；其中，第一晶体管组N1至少包括第一主晶体管A，第二晶体管组N2至少包括第二主晶体管B，第三晶体管组N3至少包括第三主晶体管C，第四晶体管组P1至少包括第四主晶体管D，第五晶体管组N4至少包括第五主晶体管E，第六晶体管组N5至少包括第六主晶体管F；接收机电路502可以包括第七晶体管G；而且发射机电路501与接收机电路502之间通过信道进行传输。
在图12中，第一晶体管组N1、第二晶体管组N2、第三晶体管组N3和第四晶体管组P1为上拉电路，第五晶体管组N4和第六晶体管组N5为下拉电路。其中，第一晶体管组N1、第二晶体管组N2和第三晶体管组N3中的晶体管类型为NMOS管，而且这三个晶体管组由VDDQ电源供电；第四晶体管组P1中的晶体管类型为PMOS管，其是由VDD电源供电；第五晶体管组N4和第六晶体管组N5中的晶体管类型为NMOS管。另外，第七晶体管G作为接收端，具有终结电阻(On-Die Termination，ODT)特性，其阻抗值经过信道优化等于信道阻抗。在这里，第七晶体管G的晶体管类型也为NMOS管，而且第七晶体管G是由VDD电源供电。这样，由于第七晶体管G具有ODT特性，可以使得目标数据信号能够在终结电阻处消耗完，防止这些信号在电路上形成反射，进而可以提高信号完整性。
需要注意的是，在本公开实施例中，VDDQ电源的取值可以为0.6V，VDD电源的取值可以为1.05V。
在另一种具体的实施例中，参见图13，其示出了本公开实施例提供的一种半导体存储器50的简化电路结构示意图。如图13所示，在半导体存储器50中，可以包括：第一主晶体管A、第二主晶体管B、第三主晶体管C、第四主晶体管D、第五主晶体管E、第六主晶体管F和第七晶体管G。其中，在发射端，第一主晶体管A、第二主晶体管B和第三主晶体管C属于第一上拉电路，第四主晶体管D属于第二上拉电路，第五主晶体管E和第六主晶体管F属于下拉电路；而第七晶体管G属于接收端。在这里，第一主晶体管A、第二主晶体管B、第三主晶体管C、第五主晶体管E、第六主晶体管F和第七晶体管G为NMOS管，第四主晶体管D为PMOS管。
另外，在图13中，第一主晶体管A、第二主晶体管B、第三主晶体管C与第四主晶体管D作为上拉晶体管的类型不同，故两者的供电电源也不相同。其中，第一主晶体管A、第二主晶体管B和第三主晶体管C是由VDDQ电源供电，第四主晶体管D是由VDD电源供电。
可以理解地，基于图13所示的电路结构，下面将结合图14、图15、图16、图17对输入信号为11、10、01、00等四种状态分别进行详细阐述。
参见图14，其示出了本公开实施例提供的一种输入信号为11时晶体管导通状态的结构示意图。如图14所示，在这种状态下，第一主晶体管A、第二主晶体管B和第四主晶体管D处于导通状态，其他晶体管处于关断状态，即由NMOS管和PMOS管共同作为上拉晶体管执行上拉操作，这时候目标数据信号的电平为最高电平值(即第一电平值，可以为0.45V)。
参见图15，其示出了本公开实施例提供的一种输入信号为10时晶体管导通状态的结构示意图。如图15所示，在这种状态下，第一主晶体管A、第二主晶体管B和第三主晶体管C处于导通状态，其他晶体管处于关断状态，即仅由NMOS管作为上拉晶体管执行上拉操作，这时候目标数据信号的电平为次高电平值(即第二电平值，可以为0.3V)。
参见图16，其示出了本公开实施例提供的一种输入信号为01时晶体管导通状态的结构示意图。如图16所示，在这种状态下，第二主晶体管B、第三主晶体管C和第五主晶体管E处于导通状态，其他晶体管处于关断状态，即也是仅由NMOS管作为上拉晶体管执行上拉操作，这时候目标数据信号的电平为次低电平值(即第三电平值，可以为0.15V)。
参见图17，其示出了本公开实施例提供的一种输入信号为00时晶体管导通状态的结构示意图。如图17所示，在这种状态下，第五主晶体管E和第六主晶体管F处于导通状态，其他晶体管处于关断状态，即也是仅由NMOS管作为上拉晶体管执行上拉操作，这时候目标数据信号的电平为最低电平值(即第四电平值，可以为0V)。其中，在输入信号为00时，这时候仅导通了第五主晶体管E和第六主晶体管F，可以使得发射端与接收端进行阻抗匹配，能够减小信号反射。
需要说明的是，针对输入信号为11、10、01、00等四种状态，每一种状态下不同晶体管的导通与关断具体可见前述的表1所示。由此可见，只有在输出最高电平值时，才会采用NMOS管和PMOS管组合作为上拉晶体管导通；而在输出其他电平值时，采用NMOS管作为上拉晶体管导通。
还需要说明的是，针对每一个主晶体管都需要考虑阻抗匹配与输出电平值等两个限定条件来确定。其中，在输入信号为11时，对应电平值为0.45V；这时候第一主晶体管A与第二主晶体管B的并联阻值(用RAB表示)、第四主晶体管D的阻值(用RD表示)和接收端之间需要满足以下阻抗匹配关系：
在输入信号为10时，对应电平值为0.3V；这时候第一主晶体管A、第二主晶体管B与第三主晶体管C的并联阻值(用RABC表示)和接收端之间需要满足以下阻抗匹配关系：
RABC＝Z0 (10)
在输入信号为01时，对应电平值为0.15V；这时候第二主晶体管B与第三主晶体管C的并联阻值(用RBC表示)、第五主晶体管E的阻值(用RE表示)和接收端之间需要满足以下阻抗匹配关系：
RBC＝4[Z0//(Z0-Δ1)] (11)
在本公开实施例中，Z0表示接收端(第七晶体管G)的阻抗值，通常情况下，Z0的取值为40欧姆。在这里，当输出信号电平为0.3V时，接收端的阻抗值为Z0；当输出信号电平为0.15V时，接收端的阻抗值为Z0-Δ1；当输出信号电平为0.45V时，接收端的阻抗值为Z0+Δ2。其中，Δ1和Δ2为预设值，具体取值根据实际情况进行设置，这里并不作任何限定。
还需要说明的是，在本公开实施例中，LPDDR中驱动电路的下拉晶体管可以复用作为ODT电路，这时候需要考虑ODT特性需要的阻值；另外，PAM4中，在输入信号为00时，考虑到需要将输出节点下拉至0V，所以第五主晶体管E和第六主晶体管F分别提供一个接地路径，此时REF的阻值大小没有太大影响；在这里，下拉的接地路径越多，可以使得该电路的下拉速度更快。
另外，在本公开实施例中，当输入信号为11时，对应的电平值最高，这时候可以通过阻抗匹配(上拉电阻RAB和RD的并联阻值为Z0)以及基尔霍夫电流定律(Kirchhoff’sCurrent Law，KCL)进行阻抗值计算，具体如式(8)和式(9)所示。
在本公开实施例中，通过上述实施例对前述实施例的具体实现进行了详细阐述，基于前述实施例的技术方案，从中可以看出，一方面，与相关技术中P over N的PAM4驱动器相比，本实施例具有更小的Cio，更好的线性度与更小的功耗；比相关技术中N over N的PAM4驱动器相比，本实施例具有更大的摆幅，从而减轻对接收端的要求；另一方面，本实施例可以与相关技术中基于NRZ的发射机电路兼容，也可以应用于PAM3的驱动电路中；又一方面，相比于相关技术中的PAM4驱动器，由于进行了阻抗匹配，其信号完整性和线性度方面均具有优势，能够输出一个高信号完整性和高线性度的PAM4信号。
在本公开的再一实施例中，参见图18，其示出了本公开实施例提供的一种数据传输方法的流程示意图。如图18所示，该方法可以包括：
S1801：获取输入信号。
S1802：对输入信号包括的最高有效位信号和最低有效位信号进行逻辑运算，确定驱动电路中多个主晶体管各自的驱动信号。
S1803：根据驱动信号控制多个主晶体管各自的导通状态，输出基于PAMn的目标数据信号；其中，n为大于或等于2的整数。
S1804：通过信道将目标数据信号传输给接收机电路。
需要说明的是，在本公开实施例中，该数据传输方法应用于前述实施例所述的半导体存储器。在该半导体存储器中，对于发射机电路中的驱动电路来说，多个主晶体管可以包括驱动电路中第一上拉电路和第二上拉电路包含的上拉主晶体管以及下拉电路包含的下拉主晶体管，且上拉主晶体管的晶体管类型包括NMOS管和PMOS管，下拉主晶体管的晶体管类型包括NMOS管。
还需要说明的是，在本公开实施例中，由于上拉晶体管同时具有NMOS管和PMOS管等两种类型，而且是在输出最高电平值时，才会采用NMOS管和PMOS管组合作为上拉晶体管导通；而在输出其他电平值时，仅采用NMOS管作为上拉晶体管导通。这样，避免了单独将NMOS管或PMOS管作为上拉晶体管所存在的不足，从而不仅可以增大信号摆幅以减小对接收端的需求，同时在降低输出负载电容的情况下，还可以提高信号完整性和减小功耗，进而有效改善数据传输性能。
以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (17)

1.一种驱动电路，其特征在于，所述驱动电路包括第一上拉电路、第二上拉电路和下拉电路，其中：
所述第一上拉电路中的晶体管类型与所述第二上拉电路中的晶体管类型不同，且所述第一上拉电路的一端连接第一电源，所述第二上拉电路的一端连接第二电源，所述下拉电路的一端接地，所述第一上拉电路的另一端、所述第二上拉电路的另一端均与所述下拉电路的另一端连接，用于输出基于n电平脉冲幅度调制(n-level Pulse AmplitudeModulation，PAMn)的目标数据信号；其中，n为大于或等于2的整数。
2.根据权利要求1所述的驱动电路，其特征在于，所述第一上拉电路中的晶体管类型为NMOS管，所述第二上拉电路中的晶体管类型为PMOS管。
3.根据权利要求2所述的驱动电路，其特征在于，所述第一电源的取值低于所述第二电源的取值。
4.根据权利要求2所述的驱动电路，其特征在于，所述第一上拉电路包括至少一个第一类晶体管组，所述第二上拉电路包括至少一个第二类晶体管组；其中：
在所述第一上拉电路中，所述第一类晶体管组包括多个NMOS管；
在所述第二上拉电路中，所述第二类晶体管组包括多个PMOS管。
5.根据权利要求4所述的驱动电路，其特征在于，所述至少一个第一类晶体管组包括第一晶体管组、第二晶体管组和第三晶体管组，所述至少一个第二类晶体管组包括第四晶体管组；其中：
在所述第一上拉电路中，所述第一晶体管组包括多个NMOS管，所述第二晶体管组包括多个NMOS管，所述第三晶体管组包括多个NMOS管；
在所述第二上拉电路中，所述第四晶体管组包括多个PMOS管。
6.根据权利要求5所述的驱动电路，其特征在于，所述第一晶体管组至少包括第一主晶体管，所述第二晶体管组至少包括第二主晶体管，所述第三晶体管组至少包括第三主晶体管，所述第四晶体管组至少包括第四主晶体管；其中：
所述第一主晶体管的漏极端、所述第二主晶体管的漏极端、所述第三主晶体管的漏极端均与所述第一电源连接，所述第一主晶体管的栅极端用于接收第一驱动信号，所述第二主晶体管的栅极端用于接收第二驱动信号，所述第三主晶体管的栅极端用于接收第三驱动信号，所述第一主晶体管的源极端、所述第二主晶体管的源极端、所述第三主晶体管的源极端均与输出节点连接；
所述第四主晶体管的源极端与所述第二电源连接，所述第四主晶体管的栅极端用于接收第四驱动信号，所述第四主晶体管的漏极端与所述输出节点连接；
其中，所述输出节点用于输出基于PAMn的目标数据信号，且所述第一驱动信号、所述第二驱动信号、所述第三驱动信号和所述第四驱动信号是根据输入信号包括的最高有效位信号和最低有效位信号进行逻辑运算确定的。
7.根据权利要求6所述的驱动电路，其特征在于，所述下拉电路包括至少一个第三类晶体管组；其中：
在所述下拉电路中，所述第三类晶体管组包括多个NMOS管。
8.根据权利要求7所述的驱动电路，其特征在于，所述至少一个第三类晶体管组包括第五晶体管组和第六晶体管组；其中：
在所述下拉电路中，所述第五晶体管组包括多个NMOS管，所述第六晶体管组包括多个NMOS管。
9.根据权利要求8所述的驱动电路，其特征在于，所述第五晶体管组至少包括第五主晶体管，所述第六晶体管组至少包括第六主晶体管；其中：
所述第五主晶体管的源极端、所述第六主晶体管的源极端均与地连接，所述第五主晶体管的栅极端用于接收第五驱动信号，所述第六主晶体管的栅极端用于接收第六驱动信号，所述第五主晶体管的漏极端、所述第六主晶体管的漏极端均与所述输出节点连接；
其中，所述第五驱动信号与所述第一驱动信号之间具有逻辑关系，所述第六驱动信号与所述第二驱动信号之间具有逻辑关系。
10.根据权利要求9所述的驱动电路，其特征在于，
所述第一驱动信号是所述最高有效位信号；
所述第二驱动信号是基于所述最高有效位信号与所述最低有效位信号进行或逻辑运算得到的；
所述第三驱动信号是基于所述最高有效位信号与所述最低有效位信号进行异或逻辑运算得到的；
所述第四驱动信号是基于所述最高有效位信号与所述最低有效位信号进行与非逻辑运算得到的；
所述第五驱动信号是基于所述第一驱动信号进行非逻辑运算得到的；
所述第六驱动信号是基于所述第二驱动信号进行非逻辑运算得到的。
11.根据权利要求9所述的驱动电路，其特征在于，在n等于4的情况下，所述目标数据信号包括第一电平值、第二电平值、第三电平值和第四电平值；其中：
在所述输入信号为11时，所述第一主晶体管、所述第二主晶体管和所述第四主晶体管处于导通状态，使得所述目标数据信号的电平为所述第一电平值；
在所述输入信号为10时，所述第一主晶体管、所述第二主晶体管和所述第三主晶体管处于导通状态，使得所述目标数据信号的电平为所述第二电平值；
在所述输入信号为01时，所述第二主晶体管、所述第三主晶体管和所述第五主晶体管处于导通状态，使得所述目标数据信号的电平为所述第三电平值；
在所述输入信号为00时，所述第五主晶体管和所述第六主晶体管处于导通状态，使得所述目标数据信号的电平为所述第四电平值。
12.根据权利要求11所述的驱动电路，其特征在于，所述第一电平值大于所述第二电平值，所述第二电平值大于所述第三电平值，所述第三电平值大于所述第四电平值。
13.根据权利要求1至12任一项所述的驱动电路，其特征在于，所述驱动电路支持不归零(Not Return to Zero，NRZ)模式和PAMn模式；其中：
所述驱动电路，用于在所设置的信号模式为NRZ模式时，输出基于NRZ的目标数据信号；或者，在所设置的信号模式为PAMn模式时，输出基于PAMn的目标数据信号。
14.一种发射机电路，其特征在于，所述发射机电路至少包括如权利要求1至13任一项所述的驱动电路。
15.一种半导体存储器，其特征在于，所述半导体存储器至少包括发射机电路和接收机电路，且所述发射机电路包括如权利要求1至13任一项所述的驱动电路；其中：
所述发射机电路，用于输出基于PAMn的目标数据信号；
所述接收机电路，用于通过信道接收从所述发射机电路传输的所述目标数据信号。
16.根据权利要求15所述的半导体存储器，其特征在于，所述接收机电路的阻抗值与所述发射机电路的阻抗值之间具有阻抗匹配关系。
17.一种数据传输方法，其特征在于，所述方法包括：
获取输入信号；
对所述输入信号包括的最高有效位信号和最低有效位信号进行逻辑运算，确定驱动电路中多个主晶体管各自的驱动信号；
根据所述驱动信号控制所述多个主晶体管各自的导通状态，输出基于PAMn的目标数据信号；其中，n为大于或等于2的整数；
通过信道将所述目标数据信号传输给接收机电路；
其中，所述多个主晶体管包括所述驱动电路中第一上拉电路和第二上拉电路包含的上拉主晶体管以及下拉电路包含的下拉主晶体管，且所述上拉主晶体管的晶体管类型包括NMOS管和PMOS管，所述下拉主晶体管的晶体管类型包括NMOS管。
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