CN109923611B - 用于功率高效驱动电路的设备及方法 - Google Patents

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Abstract

本发明揭示一种设备。所述设备包括驱动电路，所述驱动电路经配置以基于一或多个启用信号，在第一操作模式中将第一供应电压选择性地提供到输出节点且在第二操作模式中将第二供应电压选择性地提供到所述输出节点。

Description

用于功率高效驱动电路的设备及方法
背景技术
集成电路通常包含用于与额外电路通信的数个输入/输出(I/O)引脚。例如，集成存储器装置(例如动态随机存取存储器(DRAM))包含在I/O引脚处与外部系统或处理器的双向数据通信的输出节点。集成电路还通常包含用于在耦合到I/O引脚的接口总线上驱动信号的一或多个驱动电路。驱动电路将供应电压选择性地耦合到输出节点以在耦合到输出节点的接口总线上驱动输出信号。随着时钟速度增大，还期望更快速地提供输出信号以匹配时钟速度的增大。增大供应电压是一种增大传输速度的方式，但这导致功耗非期望地增大。
发明内容
根据本发明的实施例的实例设备可包含：驱动电路，其可基于一或多个启用信号，在第一操作模式中将第一供应电压选择性地提供到输出节点且进一步在第二操作模式中将第二供应电压选择性地提供到所述输出节点。
根据本发明的实施例的另一实例设备可包含：驱动电路，其可基于一或多个启用信号利用第一供应电压或第二供应电压驱动输出信号；及信号模式电路，其可基于存储器的操作速度提供所述一或多个启用信号。
根据本发明的实施例的实例方法可包含：在驱动电路处接收具有第一值的一或多个启用信号；响应于接收具有所述第一值的所述一或多个启用信号，利用耦合到第一供应电压的第一组上拉驱动接脚驱动输出信号；在所述驱动电路处接收具有第二值的一或多个启用信号；及响应于接收具有所述第二值的所述一或多个启用信号，利用耦合到第二供应电压的第二组上拉驱动接脚驱动所述输出信号，其中所述第二供应电压不同于所述第一供应电压。
附图说明
图1是根据本发明的实施例的包含驱动电路的设备的框图。
图2是根据本发明的实施例的包含驱动电路的存储器装置的框图。
图3A是描绘根据本发明的实施例的具有二进制信号的输出信号的图表。
图3B是描绘根据本发明的实施例的具有多电平信号的输出信号的图表。
图4是根据本发明的实施例的驱动电路的示意图。
图5是根据本发明的实施例的驱动电路的示意图。
图6是根据本发明的实施例的驱动电路的示意图。
图7是根据本发明的实施例的具有串联开关的驱动电路的示意图。
图8是根据本发明的实施例的存储器的框图。
具体实施方式
下文阐述某些细节以提供本发明的实施例的充分理解。然而，所属领域的技术人员将明白，可在无这些特定细节的情况下实践本发明的实施例。而且，本文中描述的本发明的特定实施例是以实例方式提供且不应用来将本发明的范围限于这些特定实施例。在其它情况下，未详细展示熟知电路、控制信号、时序协议及软件操作以避免不必要地模糊本发明。
本文中揭示的实施例涉及用于通过使用单个驱动电路而利用不同供应电压选择性地驱动输出信号来改进功率效率的驱动电路。选择可基于存储器装置的所期望操作速度。例如，当存储器按较低速度操作时，驱动电路可将较低供应电压选择性地耦合到输出端子以驱动输出信号。当存储器按较高速度操作时，驱动电路可将较高供应电压选择性地耦合到输出端子以驱动输出信号。通过基于存储器装置的操作速度将输出端子选择性地耦合到较低或较高供应电压，可仅通过在需要时以较高供应电压操作而改进功率效率。
图1是根据本发明的实施例的包含驱动电路102的设备(大体上指定为100)的框图。除驱动电路102以外，设备100还包含信号模式电路104及输出节点106。设备100可为单个集成电路芯片(或单个半导体裸片)的部分，使得输出节点106可充当单个集成电路芯片(或单个半导体裸片)的I/O引脚以与外部系统(例如处理器或控制器)通信。
驱动电路102将不同供应电压选择性地耦合到输出节点106。驱动电路102可经耦合到输出节点106及信号模式电路104。驱动电路102可耦合到经配置以提供第一供应电压VDDQ1的第一电压源且耦合到经配置以提供第二供应电压VDDQ2的第二电压源。第一供应电压VDDQ1及第二供应电压VDDQ2可提供不同电压电平。例如，第一供应电压VDDQ1可提供低于第二供应电压VDDQ2的电压。在一个实施例中，第一供应电压VDDQ1可提供≤0.6V的电压，且第二供应电压VDDQ2可提供≥0.9V的电压。然而，在各种实施例中还可使用其它电压电平。驱动电路102还可经耦合到接地或小于第一电压供应及第二电压供应的可充当参考电压或第三供应电压的第三电压供应。驱动电路102可包含平行驱动接脚组(图1中未展示)，所述平行驱动接脚组各自经配置以接收启用信号EN1到EN3中的一者且基于启用信号EN1到EN3将第一供应电压VDDQ1、第二供应电压VDDQ2或接地选择性地耦合到输出节点106以提供OUTPUT信号。
信号模式电路104提供用于控制第一供应电压VDDQ1、第二供应电压VDDQ2及接地中的哪一者耦合到输出节点106以提供OUTPUT信号的启用信号EN1到EN3。信号模式电路104可经配置以接收第一数据信号LO_SPD_DATA、第二数据信号HI_SPD_DATA及SIGNAL_MODE信号。基于SIGNAL_MODE信号的值，信号模式电路104从第一数据信号LO_SPD_DATA及第二数据信号HI_SPD_DATA导出启用信号EN1到EN3且将启用信号EN1到EN3提供到驱动电路102。在各种实施例中，每一启用信号EN1到EN3可经配置以通过将第一供应电压VDDQ1、第二供应电压VDDQ2及接地中的一者耦合到输出节点106而选择性地启用/停用第一供应电压VDDQ1、第二供应电压VDDQ2及接地中的一者。例如，启用信号EN1可经配置以将第一供应电压VDDQ1选择性地耦合到输出节点106。启用信号EN2可经配置以将第二供应电压VDDQ2选择性地耦合到输出节点106。启用信号EN3可经配置以将接地选择性地耦合到输出节点106。
在各种实施例中，SIGNAL_MODE信号是基于与驱动电路102相关联的电路、块、模块等内的资源使用。例如，驱动电路102可包含在经配置以驱动来自存储器装置(未展示)的OUTPUT信号的存储器装置中。在此类实施例中，SIGNAL_MODE信号可指示存储器装置的操作速度及/或带宽要求。当操作速度/带宽要求相对低时，SIGNAL_MODE信号可具有第一值。当操作速度/带宽要求相对高时，SIGNAL_MODE信号可具有第二值。基于SIGNAL_MODE信号是具有第一值还是第二值，信号模式电路104可提供启用信号EN1到EN3以基于第一供应电压VDDQ1或第二供应电压VDDQ2驱动OUTPUT信号。例如，当SIGNAL_MODE信号具有指示低操作速度/带宽要求的第一值时，信号模式电路104可提供具有使得驱动电路102通过将第一供应电压VDDQ1(例如，较低供应电压)选择性地耦合到输出节点106而提供OUTPUT信号的值的启用信号EN1到EN3。替代地，当SIGNAL_MODE信号具有指示高操作速度/带宽要求的第二值时，信号模式电路104提供具有使得驱动电路102通过将第二供应电压VDDQ2(例如，较高供应电压)选择性地耦合到输出节点106而提供OUTPUT信号的值的启用信号EN1到EN3。
第一数据信号LO_SPD_DATA及第二数据信号HI_SPD_DATA可含有使用不同线码编码的相同数据。线码是选定来沿线传输数字信号的码。例如，可使用二进制不归零(NRZ)码(例如NRZ电平、NRZ反相、NRZ标记或NRZ空间)传输第一数据信号LO_SPD_DATA。由于NRZ码是二进制的，所以每个数据窗传达一个位。数据窗表示期间传输由电压电平表示的一或多个数据位的取样周期。可使用多电平信号(MLS)(例如脉冲-振幅调制(PAM))传输第二数据信号HI_SPD_DATA。在MLS编码中，多个位(例如，2个位)是一起编码的且由单个电压电平表示，从而允许在单个数据窗中传输更多信息。虽然MLS编码增大数据传送的带宽，但其通常增大输出驱动电路处的功耗，这是因为必须提供更高电压以生成信号的多个电平。在各种实施例中，第一数据信号LO_SPD_DATA及第二数据信号HI_SPD_DATA可为从存储器阵列(未展示)接收的读取数据。
图2是根据本发明的实施例的包含驱动电路202的存储器装置(大体上指定为200)的框图。存储器装置200进一步包含信号模式电路204、输出节点206、存储器阵列208及串行器电路210。驱动电路202、信号模式电路204及输出节点206可与上文关于图1论述的驱动电路102、信号模式电路104及输出节点106基本上相同。
存储器阵列208包含经配置以储存且提供数据的存储器单元阵列。存储器阵列208通常可为易失性或非易失性存储器，包含但不限于动态随机存取存储器(DRAM)、同步随机存取存储器(SRAM)、晶闸管随机存取存储器(T-RAM)、零电容器随机存取存储器(Z-RAM)、NAND快闪存储器、NOR快闪存储器、相变存储器(PCM)或任何其它类型的存储器。响应于读取操作，存储器阵列208可经配置以提供并行携载从存储器阵列208读取的数据位的两个或两个以上信号。如图2中展示，两个信号可为最高有效位(MSB)及最低有效位(LSB)。在各种实施例中，MSB信号及LSB信号可各自为用于每个数据窗提供单个数据位的二进制信号。例如可通过格雷编码或数据总线反相而进一步编码信号以减少全摆动转变、最小化功耗等。
串行器电路210从存储器阵列208接收平行MSB及LSB信号且按串行顺序布置数据。串行器电路210可为例如多路复用器电路。接着，通过信号模式电路204将串行数据提供为NRZ数据(例如，与图1中的LO_SPD_DATA信号基本上相同)。还可将MSB及LSB信号提供到信号模式电路204。组合地，MSB及LSB信号可组合以构成PAM信号(例如，与图1中的HI_SPD_DATA信号基本上相同)。
在图2的实施例中，可将SIGNAL_MODE信号提供到信号模式电路204。例如可通过与存储器阵列208相关联的控制逻辑(未展示)提供SIGNAL_MODE信号。SIGNAL_MODE信号可具有指示存储器阵列208的操作速度/所要带宽的值。信号模式电路204可基于SIGNAL_MODE信号选择性地设置或更改启用信号EN1到EN3的值以控制将哪一供应电压耦合到输出节点206以驱动OUTPUT信号。
图3A是描绘根据本发明的实施例的具有二进制信号的OUTPUT信号的图表。参考图2，当存储器阵列208按相对低速度/带宽要求操作时，信号模式电路204基于NRZ信号提供启用信号EN1到EN3，且驱动电路202利用第一供应电压VDDQ1将OUTPUT信号作为二进制信号来驱动。图3A将二进制OUTPUT信号的电平展示为具有大致0V的低电平及介于约0.35V与约0.40V之间的高电平。
图3B是描绘根据本发明的实施例的具有多电平信号的OUTPUT信号的图表。参考图2，当存储器阵列208按相对高速度/带宽要求操作时，信号模式电路204基于PAM信号(例如，MSB及LSB)提供启用信号EN1到EN3，且驱动电路202利用第二供应电压VDDQ2将OUTPUT信号作为多电平信号来驱动。图3B将多电平OUTPUT信号的电平展示为具有大致0V、0.15V、0.30V及0.5V的四个不同信号电平。这些电平中的每一者可对应于一对位。例如，0V可对应于‘00’；0.15V可对应于‘01’；0.30V可对应于‘10’；且0.50V可对应于‘11’。应注意，图3A及3B说明相同时间帧内的OUTPUT信号的样本。因此，通过切换到较高第二供应电压VDDQ2且利用多电平信号驱动OUTPUT信号，可增大OUTPUT信号的带宽。
图4是根据本发明的实施例的驱动电路(大体上指定为402)的示意图。驱动电路402可经实施为图1及2的驱动电路102及202。驱动电路402包含并联耦合到输出节点106的第一组上拉驱动接脚404、并联耦合到输出节点106的第二组上拉驱动接脚406及并联耦合到输出节点106的一组下拉驱动接脚408。
第一组上拉驱动接脚404中的每一上拉驱动接脚404包含耦合在第一供应电压VDDQ1与输出节点106之间的上拉NFET(N沟道场效晶体管)410。NFET 410可都为相同大小(例如，具有相同栅极宽度)或不同大小(例如，具有不同栅极宽度)。上拉NFET 410的栅极经耦合到启用信号EN1<0:5>。启用信号EN1<0:5>可为包含上拉驱动接脚404中的每一者的一个启用信号的总线型信号。例如，第一上拉NFET 410的栅极经耦合到启用信号EN1<0>，第二上拉NFET 410的栅极经耦合到启用信号EN1<1>等。因此，每一上拉驱动接脚404可由启用信号EN1<0:5>的构成启用信号独立地控制。通过选择性地激活或解除激活上拉NFET 410中的一或多者，第一供应电压VDDQ1可经耦合到输出节点106以驱动OUTPUT信号。通过增大经激活上拉NFET 410的数目，可增大OUTPUT信号的驱动强度。替代地，通过减小经激活上拉NFET 410的数目，可减小OUTPUT信号的驱动强度。当激活上拉驱动接脚404中的一或多者时，可解除激活所有上拉驱动接脚406以确保OUTPUT信号由单个供应电压(例如，第一供应电压VDDQ1)驱动。
驱动电路402可通过一或多个上拉驱动接脚404将第一供应电压VDDQ1选择性地耦合到输出节点106以驱动OUTPUT信号。当设备具有相对低操作速度/带宽要求时，可启用启用信号EN1<0:5>的构成信号中的一或多者。例如，参考图2，当SIGNAL_MODE信号指示存储器阵列208按相对低速度操作或不需要增大的带宽时，信号模式电路204可基于从串行器电路210接收的NRZ信号选择性地激活启用信号EN1的一或多个构成信号。由于在相对低操作速度及低带宽要求期间使用第一供应电压VDDQ1，因此可使用相对低电压(例如，≤0.6V)。
第二组上拉驱动器接脚406中的每一上拉驱动接脚406包含耦合在第二供应电压VDDQ2与输出节点106之间的上拉PFET(P沟道场效晶体管)412。上拉PFET 412的栅极经耦合到启用信号EN2<0:5>。启用信号EN2<0:5>可为提供上拉驱动接脚406中的每一者的一个启用信号的总线型信号。例如，第一上拉PFET 412的栅极经耦合到启用信号EN2<0>，第二上拉PFET 412的栅极经耦合到启用信号EN2<1>等。因此，每一上拉驱动接脚406可由启用信号EN2<0:5>的构成启用信号独立地控制。通过选择性地激活或解除激活上拉PFET 412中的一或多者，第二供应电压VDDQ2可经耦合到输出节点106以驱动OUTPUT信号。通过增大经激活上拉PFET 412的数目，可增大OUTPUT信号的驱动强度。替代地，通过减小经激活上拉PFET 412的数目，可减小OUTPUT信号的驱动强度。当激活上拉驱动接脚406中的一或多者时，可解除激活所有上拉驱动接脚404以确保OUTPUT信号由单个供应电压(例如，第二供应电压VDDQ2)驱动。
驱动电路402可通过一或多个上拉驱动接脚406将第二供应电压VDDQ2选择性地耦合到输出节点106以驱动OUTPUT信号。当设备具有相对高操作速度/带宽要求时，可启用启用信号EN2<0:5>的构成信号中的一或多者。例如，参考图2，当SIGNAL_MODE信号指示存储器阵列208按相对高速度操作或需要增大的带宽时，信号模式电路204可基于从存储器阵列208接收的PAM信号(例如，MSB及LSB信号)选择性地激活启用信号EN2的一或多个构成信号。
如图4中展示，可将启用信号EN2<0:5>提供为两个启用信号：EN2<0:3>及EN2<4:5>。可由信号模式电路204基于从存储器阵列208接收的MSB信号将启用信号EN2<0:3>提供到PFET 412的第一子组416。可由信号模式电路204基于从存储器阵列208接收的LSB信号将启用信号EN2<4:5>提供到PFET 412的第二子组418。通过使用MSB及LSB信号独立地激活上拉驱动接脚406，可控制驱动强度以提供多电平OUTPUT信号。将OUTPUT信号作为MLS来驱动增大所提供数据的带宽而不需要增大设备的时钟速度。MLS可需要高于传统二进制信号的电压(例如，≥0.9V)。通过仅在必需适应更高操作速度/带宽要求时激活上拉PFET 412，驱动电路402可增大功率效率。即，驱动电路402可默认为在按较慢速度操作期间利用较低第一供应电压VDDQ1驱动OUTPUT信号，且仅在较高需求操作期间利用较高第二供应电压VDDQ2驱动OUTPUT信号，从而增大功率效率。
下拉驱动接脚408中的每一者包含耦合在接地与输出节点106之间的n沟道场效晶体管(NFET)414。下拉NFET 414的栅极可经耦合到启用信号EN3<0:5>。取决于驱动电路402是利用第一供应电压VDDQ1还是第二供应电压VDDQ2驱动OUTPUT信号，可在选定模式中对于每一经解除激活的上拉驱动接脚404、406激活下拉驱动接脚408中的一者。例如，如果驱动电路402使用第一供应电压VDDQ1驱动OUTPUT信号(例如，上拉NFET 410中的一或多者有效)时，那么对于每一无效上拉NFET 410，激活下拉NFET 414中的一者。作为特定实例，如果启用信号EN1<0:4>有效且启用信号EN1<5>无效，那么可(例如，通过启用信号EN3<5>)激活下拉NFET 414中的一者且可(例如，通过启用信号EN3<0:4>)解除激活下拉NFET 414的剩余部分。由于上拉驱动接脚404及下拉驱动接脚408两者是利用NFET来实施，因此这可通过提供启用信号EN3<0:5>作为启用信号EN1<0:5>的补码而完成。在另一实施例中，可通过同时解除激活一或多个上拉驱动接脚404及406以及下拉驱动接脚408而调整OUTPUT信号的驱动强度。例如，可将上拉驱动接脚404及406以及下拉驱动接脚408的子组保持为无效，从而设置可用来驱动OUTPUT信号的可用驱动接脚的最大数目。另外，可存在不同数目个上拉驱动接脚404及406以及下拉驱动接脚408。
作为另一实例，如果驱动电路402利用第二供应电压VDDQ2驱动OUTPUT信号(例如，上拉PFET 412中的一或多者有效)，那么对于每一无效上拉PFET 412，激活下拉NFET 414中的一者。作为特定实例，如果启用信号EN2<0:4>有效且启用信号EN2<5>无效，那么(例如，通过启用信号EN3<5>)激活下拉NFET 414中的一者且(例如，通过启用信号EN3<0:4>)解除激活下拉NFET 414的剩余部分。由于上拉驱动接脚406是利用PFET来实施且下拉驱动接脚408是利用NFET来实施，因此这可通过将启用信号EN3<0:5>的值设置为与启用信号EN2<0:5>相同而完成。
利用PFET实施上拉驱动接脚406且利用NFET实施下拉驱动接脚408可在使用第二组上拉驱动接脚406来驱动OUTPUT信号时，允许接地与峰值电压之间的更大电压摆动。仅将NFET用于上拉及下拉驱动接脚两者的许多传统驱动电路在可用来驱动OUTPUT信号的电压方面受限于NFET的栅极到源极电压，因此限制可实现电压摆动。当驱动MLS OUTPUT信号时，可期望增大电压摆动，这是因为更大电压摆动允许更不同定义的信号电平。
作为特定实例，驱动电路402可通过选择性地激活上拉PFET 412的第一子组416及/或第二子组418而驱动MLS OUTPUT信号。例如，为了提供具有值00的2位OUTPUT信号，驱动电路402可通过提供所有六个启用信号EN2<0:5>上的逻辑高信号而解除激活第一子组416及第二子组418的所有上拉PFET 412且通过提供所有六个启用信号EN3<0:5>上的逻辑高信号而激活所有下拉NFET 414。为了提供具有值01的OUTPUT信号，驱动电路可通过提供第二启用信号EN2<4:5>上的逻辑低信号而选择性地激活上拉PFET 412的第二子组418。驱动电路通过提供逻辑低启用信号EN3<4:5>而解除激活对应下拉NFET 314。为了提供具有值01的OUTPUT信号，通过第二启用信号EN2<0:3>保持解除激活上拉PFET 412的第一子组416。为了提供具有值10的OUTPUT信号，驱动电路402可利用逻辑低第二启用信号EN2<0:3>启用上拉PFET 412的第一子组416同时利用逻辑高第二启用信号EN2<4:5>解除激活上拉PFET412的第二子组418。利用逻辑低第三启用信号EN3<0:3>解除激活对应于上拉PFET 412的第一子组416的下拉NFET 414的子组。可通过逻辑高第三启用信号EN3<4:5>激活下拉NFET414的子组。为了提供具有值11的OUTPUT信号，可通过逻辑低第二启用信号EN2<0:5>激活上拉PFET 412的第一子组416及第二子组418两者且可通过逻辑低第三启用信号EN2<0:5>解除激活所有下拉NFET 414。
图5是根据本发明的实施例的驱动电路(大体上指定为502)的示意图。驱动电路502可经实施为图1及2的驱动电路102及202。驱动电路502包含第一组上拉驱动接脚504、第二组上拉驱动接脚506及一组下拉驱动接脚508。驱动电路502进一步包含一组上拉接脚晶体管516。
下拉驱动接脚508包含将接地选择性地耦合到输出节点的下拉NFET 514。下拉NFET的栅极经耦合到启用信号EN3<0:5>。下拉驱动接脚508以与上文关于图4描述的下拉驱动接脚408基本上相同的方式操作。
每一上拉驱动接脚504与上拉驱动接脚506中的一者并联地耦合到上拉接脚晶体管516。上拉接脚晶体管516经耦合到输出节点106。每一上拉驱动接脚504包含用于将第一供应电压VDDQ1选择性地耦合到上拉晶体管516的PFET 510。每一上拉驱动接脚506包含用于将第二供应电压VDDQ2选择性地耦合到上拉晶体管516的PFET 512。PFET 510及512的栅极分别耦合到启用信号EN1<0:5>及EN2<0:5>。可从信号模式电路104或204接收启用信号EN1<0:5>及EN2<0:5>，如上文描述。上拉晶体管516的栅极可经配置以接收启用信号EN3<0:3>的补码。因此，对于由下拉NFET 514激活的每一下拉驱动接脚508，存在由上拉晶体管516解除激活的一对对应上拉驱动接脚504、506。类似地，对于每一经激活的上拉晶体管516，存在经解除激活的对应下拉驱动接脚508。
参考图2及5，当存储器装置200按相对低速度/带宽要求操作时，存储器装置200可将SIGNAL_MODE信号提供到信号模式电路204，信号模式电路204基于NRZ信号提供启用信号EN1<0:5>以激活上拉PFET 510中的一或多者以将第一供应电压VDDQ1提供到上拉晶体管516。当一或多个上拉PFET 510有效时，信号模式电路204还提供启用信号EN2<0:5>以解除激活上拉PFET 512以将第二供应电压VDDQ2与上拉晶体管516解耦。为了调整驱动强度，信号模式电路204可调整启用信号EN3<0:5>以选择性地激活一或多个下拉NFET 514，且启用信号EN3<0:5>的补码可选择性地解除激活一或多个对应上拉晶体管516。
当存储器装置200按相对高速度/带宽要求操作时，存储器阵列208可将SIGNAL_MODE信号提供到信号模式电路204，信号模式电路204基于PAM信号提供启用信号EN2<0:5>以激活上拉PFET 512中的一或多者以将第二供应电压VDDQ2提供到上拉晶体管516。当一或多个上拉PFET 512有效时，信号模式电路204还提供启用信号EN1<0:5>以解除激活上拉PFET 510以将第一供应电压VDDQ1与上拉晶体管516解耦。为了调整驱动强度，信号模式电路204可调整启用信号EN3<0:5>以选择性地激活一或多个下拉NFET 514，且启用信号EN3<0:5>的补码可选择性地解除激活一或多个对应上拉晶体管516。另外，可调整启用信号EN3<0:5>的值以通过选择性地激活上拉晶体管的第一子组518及/或第二子组520而在输出节点106处驱动MLS OUTPUT信号。例如，与启用信号EN3<4:5>不同地驱动启用信号EN3<0:3>是按接地与第二供应电压VDDQ2之间的中间电平驱动OUTPUT信号。所属领域的技术人员将明白，通过调整启用信号EN3<0:5>，可激活/解除激活不同数目个上拉晶体管516及下拉NFET 514以按不同电平驱动OUTPUT信号。
图6是根据本发明的实施例的驱动电路(大体上指定为602)的示意图。驱动电路602包含都耦合到输出节点106的第一组上拉驱动接脚604、第二组上拉驱动接脚606及一组下拉驱动接脚608。第一组上拉驱动接脚604包含耦合在第一供应电压VDDQ1与输出节点106之间的上拉NFET 610。第二组上拉驱动接脚606包含耦合在第二供应电压VDDQ2与输出节点106之间的上拉PFET 612。所述组下拉驱动接脚608包含耦合在接地与输出节点106之间的下拉NFET 614。可通过如上文关于图4描述般选择性地激活上拉PFET 612的第一子组616及/或第二子组618而驱动MLS OUTPUT信号。驱动电路602不同于驱动电路402之处在于其包含的上拉驱动接脚606少于上拉驱动接脚604。从图6的实施例认识到，由于第一供应电压VDDQ1用来按相对低速度驱动OUTPUT信号，因此与当驱动电路602利用第二供应电压VDDQ2驱动OUTPUT信号时相比，可能需要较少上拉驱动接脚604。通过使用较少上拉驱动接脚604，可进一步改进功率效率。由于存在较少上拉驱动接脚604，因此启用信号EN1<0:1>还可具有少于图4的启用信号EN1<0:5>的构成信号。
图7是根据本发明的实施例的具有串联开关的驱动电路(大体上指定为702)的部分的示意图。驱动电路702包含第一上拉驱动接脚704、第二上拉驱动接脚706及下拉驱动接脚708。第一上拉驱动接脚704包含耦合在第一供应电压VDDQ1与节点722之间的上拉NFET710，节点722可经耦合到输出节点，例如输出节点106。第二上拉驱动接脚706包含耦合在第二供应电压VDDQ2与节点722之间的上拉PFET 712。下拉驱动接脚708包含耦合在接地与节点722之间的下拉NFET 714。驱动电路702可与驱动电路402基本上相同，惟每一驱动接脚包含开关除外。例如，第一上拉驱动接脚704包含耦合在上拉NFET 710与第一供应电压VDDQ1之间的开关716；第二上拉驱动接脚706包含耦合在上拉PFET 712与第二供应电压VDDQ2之间的开关718；且下拉驱动接脚708包含耦合在下拉NFET 714与接地之间的开关720。所属领域的技术人员将明白，在各种实施例中可省略开关716、718及720中的一或多者。开关716、718及720与驱动接脚的串联使用可使启用信号EN1到EN3能够在操作期间保持静态同时动态地启用开关，从而通过避免重新路由NRZ及PAM信号以由信号模式电路(例如，信号模式电路104、204)生成启用信号EN1到EN3而节省时间及功率。然而，包含开关716、718及720将占据可用空间的额外组件添加到驱动电路702，随着装置变得更小，这可能是非期望的。
图8是根据本发明的实施例的存储器的框图。存储器800可包含存储器单元阵列802，存储器单元阵列802可为例如易失性存储器单元(例如，动态随机存取存储器(DRAM)存储器单元、静态随机存取存储器(SRAM)存储器单元)、非易失性存储器单元(例如，快闪存储器单元)或一些其它类型的存储器单元。存储器800包含命令解码器806，命令解码器806可通过命令总线808接收存储器命令且在存储器800内提供(例如，生成)对应控制信号以实行各种存储器操作。例如，命令解码器806可响应于提供到命令总线808的存储器命令以对存储器阵列802执行各种操作。特定来说，命令解码器806可用来提供内部控制信号以从存储器阵列802读取数据且将数据写入到存储器阵列802。可通过地址总线820将行及列地址信号提供(例如，施加)到存储器800中的地址锁存器810。接着地址锁存器810可提供(例如，输出)单独列地址及单独行地址。
地址锁存器810可分别将行地址及列地址提供到行地址解码器822及列地址解码器828。列地址解码器828可选择延伸通过阵列802的对应于相应列地址的位线。行地址解码器822可经连接到字线驱动器824，字线驱动器824激活阵列802中对应于经接收行地址的存储器单元中的相应行。对应于经接收列地址的选定数据线(例如，一或若干位线)可经耦合到读取/写入电路830以经由输入-输出数据路径840将读取数据提供到输出数据缓冲器834。输出数据缓冲器834可包含驱动电路836。驱动电路836可经实施为上文关于图1到5论述的驱动电路102、202、402、502及602中的任一者。可通过输入数据缓冲器844及存储器阵列读取/写入电路830将写入数据提供到存储器阵列802。
所属领域的一般技术人员将进一步明白，结合本文中揭示的实施例所描述的各种说明性逻辑块、配置、模块、电路及算法步骤可经实施为电子硬件、由处理器执行的计算机软件或两者的组合。各种说明性组件、块、配置、模块、电路及步骤已在上文大体上关于其功能性进行描述。所属领域的技术人员可对于每一特定应用以变化方式实施所描述功能性，但此类实施方案决策不应解译为引起脱离本发明的范围。

Claims (47)

1.一种用于功率高效驱动电路的设备，其包括：
驱动电路，其经配置以基于一或多个启用信号，在第一操作模式中将第一供应电压选择性地提供到输出节点且在第二操作模式中将第二供应电压选择性地提供到所述输出节点，并且基于一或多个启用信号在所述第一操作模式和所述第二操作模式选择性地将小于所述第一供应电压和所述第二供应电压的第三供应电压提供到所述输出节点。
2.根据权利要求1所述的设备，其中所述驱动电路包括：
第一组上拉驱动接脚，其经配置以基于第一启用信号将所述第一供应电压选择性地提供到所述输出节点；
第二组上拉驱动接脚，其经配置以基于第二启用信号将所述第二供应电压选择性地提供到所述输出节点；及
一组下拉驱动接脚，其经配置以基于第三启用信号将所述第三供应电压选择性地提供到所述输出节点。
3.根据权利要求2所述的设备，其中所述第一组上拉驱动接脚中的每一上拉驱动接脚包括耦合在第一供应电压源与所述输出节点之间的NFET。
4.根据权利要求2所述的设备，其中所述第二组上拉驱动接脚中的每一上拉驱动接脚包括耦合在第二供应电压源与所述输出节点之间的PFET。
5.根据权利要求2所述的设备，其中所述组下拉驱动接脚中的每一下拉驱动接脚包括耦合在接地与所述输出节点之间的NFET。
6.根据权利要求2所述的设备，其中所述第一组上拉驱动接脚并联耦合到所述输出节点，所述第二组上拉驱动接脚并联耦合到所述输出节点，且所述组下拉驱动接脚并联耦合到所述输出节点。
7.根据权利要求2所述的设备，其中所述第一组上拉驱动接脚及所述第二组上拉驱动接脚中的每一上拉驱动接脚及每一下拉驱动接脚包括用于选择性地激活对应上拉驱动接脚或下拉驱动接脚的开关。
8.根据权利要求2所述的设备，其进一步包括：
多个上拉晶体管，所述多个上拉晶体管中的每一上拉晶体管经耦合到所述第一组上拉驱动接脚中的上拉驱动接脚、所述第二组上拉驱动接脚中的上拉驱动接脚及所述输出节点，其中所述多个上拉晶体管经配置以基于所述第三启用信号将所述第一供应电压及所述第二供应电压中的一者选择性地提供到所述输出节点。
9.根据权利要求2所述的设备，其中所述驱动电路进一步经配置以当在所述第一操作模式中操作时提供二进制信号且当在所述第二操作模式中操作时提供多电平信号。
10.根据权利要求1所述的设备，其中所述第二供应电压大于所述第一供应电压。
11.一种用于功率高效驱动电路的设备，其包括：
驱动电路，其经配置以基于一或多个启用信号在第一操作模式利用第一供应电压或在第二操作模式利用第二供应电压驱动输出信号，并且在基于所述一或多个启用信号在所述第一操作模式和所述第二操作模式选择性地将小于所述第一供应电压和所述第二供应电压的第三供应电压提供到输出节点；及
信号模式电路，其经配置以基于存储器的操作速度提供所述一或多个启用信号。
12.根据权利要求11所述的设备，其中所述信号模式电路经配置以接收指示所述存储器的所述操作速度的信号模式命令。
13.根据权利要求12所述的设备，其进一步包括：
串行器电路，其经耦合到所述存储器阵列及所述信号模式电路，所述串行器电路经配置以接收平行数据且将串行数据提供到所述信号模式电路。
14.根据权利要求13所述的设备，其中所述信号模式电路进一步经配置以基于所述平行数据及所述串行数据提供所述启用信号。
15.根据权利要求14所述的设备，其中所述信号模式电路进一步经配置以响应于指示所述存储器阵列具有第一操作速度的所述信号模式命令而基于所述串行数据提供具有第一值的启用信号，且响应于指示所述存储器阵列具有第二操作速度的所述信号模式命令而基于所述平行数据提供具有第二值的启用信号。
16.根据权利要求15所述的设备，其中所述驱动电路经配置以响应于具有所述第一值的所述启用信号而利用所述第一供应电压驱动所述输出信号，且响应于具有所述第二值的所述启用信号利用所述第二供应电压驱动所述输出信号。
17.一种用于功率高效驱动电路的方法，其包括：
在驱动电路处接收具有第一值的一或多个启用信号；
响应于接收具有所述第一值的所述一或多个启用信号，在第一操作模式利用耦合到第一供应电压的第一组上拉驱动接脚驱动输出信号；
在所述驱动电路处接收具有第二值的一或多个启用信号；
响应于接收具有所述第二值的所述一或多个启用信号，在第二操作模式利用耦合到第二供应电压的第二组上拉驱动接脚驱动所述输出信号，其中所述第二供应电压不同于所述第一供应电压；
基于一个或多个启用信号在所述第一操作模式和所述第二操作模式选择性地提供第三供应电压以驱动所述输出信号，所述第三供应电压小于所述第一供应电压和所述第二供应电压。
18.根据权利要求17所述的方法，其中利用所述第一组上拉驱动接脚及所述第二组上拉驱动接脚驱动所述输出信号生成多电平信号。
19.根据权利要求18所述的方法，其中利用所述第二供应电压驱动所述输出信号进一步包括利用所述一或多个启用信号选择性地解除激活一或多个上拉驱动接脚且选择性地激活一或多个下拉驱动接脚。
20.根据权利要求17所述的方法，其中利用所述第一供应电压驱动所述输出信号包括通过利用所述一或多个启用信号选择性地激活一或多个上拉驱动接脚来生成二进制信号。
21.一种用于功率高效驱动电路的设备，其包括：
驱动电路，其经配置以在第一操作模式使用由并联耦合的第一多个晶体管所提供的第一电压来驱动输出信号或在第二操作模式使用由并联耦合的第二多个晶体管所提供的第二电压来驱动所述输出信号，并且进一步经配置以在所述第一操作模式和所述第二操作模式使用由并联耦合的第三多个晶体管所提供的第三电压来驱动所述输出信号；以及
信号模式电路，其经配置以提供一或多个启用信号以致使所述驱动电路基于存储器的操作速度或带宽使用所述第一电压或所述第二电压并进一步使用所述第三电压来驱动所述输出信号。
22.根据权利要求21所述的设备，其中所述第一多个晶体管的数量大于所述第二多个晶体管的数量。
23.根据权利要求21所述的设备，其中所述驱动电路进一步经配置以使用由所述第二多个晶体管提供的所述第二电压来驱动所述输出信号，除非所述信号模式电路向所述第一多个晶体管提供至少一或多个启用信号。
24.根据权利要求21所述的设备，其中经提供以致使所述驱动电路使用所述第一电压来驱动所述输出信号的所述一或多个启用信号的数量大于经提供以致使所述驱动电路使用所述第二电压来驱动所述输出信号的所述一或多个启用信号的数量。
25.根据权利要求21所述的设备，其中所述信号模式电路进一步经配置以提供所述一或多个启用信号中的至少一者以致使所述驱动电路基于与所述第一操作模式相关联的所述设备的所述操作速度或所述带宽来使用所述第一电压驱动所述输出信号，其中所述信号模式电路进一步经配置以提供所述一或多个启用信号中的至少一者以致使所述驱动电路基于与所述第二操作模式相关联的所述设备的所述操作速度或所述带宽来使用所述第二电压驱动所述输出信号。
26.根据权利要求25所述的设备，其中所述第一操作模式的操作速度或带宽大于所述第二操作模式的相应操作速度或带宽。
27.根据权利要求25所述的设备，其中所述第一电压大于所述第二电压。
28.根据权利要求21所述的设备，其中所述第一多个晶体管中的每一者包含耦合于以所述第一电压供给的第一电压源与输出节点之间的PFET，且其中所述第二多个晶体管中的每一者包含耦合于以所述第二电压供给的所述第二电压源与所述输出节点之间的NFET。
29.一种用于功率高效驱动电路的设备，其包括：
第一电压线、第二电压线和第三电压线，其经配置以分别接收第一电压、第二电压和第三电压；
多个第一晶体管，所述多个第一晶体管中的每一者耦合于所述第一电压线与输出节点之间且经配置以接收多个第一启用信号中的相关联的一者以在第一操作模式使用所述第一电压驱动输出信号；
多个第二晶体管，所述多个第二晶体管中的每一者耦合于所述第二电压线与所述输出节点之间且经配置以接收多个第二启用信号中的相关联的一者以在第二操作模式使用所述第二电压驱动所述输出信号；以及
多个第三晶体管，所述多个第三晶体管中的每一者耦合于所述第三电压线与所述输出节点之间且经配置以接收多个第三启用信号中的相关联的一者以在所述第一操作模式和所述第二操作模式使用所述第三电压驱动所述输出信号，
其中所述多个第三启用信号不同于所述多个第一启用信号和所述多个第二启用信号。
30.根据权利要求29所述的设备，
其中所述多个第一启用信号经配置以使所述多个第一晶体管中的一或多个第一晶体管在所述第一操作模式下导通并使所述多个第一晶体管中的每一者在所述第二操作模式下不导通；且
其中所述多个第二启用信号经配置以使所述多个第二晶体管中的每一者在所述第一操作模式下不导通并使所述多个第二晶体管中的一或多个第二晶体管在所述第二操作模式下导通。
31.根据权利要求30所述的设备，其中所述多个第一晶体管中的每一者具有第一沟道类型且所述多个第三晶体管中的每一者具有第二沟道类型。
32.根据权利要求31所述的设备，其中所述多个第二晶体管中的每一者具有所述第一沟道类型。
33.根据权利要求29所述的设备，其进一步包含：
多个第四晶体管，所述多个第四晶体管中的每一者与位于所述第一电压线和所述输出节点之间的所述多个第一晶体管的相关联的一者串联耦合，且经配置以接收多个第四启用信号中的相关联的一者。
34.根据权利要求29所述的设备，其中所述多个第一晶体管的数量与所述多个第三晶体管的数量不同。
35.根据权利要求29所述的设备，其中所述多个第二晶体管的数量与所述多个第三晶体管的数量相同。
36.根据权利要求29所述的设备，其中所述多个第一晶体管的数量与所述多个第二晶体管的数量不同。
37.一种用于功率高效驱动电路的方法，其包括：
选择性地在第一操作模式将第一多个启用信号提供至第一组晶体管的各个栅极，选择性地在第二操作模式将第二多个启用信号提供至第二组晶体管的各个栅极，并选择性地将第三多个启用信号提供至第三组晶体管的各个栅极；
基于在所述第一组晶体管的所述各个栅极处接收的所述第一多个启用信号，在所述第一操作模式使用耦合至第一电压的所述第一组晶体管来驱动输出信号；以及
基于在所述第二组晶体管的所述各个栅极处接收的所述第二多个启用信号，在所述第二操作模式使用耦合至第二电压的所述第二组晶体管来驱动所述输出信号；
基于在所述第三组晶体管的所述各个栅极处接收的所述第三多个启用信号，在所述第一操作模式和所述第二操作模式使用耦合至第三电压的所述第三组晶体管来驱动所述输出信号。
38.根据权利要求37所述的方法，其进一步包含：
响应于使用所述第一组晶体管或所述第二组晶体管驱动所述输出信号来产生多电平电压信号。
39.根据权利要求37所述的方法，其中所述第一组晶体管的数量大于所述第二组晶体管的数量。
40.一种用于功率高效驱动电路的设备，其包括：
第一电压线、第二电压线和第三电压线，其经配置以分别接收第一电压、第二电压和第三电压；
多个第一晶体管，所述多个第一晶体管中的每一者耦合于所述第一电压线与输出节点之间且经配置以接收多个第一启用信号中的相关联的一者以在第一操作模式使用所述第一电压驱动输出信号；
多个第二晶体管，所述多个第二晶体管中的每一者耦合于所述第二电压线与所述输出节点之间且经配置以接收多个第二启用信号中的相关联的一者以在第二操作模式使用所述第二电压驱动所述输出信号；以及
多个第三晶体管，所述多个第三晶体管中的每一者耦合于所述第三电压线与所述输出节点之间且经配置以接收多个第三启用信号中的相关联的一者以在所述第一操作模式和所述第二操作模式使用所述第三电压驱动所述输出信号。
41.根据权利要求40所述的设备，
其中所述多个第一启用信号经配置以使所述多个第一晶体管中的一或多个第一晶体管在所述第一操作模式下导通并使所述多个第二晶体管中的每一者在所述第二操作模式下不导通；且
其中所述多个第二启用信号经配置以使所述多个第一晶体管中的每一者在所述第一操作模式下不导通并使所述多个第二晶体管中的一或多个第二晶体管在所述第二操作模式下导通。
42.根据权利要求41所述的设备，其中所述多个第一晶体管中的每一者具有第一沟道类型且所述多个第二晶体管中的每一者具有第二沟道类型。
43.根据权利要求42所述的设备，其中所述多个第三晶体管中的每一者具有所述第一沟道类型。
44.根据权利要求40所述的设备，其进一步包含：
多个第四晶体管，所述多个第四晶体管中的每一者与位于所述第一电压线和所述输出节点之间的所述多个第一晶体管的相关联的一者串联耦合，且经配置以接收多个第四启用信号中的相关联的一者。
45.根据权利要求44所述的设备，其中所述多个第三启用信号中的每一者与所述多个第四启用信号中的相关联的一者互补。
46.根据权利要求45所述的设备，其中所述多个第一晶体管中的每一者具有第一沟道类型，所述多个第二晶体管中的每一者具有所述第一沟道类型，所述多个第三晶体管中的每一者具有第二沟道类型且所述多个第四晶体管中的每一者具有所述第二沟道类型。
47.根据权利要求40所述的设备，其中所述多个第一晶体管的数量与所述多个第二晶体管的数量不同。
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