KR102617274B1 - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시예는, 제1 및 제2 전압 공급 노드 사이에 접속되며, 데이터 출력 구간 동안 데이터 값에 대응하는 출력 데이터 신호를 패드로 출력하기 위한 출력회로; 및 상기 제1 및 제2 전압 공급 노드 사이에 접속되며, 상기 데이터 출력 구간에 연속하는 데이터 미출력 구간 동안 상기 제1 및 제2 전압 공급 노드 사이에 전류 경로를 제공하기 위한 접속회로를 포함하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 발신기(transmitter)를 포함하는 반도체 장치에 관한 것이다.
종래기술(미국특허공개번호 US 2017-0324019)은 조셉슨 접합(Josephson junction)을 이용한 발신기(transmitter)를 포함한다. 상기 종래기술은 조셉슨 접합의 히스테리시스(hysteresis) 특성을 이용함으로써 극저온 환경에서 효과적으로 신호를 전송한다.
그러나, 상기 종래기술은 다음과 같은 문제점이 있다.
상기 종래기술은 상기 조셉슨 접합에 흐르는 전류를 생성 및 조절하기 위하여 상기 발신기의 양단에 공급되는 전압을 변경한다. 통상적으로, 전압단에는 전압 레벨의 안정화를 위하여 커패시터(decoupling capacitor)가 접속된다. 그렇기 때문에, 상기 종래기술은 상기 전압을 변경할 때 RC 지연(delay)으로 인해 많은 시간이 소요되며 상기 커패시터의 충/방전 동작으로 인해 큰 소비전력이 요구된다.
본 발명의 실시예는 저전력 및 고속의 발신기를 포함하는 반도체 장치를 제공한다.
본 발명의 일 측면에 따르면, 반도체 장치는, 제1 및 제2 전압 공급 노드 사이에 접속되며, 데이터 출력 구간 동안 데이터 값에 대응하는 출력 데이터 신호를 패드로 출력하기 위한 출력회로; 및 상기 제1 및 제2 전압 공급 노드 사이에 접속되며, 상기 데이터 출력 구간에 연속하는 데이터 미출력 구간 동안 상기 제1 및 제2 전압 공급 노드 사이에 전류 경로를 제공하기 위한 접속회로를 포함할 수 있다.
상기 접속회로는 상기 데이터 출력 구간 동안 상기 제1 및 제2 전압 공급 노드를 전기적으로 분리하고 상기 데이터 미출력 구간 동안 상기 제1 및 제2 전압 공급 노드를 전기적으로 접속할 수 있다.
상기 반도체 장치는, 제1 전압 공급단과 상기 제1 전압 공급 노드 사이에 접속된 제1 가변 저항 소자; 및 제2 전압 공급단과 상기 제2 전압 공급 노드 사이에 접속된 제2 가변 저항 소자를 더 포함할 수 있다.
상기 제1 전압 공급단은 상기 데이터 출력 구간과 상기 데이터 미출력 구간 동안 일정한 전압 레벨의 고전압을 공급하고, 상기 제2 전압 공급단은 상기 데이터 출력 구간과 상기 데이터 미출력 구간 동안 일정한 전압 레벨의 저전압을 공급하고, 상기 제1 및 제2 가변 저항 소자 중 적어도 하나는 상기 데이터 출력 구간 동안 제1 저항값을 가지고 상기 데이터 미출력 구간 동안 상기 제1 저항값보다 큰 제2 저항값을 가질 수 있다.
상기 출력회로는, 상기 제1 및 제2 전압 공급 노드 사이에 접속되 제1 전류 경로; 및 상기 제1 및 제2 전압 공급 노드 사이에 접속된 제2 전류 경로를 포함할 수 있다.
상기 전류 경로에 반영된 저항값은, 상기 데이터 미출력 구간에서, 상기 제1 전류 경로에 반영된 저항값과 상기 제2 전류 경로에 반영된 저항값보다 작을 수 있다.
상기 제1 전류 경로는 상기 제1 및 제2 전압 공급 노드 사이에 직렬로 접속된 적어도 하나의 제1 조셉슨 접합(Josephson junction)과 적어도 하나의 제1 저항 소자를 포함할 수 있고, 상기 데이터 값에 대응하는 입력 펄스 신호는 상기 제1 조셉슨 접합과 상기 제1 저항 소자 사이의 입력 노드를 통해 입력될 수 있다.
상기 제2 전류 경로는 상기 제1 및 제2 전압 공급 노드 사이에 직렬로 접속된 적어도 하나의 제2 조셉슨 접합과 적어도 하나의 제2 저항 소자를 포함할 수 있고, 상기 출력 데이터 신호는 상기 제2 조셉슨 접합과 상기 제2 저항 소자 사이의 출력 노드를 통해 출력될 수 있다.
본 발명의 다른 측면에 따르면, 반도체 장치는, 제1 고전압 공급 노드와 제1 저전압 공급 노드 사이에 접속되며, 데이터 출력 구간 동안 데이터 값에 대응하는 차동 출력 데이터 신호 중 제1 출력 데이터 신호를 제1 패드로 출력하기 위한 제1 출력회로; 상기 제1 고전압 공급 노드와 상기 제1 저전압 공급 노드 사이에 접속되며, 상기 데이터 출력 구간에 연속하는 데이터 미출력 구간 동안 상기 제1 고전압 공급 노드와 상기 제1 저전압 공급 노드 사이에 제1 전류 경로를 제공하기 위한 제1 접속회로; 제2 고전압 공급 노드와 제2 저전압 공급 노드 사이에 접속되며, 상기 데이터 출력 구간 동안 상기 차동 출력 데이터 신호 중 제2 출력 데이터 신호를 제2 패드로 출력하기 위한 제2 출력회로; 및 상기 제2 고전압 공급 노드와 상기 제2 저전압 공급 노드 사이에 접속되며, 상기 데이터 미출력 구간 동안 상기 제2 고전압 공급 노드와 상기 제2 저전압 공급 노드 사이에 제2 전류 경로를 제공하기 위한 제2 접속회로를 포함할 수 있다.
상기 제1 접속회로는, 접속 제어신호에 기초하여, 상기 데이터 출력 구간 동안 상기 제1 고전압 공급 노드와 상기 제1 저전압 공급 노드를 전기적으로 분리하고 상기 데이터 미출력 구간 동안 상기 제1 고전압 공급 노드와 상기 제1 저전압 공급 노드를 전기적으로 접속할 수 있고, 상기 제2 접속회로는, 상기 접속 제어신호에 기초하여, 상기 데이터 출력 구간 동안 상기 제2 고전압 공급 노드와 상기 제2 저전압 공급 노드를 전기적으로 분리하고 상기 데이터 미출력 구간 동안 상기 제2 고전압 공급 노드와 상기 제2 저전압 공급 노드를 전기적으로 접속할 수 있다.
상기 반도체 장치는, 고전압 공급단과 상기 제1 고전압 공급 노드 사이에 접속된 제1 가변 저항 소자; 저전압 공급단과 상기 제1 저전압 공급 노드 사이에 접속된 제2 가변 저항 소자; 상기 고전압 공급단과 상기 제2 고전압 공급 노드 사이에 접속된 제3 가변 저항 소자; 상기 저전압 공급단과 상기 제2 저전압 공급 노드 사이에 접속된 제4 가변 저항 소자를 더 포함할 수 있다.
상기 고전압 공급단은 상기 데이터 출력 구간과 상기 데이터 미출력 구간 동안 일정한 전압 레벨의 고전압을 공급할 수 있고, 상기 저전압 공급단은 상기 데이터 출력 구간과 상기 데이터 미출력 구간 동안 일정한 전압 레벨의 저전압을 공급할 수 있고, 상기 제1 및 제3 가변 저항 소자는, 제1 출력 제어신호에 기초하여, 상기 데이터 출력 구간 동안 제1 저항값을 가지고 상기 데이터 미출력 구간 동안 상기 제1 저항값보다 큰 제2 저항값을 가질 수 있고, 상기 제2 및 제4 가변 저항 소자는, 제2 출력 제어신호에 기초하여, 상기 데이터 출력 구간 동안 상기 제1 저항값을 가지고 상기 데이터 미출력 구간 동안 상기 제2 저항값을 가질 수 있다.
상기 고전압 공급단은 상기 데이터 출력 구간과 상기 데이터 미출력 구간 동안 일정한 전압 레벨의 고전압을 공급할 수 있고, 상기 저전압 공급단은 상기 데이터 출력 구간과 상기 데이터 미출력 구간 동안 일정한 전압 레벨의 저전압을 공급할 수 있고, 상기 제1 및 제3 가변 저항 소자는, 제1 출력 제어신호에 기초하여, 상기 데이터 출력 구간 동안 제1 저항값을 가지고 상기 데이터 미출력 구간 동안 상기 제1 저항값보다 큰 제2 저항값을 가질 수 있고, 상기 제2 및 제4 가변 저항 소자는 제2 출력 제어신호에 기초하여 상기 데이터 출력 구간 및 상기 데이터 미출력 구간 동안 상기 제1 저항값을 가질 수 있다.
상기 고전압 공급단은 상기 데이터 출력 구간과 상기 데이터 미출력 구간 동안 일정한 전압 레벨의 고전압을 공급할 수 있고, 상기 저전압 공급단은 상기 데이터 출력 구간과 상기 데이터 미출력 구간 동안 일정한 전압 레벨의 저전압을 공급할 수 있고, 상기 제1 및 제3 가변 저항 소자는 제1 출력 제어신호에 기초하여 상기 데이터 출력 구간 및 상기 데이터 미출력 구간 동안 제1 저항값을 가질 수 있고, 상기 제2 및 제4 가변 저항 소자는, 제2 출력 제어신호에 기초하여, 상기 데이터 출력 구간 동안 상기 제1 저항값을 가지고 상기 데이터 미출력 구간 동안 상기 제1 저항값보다 큰 제2 저항값을 가질 수 있다.
상기 제1 출력회로는, 상기 제1 고전압 공급 노드와 상기 제1 저전압 공급 노드 사이에 접속되고 상기 데이터 값에 대응하는 입력 펄스 신호가 입력되는 제1 입력 노드를 포함하는 제1 입력 전류 경로; 및 상기 제1 고전압 공급 노드와 상기 제1 저전압 공급 노드 사이에 접속되고 상기 제1 출력 데이터 신호가 출력되는 제1 출력 노드를 포함하는 제1 출력 전류 경로를 포함할 수 있다.
상기 제1 전류 경로에 반영된 저항값은, 상기 데이터 미출력 구간에서, 상기 제1 입력 전류 경로에 반영된 저항값과 상기 제1 출력 전류 경로에 반영된 저항값보다 작을 수 있다.
상기 제1 입력 전류 경로는, 상기 제1 고전압 공급 노드와 상기 제1 입력 노드 사이에 직렬로 접속된 복수의 제1 조셉슨 접합(Josephson junction); 및 상기 제1 입력 노드와 상기 제1 저전압 공급 노드 사이에 접속된 제1 저항 소자를 포함할 수 있다.
상기 제1 출력 전류 경로는, 상기 제1 고전압 공급 노드와 상기 제1 출력 노드 사이에 직렬로 접속된 복수의 제2 조셉슨 접합; 및 상기 제1 출력 노드와 상기 제1 저전압 공급 노드 사이에 접속된 제2 저항 소자를 포함할 수 있다.
상기 제2 출력회로는, 상기 제2 고전압 공급 노드와 상기 제2 저전압 공급 노드 사이에 접속되며 상기 데이터 값에 대응하는 입력 펄스 신호가 입력되는 제2 입력 노드를 포함하는 제2 입력 전류 경로; 및 상기 제2 고전압 공급 노드와 상기 제2 저전압 공급 노드 사이에 접속되며 상기 제2 출력 데이터 신호가 출력되는 제2 출력 노드를 포함하는 제2 출력 전류 경로를 포함할 수 있다.
상기 제2 전류 경로에 반영된 저항값은, 상기 데이터 미출력 구간에서, 상기 제2 입력 전류 경로에 반영된 저항값과 상기 제2 출력 전류 경로에 반영된 저항값보다 작을 수 있다.
상기 제2 입력 전류 경로는, 상기 제2 고전압 공급 노드와 상기 제2 입력 노드 사이에 직렬로 접속된 복수의 제3 조셉슨 접합; 및 상기 제2 입력 노드와 상기 제2 저전압 공급 노드 사이에 접속된 제3 저항 소자를 포함할 수 있다.
상기 제2 출력 전류 경로는, 상기 제2 고전압 공급 노드와 상기 제2 출력 노드 사이에 접속된 제4 저항 소자; 및 상기 제2 출력 노드와 상기 제2 저전압 공급 노드 사이에 직렬로 접속된 복수의 제4 조셉슨 접합을 포함할 수 있다.
본 발명의 실시예는 저전력 및 고속으로 신호를 전송할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 블록 구성도이다.
도 2는 도 1에 도시된 발신기의 내부 회로도이다.
도 3 및 도 4는 도 1에 도시된 반도체 장치의 동작을 일예에 따라 설명하기 위한 타이밍도이다.
도 5는 도 1에 도시된 반도체 장치의 동작을 다른 예에 따라 설명하기 위한 타이밍도이다.
도 6은 도 1에 도시된 반도체 장치의 동작을 또다른 예에 따라 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1에는 본 발명의 실시예에 따른 반도체 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 반도체 장치는 발신기(100)와 제어기(200)를 포함할 수 있다.
발신기(100)는 입력 펄스 신호(/TXD)에 대응하는 차동 출력 데이터 신호(DOUT, DOUTB)를 제1 및 제2 패드(TX+, TX-)를 통해 외부로 출력할 수 있다. 예컨대, 발신기(100)는 비트 간격(bit interval)(AA) 동안 1비트(bit)에 대응하는 차동 출력 데이터 신호(DOT, DOUTB)를 생성할 수 있다. 이때, 발신기(100)는 제1 및 제2 출력 제어신호(VBP, VBN)와 접속 제어신호(VEQ)에 기초하여, 비트 간격(AA) 중 데이터 출력 구간(BB) 동안 서로 반전 레벨를 가지는 차동 출력 데이터 신호(DOUT, DOUTB)를 생성하고 비트 간격(AA) 중 데이터 미출력 구간(CC) 동안 리셋(reset) 레벨을 가지는 차동 출력 데이터 신호(DOUT, DOUTB)를 생성할 수 있다.
입력 펄스 신호(/TXD)는 리드(read)하고자 하는 데이터 신호의 데이터 값을 나타내는 신호일 수 있다. 예컨대, 상기 데이터 값이 '0'인 경우 상기 입력 펄스 신호(/TXD)는 데이터 출력 구간(BB)에서 저전압 레벨(예: 접지전압(GND) 레벨)을 유지하고, 반면 상기 데이터 값이 '1'인 경우 상기 입력 펄스 신호(/TXD)는 데이터 출력 구간(BB)에서 짧은 시간 동안 펄싱한다.
제어기(200)는 리드 인에이블신호(RD_EN)에 기초하여 제1 및 제2 출력 제어신호(VBP, VBN)와 접속 제어신호(VEQ)를 생성할 수 있다. 제1 및 제2 출력 제어신호(VBP)는 데이터 출력 구간(BB) 동안 활성화될 수 있고 데이터 미출력 구간(CC) 동안 비활성화될 수 있다. 또는 제1 출력 제어신호(VBP)는 데이터 출력 구간(BB) 동안 활성화될 수 있고 데이터 미출력 구간(CC) 동안 비활성화될 수 있고, 제2 출력 제어신호(VBN)는 데이터 출력 구간(BB) 및 데이터 미출력 구간(CC) 동안 비활성화될 수 있다. 또는 제1 출력 제어신호(VBP)는 데이터 출력 구간(BB) 및 데이터 미출력 구간(CC) 동안 비활성화될 수 있고, 제2 출력 제어신호(VBN)는 데이터 출력 구간(BB) 동안 활성화될 수 있고 데이터 미출력 구간(CC) 동안 비활성화될 수 있다.
비트 간격(AA)은 1비트의 데이터 신호를 전송하는데 필요한 시간을 포함할 수 있다. 비트 간격(AA)은 데이터 출력 구간(BB)과 데이터 미출력 구간(CC)을 포함할 수 있다. 데이터 출력 구간(BB)은 수신기(도면에 미도시)에서 1비트(bit)의 데이터 신호를 받아들이기 위한 최소한의 시간(즉, receive window)을 포함할 수 있다. 데이터 미출력 구간(CC)은 아래에서 설명하는 조셉슨 접합(Josephson junction)을 리셋(reset)하는데 필요한 시간을 포함할 수 있다. 데이터 출력 구간(BB)과 데이터 미출력 구간(CC)은 연속될 수 있다. 만약 복수의 비트 간격(AA)이 연속적으로 발생한다면, 데이터 출력 구간(BB)과 데이터 미출력 구간(CC)은 반복적으로 발생할 수 있다(도 3 참조).
도 2에는 도 1에 도시된 발신기(100)의 내부 회로도가 도시되어 있다.
도 2를 참조하면, 발신기(100)는 제1 가변 저항 소자(RS1), 제2 가변 저항 소자(RS2), 제1 출력회로(TC1), 제1 접속회로(SW1), 제3 가변 저항 소자(RS3), 제4 가변 저항 소자(RS4), 제2 출력회로(TC2), 및 제2 접속회로(SW2)를 포함할 수 있다.
제1 가변 저항 소자(RS1)는 고전압(+Vs) 공급단과 제1 고전압 공급 노드(HN1) 사이에 접속될 수 있다. 제1 가변 저항 소자(RS1)는 해더 전류원(header current source)으로서의 역할을 수행할 수 있다. 예컨대, 제1 가변 저항 소자(RS1)는 제1 PMOS 트랜지스터를 포함할 수 있다. 제1 가변 저항 소자(RS1)는 제1 출력 제어신호(VBP)에 기초하여, 데이터 출력 구간(BB) 동안 제1 저항값을 가질 수 있고 데이터 미출력 구간(CC) 동안 제1 저항값보다 큰 제2 저항값을 가질 수 있다. 예컨대, 상기 제1 PMOS 트랜지스터는 제1 출력 제어신호(VBP)에 기초하여, 데이터 출력 구간(BB) 동안 턴온(turn on)될 수 있고 데이터 미출력 구간(CC) 동안 턴오프(turn off)될 수 있다. 또는 제1 가변 저항 소자(RS1)는 제1 출력 제어신호(VBP)에 기초하여 데이터 출력 구간(BB) 및 데이터 미출력 구간(CC) 동안 상기 제1 저항값을 가질 수 있다. 예컨대, 상기 제1 PMOS 트랜지스터는 제1 출력 제어신호(VBP)에 기초하여 데이터 출력 구간(BB) 및 데이터 미출력 구간(CC) 동안 턴온될 수 있다.
제2 가변 저항 소자(RS2)는 저전압(-Vs) 공급단과 제1 저전압 공급 노드(LN1) 사이에 접속될 수 있다. 제2 가변 저항 소자(RS2)는 테일 전류원(tail current source)으로서의 역할을 수행할 수 있다. 예컨대, 제2 가변 저항 소자(RS2)는 제1 NMOS 트랜지스터를 포함할 수 있다. 제2 가변 저항 소자(RS2)는 제2 출력 제어신호(VBN)에 기초하여, 데이터 출력 구간(BB) 동안 상기 제1 저항값을 가질 수 있고 데이터 미출력 구간(CC) 동안 상기 제2 저항값을 가질 수 있다. 예컨대, 상기 제1 NMOS 트랜지스터는 제2 출력 제어신호(VBN)에 기초하여, 데이터 출력 구간(BB) 동안 턴온될 수 있고 데이터 미출력 구간(CC) 동안 턴오프될 수 있다. 또는 제2 가변 저항 소자(RS2)는 제2 출력 제어신호(VBN)에 기초하여 데이터 출력 구간(BB) 및 데이터 미출력 구간(CC) 동안 상기 제1 저항값을 가질 수 있다. 예컨대, 상기 제1 NMOS 트랜지스터는 제2 출력 제어신호(VBN)에 기초하여 데이터 출력 구간(BB) 및 데이터 미출력 구간(CC) 동안 턴온될 수 있다.
고전압(+Vs) 공급단은 데이터 출력 구간(BB)과 데이터 미출력 구간(CC) 동안 일정한 전압 레벨의 고전압(예: 포지티브 전압)을 공급할 수 있다. 저전압(-Vs) 공급단은 데이터 출력 구간(BB)과 데이터 미출력 구간(CC) 동안 일정한 전압 레벨의 저전압(예: 네거티브 전압)을 공급할 수 있다.
제1 출력회로(TC1)는 제1 고전압 공급 노드(HN1)와 제1 저전압 공급 노드(LN1) 사이에 접속될 수 있다. 제1 출력회로(TC1)는 입력 펄스 신호(/TXD)에 기초하여, 데이터 출력 구간(BB) 동안 상기 데이터 값에 대응하는 차동 출력 데이터 신호(DOUT, DOUTB) 중 부 출력 데이터 신호(DOUTB)를 생성할 수 있다. 제1 출력회로(TC1)는 제1 입력 전류 경로(JJ1, RR1), 및 제1 출력 전류 경로(RR2, JJ2)를 포함할 수 있다.
제1 입력 전류 경로(JJ1, RR1)는 제1 고전압 공급 노드(HN1)와 제1 저전압 공급 노드(LN1) 사이에 접속될 수 있다. 제1 입력 전류 경로(JJ1, RR1)는 복수의 제1 조셉슨 접합(JJ1), 및 제1 저항 소자(RR1)를 포함할 수 있다. 복수의 제1 조셉슨 접합(JJ1)은 제1 고전압 공급 노드(HN1)와 제1 입력 노드(IN1) 사이에 직렬로 접속될 수 있다. 제1 입력 노드(IN1)는 입력 펄스 신호(/TXD)가 입력되는 노드일 수 있다. 제1 저항 소자(RR1)는 제1 입력 노드(IN1)와 제1 저전압 공급 노드(LN1) 사이에 접속될 수 있다.
참고로, 조셉슨 접합은 흐르는 전류의 크기에 따라 초전도 상태(superconducting state, State X) 또는 전압 상태(voltage state, State Y)를 가질 수 있다. 상기 초전도 상태(State X)는 임계값 이하의 전류가 상기 조셉슨 접합에 흐를때 상기 조셉슨 접합의 저항값이 'zero'인 상태를 말하고, 상기 전압 상태(State Y)는 상기 임계값 이상의 전류가 상기 조셉슨 접합에 흐를때 상기 조셉슨 접합의 저항값이 'nonzero'인 상태를 말한다.
제1 출력 전류 경로(RR2, JJ2)는 제1 고전압 공급 노드(HN1)와 제1 저전압 공급 노드(LN1) 사이에 접속될 수 있다. 제1 출력 전류 경로(RR2, JJ2)는 제2 저항 소자(RR2), 및 복수의 제2 조셉슨 접합(JJ2)을 포함할 수 있다. 제2 저항 소자(RR2)는 제1 고전압 공급 노드(HN1)와 제1 출력 노드(ON1) 사이에 접속될 수 있다. 제1 출력 노드(ON1)는 부 출력 데이터 신호(DOUTB)가 출력되는 노드일 수 있다. 상기 복수의 제2 조셉슨 접합(JJ2)은 제1 출력 노드(ON1)와 제1 저전압 공급 노드(LN1) 사이에 직렬로 접속될 수 있다.
제1 접속회로(SW1)는 제1 고전압 공급 노드(HN1)와 제1 저전압 공급 노드(LN1) 사이에 접속될 수 있다. 제1 접속회로(SW1)는 데이터 출력 구간(BB) 동안 제1 전류 경로를 제공하지 않고, 데이터 미출력 구간(CC) 동안 제1 고전압 공급 노드(HN1)와 제1 저전압 공급 노드(LN1) 사이에 상기 제1 전류 경로를 제공할 수 있다. 예컨대, 제1 접속회로(SW1)는 제1 스위칭 소자를 포함할 수 있다. 상기 제1 스위칭 소자는 접속 제어신호(VEQ)에 기초하여, 데이터 출력 구간(BB) 동안 제1 고전압 공급 노드(HN1)와 제1 저전압 공급 노드(LN1)를 전기적으로 분리할 수 있고 데이터 미출력 구간(CC) 동안 제1 고전압 공급 노드(HN1)와 제1 저전압 공급 노드(LN1)를 전기적으로 접속할 수 있다.
상기 제1 전류 경로에 반영된 저항값은, 특히 데이터 미출력 구간(CC)에서, 제1 입력 전류 경로(JJ1, RR1)에 반영된 저항값과 제1 출력 전류 경로(RR2, JJ2)에 반영된 저항값보다 작게 설계되는 것이 좋다.
제3 가변 저항 소자(RS3)는 고전압(+Vs) 공급단과 제2 고전압 공급 노드(HN2) 사이에 접속될 수 있다. 제3 가변 저항 소자(RS3)는 상기 해더 전류원으로서의 역할을 수행할 수 있다. 예컨대, 제3 가변 저항 소자(RS3)는 제2 PMOS 트랜지스터를 포함할 수 있다. 제3 가변 저항 소자(RS3)는 제1 출력 제어신호(VBP)에 기초하여, 데이터 출력 구간(BB) 동안 상기 제1 저항값을 가질 수 있고 데이터 미출력 구간(CC) 동안 상기 제2 저항값을 가질 수 있다. 예컨대, 상기 제2 PMOS 트랜지스터는 제1 출력 제어신호(VBP)에 기초하여, 데이터 출력 구간(BB) 동안 턴온될 수 있고 데이터 미출력 구간(CC) 동안 턴오프될 수 있다. 또는 제3 가변 저항 소자(RS3)는 제1 출력 제어신호(VBP)에 기초하여 데이터 출력 구간(BB) 및 데이터 미출력 구간(CC) 동안 상기 제1 저항값을 가질 수 있다. 예컨대, 상기 제2 PMOS 트랜지스터는 제1 출력 제어신호(VBP)에 기초하여 데이터 출력 구간(BB) 및 데이터 미출력 구간(CC) 동안 턴온될 수 있다.
제4 가변 저항 소자(RS4)는 저전압(-Vs) 공급단과 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다. 제4 가변 저항 소자(RS4)는 상기 테일 전류원으로서의 역할을 수행할 수 있다. 예컨대, 제4 가변 저항 소자(RS4)는 제2 NMOS 트랜지스터를 포함할 수 있다. 제4 가변 저항 소자(RS4)는 제2 출력 제어신호(VBN)에 기초하여, 데이터 출력 구간(BB) 동안 상기 제1 저항값을 가질 수 있고 데이터 미출력 구간(CC) 동안 상기 제2 저항값을 가질 수 있다. 예컨대, 상기 제2 NMOS 트랜지스터는 제2 출력 제어신호(VBN)에 기초하여, 데이터 출력 구간(BB) 동안 턴온될 수 있고 데이터 미출력 구간(CC) 동안 턴오프될 수 있다. 또는 제4 가변 저항 소자(RS4)는 제2 출력 제어신호(VBN)에 기초하여 데이터 출력 구간(BB) 및 데이터 미출력 구간(CC) 동안 상기 제1 저항값을 가질 수 있다. 예컨대, 상기 제2 NMOS 트랜지스터는 제2 출력 제어신호(VBN)에 기초하여 데이터 출력 구간(BB) 및 데이터 미출력 구간(CC) 동안 턴온될 수 있다.
제2 출력회로(TC2)는 제2 고전압 공급 노드(HN2)와 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다. 제2 출력회로(TC2)는 입력 펄스 신호(/TXD)에 기초하여, 데이터 출력 구간(BB) 동안 상기 데이터 값에 대응하는 차동 출력 데이터 신호(DOUT, DOUTB) 중 정 출력 데이터 신호(DOUT)를 생성할 수 있다. 제2 출력회로(TC2)는 제2 입력 전류 경로(JJ3, RR4), 및 제2 출력 전류 경로(RR5, JJ4)를 포함할 수 있다.
제2 입력 전류 경로(JJ3, RR4)는 제2 고전압 공급 노드(HN2)와 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다. 제2 입력 전류 경로(JJ3, RR4)는 복수의 제3 조셉슨 접합(JJ3), 및 제4 저항 소자(RR4)를 포함할 수 있다. 복수의 제3 조셉슨 접합(JJ3)은 제2 고전압 공급 노드(HN2)와 제2 입력 노드(IN2) 사이에 직렬로 접속될 수 있다. 제2 입력 노드(IN2)는 입력 펄스 신호(/TXD)가 입력되는 노드일 수 있다. 제4 저항 소자(RR4)는 제2 입력 노드(IN2)와 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다.
제2 출력 전류 경로(JJ4, RR5)는 제2 고전압 공급 노드(HN2)와 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다. 제2 출력 전류 경로(JJ4, RR5)는 복수의 제4 조셉슨 접합(JJ4), 및 제5 저항 소자(RR5)를 포함할 수 있다. 복수의 제4 조셉슨 접합(JJ4)은 제2 고전압 공급 노드(HN2)와 제2 출력 노드(IN2) 사이에 직렬로 접속될 수 있다. 제2 출력 노드(ON2)는 정 출력 데이터 신호(DOUT)가 출력되는 노드일 수 있다. 제5 저항 소자(RR5)는 제2 출력 노드(ON2)와 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다.
제2 접속회로(SW2)는 제2 고전압 공급 노드(HN2)와 제2 저전압 공급 노드(LN2) 사이에 접속될 수 있다. 제2 접속회로(SW2)는 데이터 출력 구간(BB) 동안 제2 고전압 공급 노드(HN2)와 제2 저전압 공급 노드(LN2) 사이에 제2 전류 경로를 제공하지 않고, 데이터 미출력 구간(CC) 동안 제2 고전압 공급 노드(HN2)와 제2 저전압 공급 노드(LN2) 사이에 상기 제2 전류 경로를 제공할 수 있다. 예컨대, 제2 접속회로(SW2)는 제2 스위칭 소자를 포함할 수 있다. 상기 제2 스위칭 소자는 접속 제어신호(VEQ)에 기초하여, 데이터 출력 구간(BB) 동안 제2 고전압 공급 노드(HN2)와 제2 저전압 공급 노드(LN2)를 전기적으로 분리할 수 있고 데이터 미출력 구간(CC) 동안 제2 고전압 공급 노드(HN2)와 제2 저전압 공급 노드(LN2)를 전기적으로 접속할 수 있다.
상기 제2 전류 경로에 반영된 저항값은, 특히 데이터 미출력 구간(CC)에서, 제2 입력 전류 경로(JJ3, RR4)에 반영된 저항값과 제2 출력 전류 경로(JJ4, RR5)에 반영된 저항값보다 작게 설계되는 것이 좋다.
이하, 상기와 같은 구성을 가지는 반도체 장치의 동작을 도 3 내지 도 6을 참조하여 설명한다.
도 3에는 본 발명의 실시예에 따른 반도체 장치의 동작을 일예에 따라 설명하기 위한 타이밍도가 도시되어 있다.
도 3을 참조하면, 고전압(+Vs)과 저전압(-Vs)이 일정한 레벨로 공급되는 상태에서 리드 동작이 실시될 수 있다.
제어기(200)는 리드 인에이블신호(RD_EN)에 기초하여 비트 간격(AA)에 따라 제1 및 제2 출력 제어신호(VBP, VBN)와 접속 제어신호(VEQ)를 생성할 수 있다. 예컨대, 제1 및 제2 출력 제어신호(VBP, VBN)는 데이터 출력 구간(BB) 동안 활성화될 수 있고 데이터 미출력 구간(CC) 동안 비활성화될 수 있고, 반대로 접속 제어신호(VEQ)는 데이터 출력 구간(BB) 동안 비활성화될 수 있고 데이터 미출력 구간(CC) 동안 활성화될 수 있다. 제1 출력 제어신호(VBP)는 제1 전압(GND+α)과 고전압(+Vs) 사이에서 스윙할 수 있다. 제1 전압(GND+α)에서 'α'는 제1 가변 저항 소자(RS1)의 문턱전압과 제3 가변 저항 소자(RS3)의 문턱전압을 고려하여 설정될 수 있다. 제2 출력 제어신호(VBN)는 저전압(-Vs)과 제2 전압(GND-α) 사이에서 스윙할 수 있다. 제2 전압(GND-α)에서 'α'는 제2 가변 저항 소자(RS2)의 문턱전압과 제4 가변 저항 소자(RS4)의 문턱전압을 고려하여 설정될 수 있다. 접속 제어신호(VEQ)는 저전압(-Vs)과 고전압(+Vs) 사이에서 스윙할 수 있다.
만약 입력 펄스 신호(/TXD)가 데이터 출력 구간(BB) 동안 일정한 레벨을 유지한다면, 출력기(100)는 리드하고자 하는 데이터 신호의 데이터 값이 '1'이라 판단하고 데이터 출력 구간(BB) 동안 '1'의 데이터 값에 대응하는 차동 출력 데이터 신호(DOUT, DOUTB)를 제1 및 제2 패드(TX+, TX-)를 통해 출력할 수 있다. 예컨대, 출력기(100)에 포함된 제1 내지 제4 복수의 조셉슨 접합(JJ1 ~ JJ4)은 데이터 출력 구간(BB) 동안 상기 초전도 상태(State X)를 가짐으로써 '1'의 데이터 값에 대응하는 차동 출력 데이터 신호(DOUT, DOUTB)를 생성할 수 있다.
만약 입력 펄스 신호(/TXD)가 데이터 출력 구간(BB) 동안 펄싱한다면, 출력기(100)는 리드하고자 하는 데이터 신호의 데이터 값이 '0'이라 판단하고 데이터 출력 구간(BB) 동안 '0'의 데이터 값에 대응하는 차동 출력 데이터 신호(DOUT, DOUTB)를 제1 및 제2 패드(TX+, TX-)를 통해 출력할 수 있다. 예컨대, 출력기(100)에 포함된 제1 내지 제4 복수의 조셉슨 접합(JJ1 ~ JJ4)은 데이터 출력 구간(BB) 동안 상기 전압 상태(State Y)를 가짐으로써 '0'의 데이터 값에 대응하는 차동 출력 데이터 신호(DOUT, DOUTB)를 생성할 수 있다.
한편, 데이터 미출력 구간(CC) 동안, 제1 및 제2 출력회로(TC1, TC2)에 포함된 제1 내지 제4 복수의 조셉슨 접합(JJ1 ~ JJ4)은 상기 초전도 상태(State X)로 리셋될 수 있다. 예컨대, 데이터 미출력 구간(CC) 동안, 제1 가변 저항 소자(RS1)와 제2 가변 저항 소자(RS2)가 턴오프됨으로써 제1 입력 전류 경로(JJ1, RR1)와 제1 출력 전류 경로(RR2, JJ2)에는 상기 임계값 이하의 전류가 흐른다. 유사하게, 데이터 미출력 구간(CC) 동안, 제3 가변 저항 소자(RS3)와 제4 가변 저항 소자(RS4)가 턴오프됨으로써 제2 입력 전류 경로(JJ3, RR4)와 제2 출력 전류 경로(JJ4, RR5)에는 상기 임계값 이하의 전류가 흐른다. 이에 따라, 제1 내지 제4 복수의 조셉슨 접합(JJ1 ~ JJ4)은 상기 초전도 상태(State X)로 리셋될 수 있다. 더욱 정확하게 설명하면, 제1 내지 제4 복수의 조셉슨 접합(JJ1 ~ JJ4)은 데이터 출력 구간(BB) 동안 상기 초전도 상태(State X)이면 데이터 미출력 구간(CC) 동안 상기 초전도 상태(State X)를 유지할 수 있고, 반면 제1 내지 제4 복수의 조셉슨 접합(JJ1 ~ JJ4)은 데이터 출력 구간(BB) 동안 상기 전압 상태(State Y)이면 데이터 미출력 구간(CC) 동안 상기 초전도 상태(State X)로 리셋될 수 있다. 따라서, 데이터 미출력 구간(CC) 동안, 제1 및 제2 출력회로(TC1, TC2)는 리셋 레벨(예 : GND)의 차동 출력 데이터 신호(DOUT, DOUTB)를 생성할 수 있다.
한편, 데이터 미출력 구간(CC) 동안, 제1 및 제2 접속회로(SW1, SW2)는 제1 및 제2 출력회로(TC1, TC2)에 각각 상기 제1 및 제2 전류 경로를 제공함으로써, 제1 및 제2 출력회로(TC1, TC2)의 리셋 동작의 속도를 개선할 수 있다. 즉, 데이터 미출력 구간(CC) 동안, 제1 및 제2 출력회로(TC1, TC2)가 상기 리셋 레벨의 차동 출력 데이터 신호(DOUT, DOUTB)를 생성할 때, 제1 및 제2 출력회로(TC1, TC2)에 각각 상기 제1 및 제2 전류 경로를 추가로 제공함으로써 차동 출력 데이터 신호(DOUT, DOUTB)의 전압 레벨을 상기 리셋 레벨로 빠르게 세틀링(settling)시킬 수 있다. 이는 도 4를 참조하여 더욱 자세하게 설명한다.
도 4에는 도 3을 부연 설명하기 위한 타이밍도가 도시되어 있다. 즉, 도 3은 이상적인 파형을 도시하였다면 도 4는 실제적인 파형을 도시하였다.
도 4를 참조하면, 데이터 미출력 구간(CC) 동안, 차동 출력 데이터 신호(DOUT, DOUTB)의 전압 레벨은 상기 리셋 레벨로 빠르게 세틀링되고 있음을 알 수 있다. 이를 더욱 자세하게 설명하면 다음과 같다.
데이터 미출력 구간(CC) 동안, 제1 접속회로(SW1)는 제1 출력회로(TC1)의 제1 고전압 공급 노드(HN1)와 제1 저전압 공급 노드(LN1) 사이에 상기 제1 전류 경로를 제공할 수 있고, 제2 접속회로(SW2)는 제2 출력회로(TC2)의 제2 고전압 공급 노드(HN2)와 제2 저전압 공급 노드(LN2) 사이에 상기 제2 전류 경로를 제공할 수 있다. 비록 데이터 미출력 구간(CC) 동안 제1 고전압 공급 노드(HN1)와 제1 저전압 공급 노드(LN1)는 각각 고전압(+Vs) 공급단 및 저전압(-Vs) 공급단과 전기적으로 분리되지만, 제1 고전압 공급 노드(HN1)는 자신의 기생 커패시터에 의해 고전압(+Vs) 레벨을 유지할 수 있고 제1 저전압 공급 노드(LN2)는 자신의 기생 커패시터에 의해 저전압(-Vs) 레벨을 유지할 수 있다. 이에 따라, 제1 고전압 공급 노드(HN1)와 제1 저전압 공급 노드(LN1)는 상기 제1 전류 경로에 의해 전하 공유(chage sharing)가 발생함으로써 고전압(+Vs) 레벨과 저전압(-Vs) 레벨의 중간 레벨(즉, 상기 리셋 레벨)로 빠르게 세틀링될 수 있다. 유사하게, 비록 데이터 미출력 구간(CC) 동안 제2 고전압 공급 노드(HN2)와 제2 저전압 공급 노드(LN2)는 각각 고전압(+Vs) 공급단 및 저전압(-Vs) 공급단과 전기적으로 분리되지만, 제2 고전압 공급 노드(HN2)는 자신의 기생 커패시터에 의해 고전압(+Vs) 레벨을 유지할 수 있고 제2 저전압 공급 노드(LN2)는 자신의 기생 커패시터에 의해 저전압(-Vs) 레벨을 유지할 수 있다. 이에 따라, 제2 고전압 공급 노드(HN2)와 제2 저전압 공급 노드(LN2)는 상기 제2 전류 경로에 의해 전하 공유(chage sharing)가 발생함으로써 고전압(+Vs) 레벨과 저전압(-Vs) 레벨의 중간 레벨(즉, 상기 리셋 레벨)로 빠르게 세틀링될 수 있다.
이로써, 데이터 미출력 구간(CC)을 줄일 수 있고, 더 나아가 비트 간격(AA)을 줄일 수 있다.
도 5 및 도 6은 본 발명의 실시예에 따른 반도체 장치의 동작을 다른 예에 따라 설명하기 위한 타이밍도가 도시되어 있다. 도 5 및 도 6은 도 3에 비하여 출력기(100)에 포함된 제1 및 제3 가변 저항 소자(RS1, RS3)와 제2 및 제 4 가변 저항 소자(RS2, RS4) 중 어느 한 측의 소자들만 구간별로 제어하는 특징을 포함한다.
다시 말해, 도 5에서, 제1 및 제3 가변 저항 소자(RS1, RS3)는 구간에 따라 가변적으로 제어되고 제2 및 제 4 가변 저항 소자(RS2, RS4)는 구간에 상관없이 일률적으로 제어된다. 이에 따라, 제1 및 제3 가변 저항 소자(RS1, RS3)는 데이터 출력 구간(BB) 동안 제1 저항값을 가질 수 있고 데이터 미출력 구간(CC) 동안 제1 저항값보다 큰 제2 저항값을 가질 수 있다. 제2 및 제4 가변 저항 소자(RS2, RS4)는 데이터 출력 구간(BB) 및 데이터 미출력 구간(CC) 동안 상기 제1 저항값을 가질 수 있다. 반대로, 도 6에서, 제1 및 제3 가변 저항 소자(RS1, RS3)는 구간에 상관없이 일률적으로 제어되고 제2 및 제 4 가변 저항 소자(RS2, RS4)는 구간에 따라 가변적으로 제어된다. 이에 따라, 제1 및 제3 가변 저항 소자(RS1, RS3)는 데이터 출력 구간(BB) 및 데이터 미출력 구간(CC) 동안 상기 제1 저항값을 가질 수 있다. 제2 및 제4 가변 저항 소자(RS2, RS4)는 데이터 출력 구간(BB) 동안 상기 제1 저항값을 가질 수 있고 데이터 미출력 구간(CC) 동안 상기 제2 저항값을 가질 수 있다.
도 5 및 도 6에 도시된 동작들은 도 3과 대부분 유사하므로 자세한 설명은 생략한다. 다만, 도 5에서, 제2 출력 제어신호(VBN)는 데이터 출력 구간(BB) 및 데이터 미출력 구간(CC) 동안 지속적으로 활성화될 수 있다. 이에 따라, 차동 출력 데이터 신호(DOUT, DOUTB)는 데이터 미출력 구간(CC) 동안 저전압(-Vs) 레벨에 대응하는 리셋 레벨을 가질 수 있다. 그리고, 도 6에서, 제1 출력 제어신호(VBP)는 데이터 출력 구간(BB) 및 데이터 미출력 구간(CC) 동안 지속적으로 활성화될 수 있다. 이에 따라, 차동 출력 데이터 신호(DOUT, DOUTB)는 데이터 미출력 구간(CC) 동안 고전압(+Vs) 레벨에 대응하는 리셋 레벨을 가질 수 있다.
도 5 및 도 6과 같이 제어되는 경우에도, 데이터 미출력 구간(CC) 동안, 제1 및 제2 접속회로(SW1, SW2)는 제1 및 제2 출력회로(TC1, TC2)에 각각 상기 제1 및 제2 전류 경로를 제공함으로써, 제1 및 제2 출력회로(TC1, TC2)의 리셋 동작의 속도를 개선할 수 있다. 즉, 데이터 미출력 구간(CC) 동안, 제1 및 제2 출력회로(TC1, TC2)가 상기 리셋 레벨의 차동 출력 데이터 신호(DOUT, DOUTB)를 생성할 때, 제1 및 제2 출력회로(TC1, TC2)에 각각 상기 제1 및 제2 전류 경로를 추가로 제공함으로써 차동 출력 데이터 신호(DOUT, DOUTB)의 전압 레벨을 상기 리셋 레벨로 빠르게 세틀링(settling)시킬 수 있다.
이로써, 데이터 미출력 구간(CC)을 줄일 수 있고, 더 나아가 비트 간격(AA)을 줄일 수 있다.
이와 같은 본 발명의 실시예에 따르면, 비트 간격(AA)을 줄임으로써 리드 동작에 소요되는 시간(또는 구간)이 최소화될 수 있으면서도, 전류의 크기를 조절할 때 전압 레벨을 일정하게 유지한 상태에서 저항값을 변경함으로써 소비전력이 최소화될 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 출력기 200 : 제어기

Claims (22)

  1. 제1 및 제2 전압 공급 노드 사이에 접속되며, 데이터 출력 구간 동안 데이터 값에 대응하는 출력 데이터 신호를 패드로 출력하기 위한 출력회로; 및
    상기 제1 및 제2 전압 공급 노드 사이에 접속되며, 상기 데이터 출력 구간 동안 상기 제1 및 제2 전압 공급 노드 사이에 전류 경로를 미제공하고 데이터 미출력 구간 동안 상기 제1 및 제2 전압 공급 노드 사이에 상기 전류 경로를 제공하기 위한 접속회로
    를 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 접속회로는 상기 데이터 출력 구간 동안 상기 제1 및 제2 전압 공급 노드를 전기적으로 분리하고 상기 데이터 미출력 구간 동안 상기 제1 및 제2 전압 공급 노드를 전기적으로 접속하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    제1 전압 공급단과 상기 제1 전압 공급 노드 사이에 접속된 제1 가변 저항 소자; 및
    제2 전압 공급단과 상기 제2 전압 공급 노드 사이에 접속된 제2 가변 저항 소자를 더 포함하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제1 전압 공급단은 상기 데이터 출력 구간과 상기 데이터 미출력 구간 동안 일정한 전압 레벨의 고전압을 공급하고,
    상기 제2 전압 공급단은 상기 데이터 출력 구간과 상기 데이터 미출력 구간 동안 일정한 전압 레벨의 저전압을 공급하고,
    상기 제1 및 제2 가변 저항 소자 중 적어도 하나는 상기 데이터 출력 구간 동안 제1 저항값을 가지고 상기 데이터 미출력 구간 동안 상기 제1 저항값보다 큰 제2 저항값을 가지는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 출력회로는,
    상기 제1 및 제2 전압 공급 노드 사이에 접속되 제1 전류 경로; 및
    상기 제1 및 제2 전압 공급 노드 사이에 접속된 제2 전류 경로를 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 전류 경로에 반영된 저항값은, 상기 데이터 미출력 구간에서, 상기 제1 전류 경로에 반영된 저항값과 상기 제2 전류 경로에 반영된 저항값보다 작은 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제1 전류 경로는, 상기 제1 및 제2 전압 공급 노드 사이에 직렬로 접속된 적어도 하나의 제1 조셉슨 접합(Josephson junction)과 적어도 하나의 제1 저항 소자를 포함하고,
    상기 데이터 값에 대응하는 입력 펄스 신호는 상기 제1 조셉슨 접합과 상기 제1 저항 소자 사이의 입력 노드를 통해 입력되는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제2 전류 경로는, 상기 제1 및 제2 전압 공급 노드 사이에 직렬로 접속된 적어도 하나의 제2 조셉슨 접합과 적어도 하나의 제2 저항 소자를 포함하고,
    상기 출력 데이터 신호는 상기 제2 조셉슨 접합과 상기 제2 저항 소자 사이의 출력 노드를 통해 출력되는 반도체 장치.
  9. 제1 고전압 공급 노드와 제1 저전압 공급 노드 사이에 접속되며, 데이터 출력 구간 동안 데이터 값에 대응하는 차동 출력 데이터 신호 중 제1 출력 데이터 신호를 제1 패드로 출력하기 위한 제1 출력회로;
    상기 제1 고전압 공급 노드와 상기 제1 저전압 공급 노드 사이에 접속되며, 상기 데이터 출력 구간 동안 상기 제1 고전압 공급 노드와 상기 제1 저전압 공급 노드 사이에 제1 전류 경로를 미제공하고 데이터 미출력 구간 동안 상기 제1 고전압 공급 노드와 상기 제1 저전압 공급 노드 사이에 상기 제1 전류 경로를 제공하기 위한 제1 접속회로;
    제2 고전압 공급 노드와 제2 저전압 공급 노드 사이에 접속되며, 상기 데이터 출력 구간 동안 상기 차동 출력 데이터 신호 중 제2 출력 데이터 신호를 제2 패드로 출력하기 위한 제2 출력회로; 및
    상기 제2 고전압 공급 노드와 상기 제2 저전압 공급 노드 사이에 접속되며, 상기 데이터 출력 구간 동안 상기 제2 고전압 공급 노드와 상기 제2 저전압 공급 노드 사이에 제2 전류 경로를 미제공하고 상기 데이터 미출력 구간 동안 상기 제2 고전압 공급 노드와 상기 제2 저전압 공급 노드 사이에 상기 제2 전류 경로를 제공하기 위한 제2 접속회로
    를 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 접속회로는, 접속 제어신호에 기초하여, 상기 데이터 출력 구간 동안 상기 제1 고전압 공급 노드와 상기 제1 저전압 공급 노드를 전기적으로 분리하고 상기 데이터 미출력 구간 동안 상기 제1 고전압 공급 노드와 상기 제1 저전압 공급 노드를 전기적으로 접속하고,
    상기 제2 접속회로는, 상기 접속 제어신호에 기초하여, 상기 데이터 출력 구간 동안 상기 제2 고전압 공급 노드와 상기 제2 저전압 공급 노드를 전기적으로 분리하고 상기 데이터 미출력 구간 동안 상기 제2 고전압 공급 노드와 상기 제2 저전압 공급 노드를 전기적으로 접속하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    고전압 공급단과 상기 제1 고전압 공급 노드 사이에 접속된 제1 가변 저항 소자;
    저전압 공급단과 상기 제1 저전압 공급 노드 사이에 접속된 제2 가변 저항 소자;
    상기 고전압 공급단과 상기 제2 고전압 공급 노드 사이에 접속된 제3 가변 저항 소자;
    상기 저전압 공급단과 상기 제2 저전압 공급 노드 사이에 접속된 제4 가변 저항 소자를 더 포함하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 고전압 공급단은 상기 데이터 출력 구간과 상기 데이터 미출력 구간 동안 일정한 전압 레벨의 고전압을 공급하고,
    상기 저전압 공급단은 상기 데이터 출력 구간과 상기 데이터 미출력 구간 동안 일정한 전압 레벨의 저전압을 공급하고,
    상기 제1 및 제3 가변 저항 소자는, 제1 출력 제어신호에 기초하여, 상기 데이터 출력 구간 동안 제1 저항값을 가지고 상기 데이터 미출력 구간 동안 상기 제1 저항값보다 큰 제2 저항값을 가지며,
    상기 제2 및 제4 가변 저항 소자는, 제2 출력 제어신호에 기초하여, 상기 데이터 출력 구간 동안 상기 제1 저항값을 가지고 상기 데이터 미출력 구간 동안 상기 제2 저항값을 가지는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 고전압 공급단은 상기 데이터 출력 구간과 상기 데이터 미출력 구간 동안 일정한 전압 레벨의 고전압을 공급하고,
    상기 저전압 공급단은 상기 데이터 출력 구간과 상기 데이터 미출력 구간 동안 일정한 전압 레벨의 저전압을 공급하고,
    상기 제1 및 제3 가변 저항 소자는, 제1 출력 제어신호에 기초하여, 상기 데이터 출력 구간 동안 제1 저항값을 가지고 상기 데이터 미출력 구간 동안 상기 제1 저항값보다 큰 제2 저항값을 가지며,
    상기 제2 및 제4 가변 저항 소자는 제2 출력 제어신호에 기초하여 상기 데이터 출력 구간 및 상기 데이터 미출력 구간 동안 상기 제1 저항값을 가지는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 고전압 공급단은 상기 데이터 출력 구간과 상기 데이터 미출력 구간 동안 일정한 전압 레벨의 고전압을 공급하고,
    상기 저전압 공급단은 상기 데이터 출력 구간과 상기 데이터 미출력 구간 동안 일정한 전압 레벨의 저전압을 공급하고,
    상기 제1 및 제3 가변 저항 소자는 제1 출력 제어신호에 기초하여 상기 데이터 출력 구간 및 상기 데이터 미출력 구간 동안 제1 저항값을 가지며,
    상기 제2 및 제4 가변 저항 소자는, 제2 출력 제어신호에 기초하여, 상기 데이터 출력 구간 동안 상기 제1 저항값을 가지고 상기 데이터 미출력 구간 동안 상기 제1 저항값보다 큰 제2 저항값을 가지는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 출력회로는,
    상기 제1 고전압 공급 노드와 상기 제1 저전압 공급 노드 사이에 접속되며, 상기 데이터 값에 대응하는 입력 펄스 신호가 입력되는 제1 입력 노드를 포함하는 제1 입력 전류 경로; 및
    상기 제1 고전압 공급 노드와 상기 제1 저전압 공급 노드 사이에 접속되며, 상기 제1 출력 데이터 신호가 출력되는 제1 출력 노드를 포함하는 제1 출력 전류 경로를 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1 전류 경로에 반영된 저항값은, 상기 데이터 미출력 구간에서, 상기 제1 입력 전류 경로에 반영된 저항값과 상기 제1 출력 전류 경로에 반영된 저항값보다 작은 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1 입력 전류 경로는,
    상기 제1 고전압 공급 노드와 상기 제1 입력 노드 사이에 직렬로 접속된 복수의 제1 조셉슨 접합(Josephson junction); 및
    상기 제1 입력 노드와 상기 제1 저전압 공급 노드 사이에 접속된 제1 저항 소자를 포함하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1 출력 전류 경로는,
    상기 제1 고전압 공급 노드와 상기 제1 출력 노드 사이에 직렬로 접속된 복수의 제2 조셉슨 접합; 및
    상기 제1 출력 노드와 상기 제1 저전압 공급 노드 사이에 접속된 제2 저항 소자를 포함하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제2 출력회로는,
    상기 제2 고전압 공급 노드와 상기 제2 저전압 공급 노드 사이에 접속되며, 상기 데이터 값에 대응하는 입력 펄스 신호가 입력되는 제2 입력 노드를 포함하는 제2 입력 전류 경로; 및
    상기 제2 고전압 공급 노드와 상기 제2 저전압 공급 노드 사이에 접속되며, 상기 제2 출력 데이터 신호가 출력되는 제2 출력 노드를 포함하는 제2 출력 전류 경로를 포함하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 제2 전류 경로에 반영된 저항값은, 상기 데이터 미출력 구간에서, 상기 제2 입력 전류 경로에 반영된 저항값과 상기 제2 출력 전류 경로에 반영된 저항값보다 작은 반도체 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 제2 입력 전류 경로는,
    상기 제2 고전압 공급 노드와 상기 제2 입력 노드 사이에 직렬로 접속된 복수의 제3 조셉슨 접합; 및
    상기 제2 입력 노드와 상기 제2 저전압 공급 노드 사이에 접속된 제3 저항 소자를 포함하는 반도체 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 제2 출력 전류 경로는,
    상기 제2 고전압 공급 노드와 상기 제2 출력 노드 사이에 접속된 제4 저항 소자; 및
    상기 제2 출력 노드와 상기 제2 저전압 공급 노드 사이에 직렬로 접속된 복수의 제4 조셉슨 접합을 포함하는 반도체 장치.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090256646A1 (en) 2008-04-09 2009-10-15 Mitsubishi Electric Corporation Millimeter waveband switch
US20150171829A1 (en) * 2013-12-16 2015-06-18 Hongjiang Song Programmable impedance transmitter for serial communication
US20170324019A1 (en) 2016-05-04 2017-11-09 Rambus Inc. Differential cryogenic transmitter

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068818A (ja) * 1998-08-26 2000-03-03 Seiko Instruments Inc 超伝導論理演算回路
US6507234B1 (en) * 2000-11-13 2003-01-14 Trw Inc. Active timing arbitration in superconductor digital circuits
JP3931759B2 (ja) * 2002-08-02 2007-06-20 富士通株式会社 超電導分周回路
JP4113076B2 (ja) * 2003-08-28 2008-07-02 株式会社日立製作所 超電導半導体集積回路
US9520180B1 (en) * 2014-03-11 2016-12-13 Hypres, Inc. System and method for cryogenic hybrid technology computing and memory
KR20170005291A (ko) * 2015-07-02 2017-01-12 삼성전자주식회사 슬루 슬로프를 제어하는 출력 버퍼 회로 및 그것을 포함하는 소스 드라이버 및 그것의 소스 구동 신호 생성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090256646A1 (en) 2008-04-09 2009-10-15 Mitsubishi Electric Corporation Millimeter waveband switch
US20150171829A1 (en) * 2013-12-16 2015-06-18 Hongjiang Song Programmable impedance transmitter for serial communication
US20170324019A1 (en) 2016-05-04 2017-11-09 Rambus Inc. Differential cryogenic transmitter

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