TWI782090B - 介面電路及介面裝置 - Google Patents

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TWI782090B
TWI782090B TW107132595A TW107132595A TWI782090B TW I782090 B TWI782090 B TW I782090B TW 107132595 A TW107132595 A TW 107132595A TW 107132595 A TW107132595 A TW 107132595A TW I782090 B TWI782090 B TW I782090B
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朴鍾旻
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種介面電路,所述介面電路包括:第一開關裝置,連接至第一電源供應節點並由第一輸入訊號控制,第一電源供應節點供應第一電壓;第二開關裝置,連接至第二電源供應節點並由與第一輸入訊號不同的第二輸入訊號控制,第二電源供應節點供應較第一電壓低的第二電壓;輸出節點,輸出輸出訊號,第一開關裝置與第二開關裝置藉由輸出節點而彼此串聯連接;第一電阻器,連接於第一電源供應節點與第一開關裝置之間;第二電阻器,連接於第二電源供應節點與第二開關裝置之間;第一電容器,連接至第一電阻器與第一開關裝置之間的節點;以及第二電容器,連接至第二電阻器與第二開關裝置之間的節點。

Description

介面電路及介面裝置 [相關申請案的交叉參考]
本申請案主張分別於2017年11月3日、2017年12月21日及2018年4月9日在韓國智慧財產局提出申請的第10-2017-0146058號、第10-2017-0177159號及第10-2018-0041027號韓國專利申請案的優先權,上述韓國專利申請案中每一者的揭露內容全文併入本案供參考。
本發明概念是有關於一種介面電路及一種介面裝置。
電子裝置中所包括的多個積體電路晶片可經由介面電路彼此交換資料。隨著電子裝置所處理的資料容量逐漸增大,已提出能夠實現高速資料通訊的介面電路。另外,由於電子裝置中所包括的積體電路晶片數量已增大且積體電路晶片的類型已變得多樣化,因此已提出各種方法來減小經由介面電路進行資料傳送及接收操作時對其他積體電路晶片所造成的影響。
一個態樣是提供一種介面電路及一種操作所述介面電路的方法,在所述介面電路中,可藉由調整輸出訊號的轉換速率(slew rate)來以相對高的速度傳送資料,且在所述介面電路中,影響其他周邊積體電路晶片的電磁干擾(EMI)取決於操作環境而可得以顯著減小。
根據實例性實施例的一個態樣,一種介面電路包括:第一開關裝置,連接至第一電源供應節點並由第一輸入訊號控制,所述第一電源供應節點供應第一電源供應電壓;第二開關裝置,連接至第二電源供應節點並由與所述第一輸入訊號不同的第二輸入訊號控制,所述第二電源供應節點供應較所述第一電源供應電壓低的第二電源供應電壓;輸出節點,由節點界定,並輸出輸出訊號,所述第一開關裝置與所述第二開關裝置藉由所述節點而彼此串聯連接;第一電阻器,連接於所述第一電源供應節點與所述第一開關裝置之間;第二電阻器,連接於所述第二電源供應節點與所述第二開關裝置之間;第一電容器,連接至所述第一電阻器與所述第一開關裝置之間的節點;以及第二電容器,連接至所述第二電阻器與所述第二開關裝置之間的節點。
根據實例性實施例的另一態樣,一種介面裝置包括:多個介面電路,所述多個介面電路中的每一者包括串聯連接的第一開關裝置與第二開關裝置、連接至所述第一開關裝置的第一輸入端子的第一電容器以及連接至所述第二開關裝置的第二輸入端子的第二電容器;以及控制器,控制所述多個介面電路中的每一者的所述第一開關裝置及所述第二開關裝置的接通/斷開操作以確定所述多個介面電路中的每一者的輸出訊號,並控制所述多個介面 電路中的每一者的所述第一電容器及所述第二電容器的充電及放電以調整所述多個介面電路中的每一者的所述輸出訊號的轉換速率。
根據實例性實施例的另一態樣,一種介面電路包括:第一開關裝置,接收第一電源供應電壓,所述第一開關裝置的接通/斷開操作由第一輸入訊號控制;第二開關裝置,接收較所述第一電源供應電壓低的第二電源供應電壓,所述第二開關裝置的接通/斷開操作由第二輸入訊號控制;第一電容器,連接至所述第一開關裝置的第一輸入節點,且當所述第一開關裝置接通時被充電;以及第二電容器,連接至所述第二開關裝置的第二輸入節點,且當所述第二開關裝置斷開時被充電。
10:電子裝置
11:處理器/組件
12:影像感測器/組件
13:顯示器/組件
14:通訊模組/組件
15:記憶體/組件
20:應用處理器
21、31、41:控制器
22a、22b、32、42、50、60、100、200、300:介面電路
30:顯示器驅動器
40:影像感測器
51:第一電源供應節點
52:第二電源供應節點
53:輸出節點/輸出端子
54:第一控制節點
55:第二控制節點
70、110、210:第一電路
73、83、113、123、213、223、233:輸出節點
80、120、220:第二電路
91:第一傳送路徑
92:第二傳送路徑
93:第一接收節點
94:第二接收節點
133、134:接收節點
95、135:接收器
131、132:資料傳送路徑
230:第三電路
241:第一傳送路徑/第一資料傳送路徑
242:第二傳送路徑
243:第三傳送路徑/第三資料傳送路徑
244:第一接收節點
245:第二接收節點
246:第三接收節點
247:第一接收器
248:第二接收器
249:第三接收器
A0:第一接收資料
B0:第二接收資料
C0:第三接收資料
C1:第一電容器/電容器
C2:第二電容器/電容器
C3:第三電容器/電容器
C4:第四電容器/電容器
C5:第五電容器/電容器
C6:第六電容器/電容器
CMN:第二共用節點/共用節點
CMP:第一共用節點/共用節點
CNT:控制訊號
CNT1:第一控制訊號
CNT2:第二控制訊號
CNT3:第三控制訊號
CNT4:第四控制訊號
CNT5:第五控制訊號
CNT6:第六控制訊號
CT:終止電容器
D0:接收資料
IN1:第一輸入訊號
IN2:第二輸入訊號
IN3:第三輸入訊號
IN4:第四輸入訊號
IN5、IN6:輸入訊號
M1:第一開關裝置/開關裝置
M2:第二開關裝置/開關裝置
M3:第三開關裝置/開關裝置
M4:第四開關裝置/開關裝置
M5:第五開關裝置/開關裝置
M6:第六開關裝置/開關裝置
OUT:輸出訊號
OUT1:第一輸出訊號/輸出訊號
OUT2:第二輸出訊號/輸出訊號
OUT3:第三輸出訊號/輸出訊號
RDN、RDN1、RDN2、RDN3:第二電阻器/電阻器
RT:終止電阻器
RUP、RUP1、RUP2、RUP3:第一電阻器/電阻器
t0:時間
VCMN:共用電壓/第二共用電壓
VCMP:共用電壓/第一共用電壓
VDD:第一電源供應電壓
VOUTH:高輸出值
VOUTL:低輸出值
VSS:第二電源供應電壓
結合附圖閱讀以下詳細說明,將會更清楚地理解上述及其他態樣、特徵及優勢,在附圖中:圖1是根據實例性實施例的電子裝置的示意性方塊圖。
圖2A及圖2B是根據實例性實施例的介面裝置的示意性方塊圖。
圖3是根據實例性實施例的介面電路的示意性電路圖。
圖4至圖5B是根據實例性實施例的介面電路在運作時的波形圖。
圖6至圖7B是示出根據比較性實例的介面電路的運作的圖。
圖8至圖10B是示出根據實例性實施例的介面電路的運作的圖。
圖11至圖16是示出根據實例性實施例的記憶體裝置的運作的流程圖。
圖17是根據實例性實施例的介面電路的示意性電路圖。
圖18提供根據實例性實施例的圖17所示介面電路在運作時的波形圖。
在下文,將參考附圖闡述實例性實施例。
參考圖1,根據實例性實施例的電子裝置10可包括處理器11、影像感測器12、顯示器13、通訊模組14、記憶體15等。處理器11可藉由諸如應用處理器、中央處理單元(central processing unit,CPU)等積體電路來實施。
處理器11、影像感測器12、顯示器13、通訊模組14、記憶體15等可包括介面電路,可經由所述介面電路交換資料。介面電路可包括傳送資料的傳送電路及接收資料的接收電路中的至少一者。舉例而言,當電子裝置10是行動裝置時,處理器11及影像感測器12可包括根據行動產業處理器介面(Mobile Industry Processor Interface,MIPI)標準傳送及接收資料的介面電路,且類似地,處理器11及顯示器13可包括根據行動產業處理器介面(MIPI)標準傳送及接收資料的介面電路。
根據MIPI標準,可定義具有不同物理層的多個通訊標準。因此,適用於在電子裝置10中所包括的組件11至組件15中的各者之間進行資料通訊的通訊標準可彼此不同,且愈加需要能夠支援兩種或更多種通訊標準的介面電路。
舉例而言,介面電路可支援基於由MIPI標準管理的D-PHY介面及C-PHY介面中的至少一者而進行的通訊。在依靠D-PHY介面進行通訊的情形中,傳送側上的介面電路可單獨地傳送包含待傳送資料的訊號及時脈訊號,且接收側的介面電路可處理以差動傳訊(differential signaling)方式接收到的訊號以對資料進行復原。另一方面,在依靠C-PHY介面進行通訊的情形中,傳送側及接收側的介面電路可使用多級傳訊方法來交換訊號。在實例性實施例中,在依靠C-PHY介面進行通訊的情形中,時脈訊號可被省略且不被單獨傳送。
由於在電子裝置10中所包括的組件11至組件15之間所交換的資料容量逐漸增大,因此對能夠以相對高的速度交換資料的介面電路的研究已活躍地開展起來。此外,以組件11至組件15中的至少一些部分經由不會干擾其他組件11至組件15運作的介面電路進行資料傳送及接收操作為目標的研究亦在活躍地進行中。
圖2A及圖2B是根據實例性實施例的介面裝置的示意性方塊圖。
參考圖2A,應用處理器20可包括控制器21及介面電路22a。在實例性實施例中,控制器21可包括控制邏輯,所述控制邏輯控制應用處理器20的總體運作。介面電路22a可以是執行與顯示器驅動器30交換資料的功能的電路,且介面電路22a的操作方法可由控制器21確定。
顯示器驅動器30可包括控制器31及介面電路32。顯示器驅動器30的介面電路32可根據協定來與應用處理器20的介面 電路22a交換資料。協定可以是預定的。舉例而言,應用處理器20的介面電路22a與顯示器驅動器30的介面電路32可根據MIPI標準所定義的協定來交換資料。介面電路22a及32中的每一者可包括傳送電路及接收電路。
參考圖2B,應用處理器20可與影像感測器40交換資料,且影像感測器40可包括傳送及接收資料的介面電路42、及控制器41。控制器41可經由介面電路42及應用處理器20的介面電路22b將由影像感測器40所產生的影像資料傳送至應用處理器20。在一些實例性實施例中,介面電路22b可與介面電路22a相同及/或可使用相同的協定。在其他實例性實施例中,介面電路22b可與介面電路22a不同及/或彼此可使用不同的協定。
根據實例性實施例的介面電路22a、22b、32及42中的至少一者可具有調整輸出訊號的轉換速率的功能。輸出訊號的轉換速率可由控制器21、31及41藉由輸入至介面電路22a、22b、32及42的控制訊號來確定。在實例性實施例中,控制器21、31及41可使用被輸入至介面電路22a、22b、32及42的控制訊號來使介面電路22a、22b、32及42中所包括的電容器充電或放電,以調整輸出訊號的轉換速率。
圖3是根據實例性實施例的介面電路的示意性電路圖。
參考圖3,根據實例性實施例的介面電路50可包括第一開關裝置M1、第二開關裝置M2、第一電容器C1、第二電容器C2等。第一開關裝置M1及第二開關裝置M2可串聯連接於第一電源供應節點51與第二電源供應節點52之間,且輸出節點53可被界定於第一開關裝置M1與第二開關裝置M2之間。輸出至輸出 節點53的輸出訊號OUT可由控制第一開關裝置M1的第一輸入訊號IN1及控制第二開關裝置M2的第二輸入訊號IN2來確定。
第一開關裝置M1可經由第一電阻器RUP連接至第一電源供應節點51,且第二開關裝置M2可經由第二電阻器RDN連接至第二電源供應節點52。第一電源供應電壓VDD可經由第一電源供應節點51供應,且第二電源供應電壓VSS可經由第二電源供應節點52供應。在實例性實施例中,第一電源供應電壓VDD可較第二電源供應電壓VSS大。
第一電容器C1可連接於第一控制節點54與第一共用節點CMP之間,第一控制訊號CNT1輸入至第一控制節點54。第一共用節點CMP可被定義為第一電阻器RUP與第一開關裝置M1之間的節點。第二電容器C2可連接於第二控制節點55與第二共用節點CMN之間,第二控制訊號CNT2輸入至第二控制節點55。第二共用節點CMN可被定義為第二電阻器RDN與第二開關裝置M2之間的節點。
在實例性實施例中,第一電容器C1及第二電容器C2中的每一者可以是主動電容器,且可被實施為金屬氧化物半導體(semiconductor-oxide-semiconductor,MOS)電容器。當第一電容器C1及第二電容器C2中的每一者皆為MOS電容器時,第一控制訊號CNT1及第二控制訊號CNT2可分別被輸入至第一電容器C1的閘極端子及第二電容器C2的閘極端子。此外,第一電容器C1的源極端子及汲極端子可連接至第一共用節點CMP,且第二電容器C2的源極端子及汲極端子可連接至第二共用節點CMN。第一電容器C1的量值及第二電容器C2的量值可被確定為不同的, 且在一些實例性實施例中,第二電容器C2的量值可較第一電容器C1的量值大。
舉例而言,當介面電路50依靠以差動傳訊方法傳送資料的D-PHY介面運作時,第一輸入訊號IN1與第二輸入訊號IN2可具有相反的相位。當第一開關裝置M1因應於第一輸入訊號IN1而接通時,輸出訊號OUT可具有高輸出值,且當第二開關裝置M2因應於第二輸入訊號IN2而接通時,輸出訊號OUT可具有低輸出值。因此,控制器可基於第一輸入訊號IN1及第二輸入訊號IN2來確定輸出訊號OUT的值。
舉例而言,當輸出訊號OUT的值自高輸出值改變至低輸出值或者自低輸出值改變至高輸出值時,輸出訊號OUT的轉換速率可受第一輸入訊號IN1的量值及第二輸入訊號IN2的量值及/或各別裝置及節點中所存在的寄生組件等影響。隨著經由介面電路50所交換的資料容量逐漸增大,已提出各種可提高輸出訊號OUT的轉換速率的方法。
另一方面,當介面電路50依靠以多級傳訊方法來傳送資料的C-PHY介面運作時,第一輸入訊號IN1與第二輸入訊號IN2可能並非始終具有彼此相反的相位。第一輸入訊號IN1與第二輸入訊號IN2可具有相同的值達至少一時間週期,且輸出訊號OUT可具有高輸出值、低輸出值以及介於所述高輸出值與所述低輸出值之間的中間輸出值中的一者。
在實例性實施例中,可藉由對第一電容器C1及第二電容器C2充電或放電來調整輸出訊號OUT的轉換速率。舉例而言,當輸出訊號OUT增大時,第一電容器C1及第二電容器C2中的至 少一者可被充電,且當輸出訊號OUT減小時,第一電容器C1及第二電容器C2中的至少一者可被放電,藉此增大輸出訊號OUT的轉換速率。
此外,當介面電路50被定義為單元電路時,輸出端子53可連接至多個單元電路。舉例而言,輸出端子53可連接至一個或多個第一單元電路以及一個或多個第二單元電路。在一些實例性實施例中,第一單元電路中的電容器C1及C2以及電阻器RUP及RDN可與第二單元電路中的電容器C1及C2以及電阻器RUP及RDN不同。
在實例性實施例中,單個輸出端子53可連接至第一單元電路中的五者及第二單元電路中的兩者。舉例而言,第一單元電路中的第一電阻器RUP及第一開關裝置M1的接通電阻器值的總和可為第二單元電路中的第一電阻器RUP及第一開關裝置M1的接通電阻器值的總和的一半。類似地,第一單元電路中的第二電阻器RDN及第二開關裝置M2的接通電阻器值的總和可為第二單元電路中的第二電阻器RDN及第二開關裝置M2的接通電阻器值的總和的一半。在實際操作中,可藉由控制第一單元電路及第二單元電路中的每一者中所包括的第一開關裝置M1及第二開關裝置M2來確定單元電路的接通電阻器的預期值。
在實例性實施例中,第一開關裝置M1及第二開關裝置M2中的每一者的大小可基於接通電阻器的值來確定。舉例而言,當第一單元電路及第二單元電路中的每一者中的第一開關裝置M1及第二開關裝置M2中的每一者的閘極長度彼此相同時,第一單元電路中的每一者中的第一開關裝置M1的閘極寬度可為第二 單元電路中的每一者中的第一開關裝置M1的閘極寬度的兩倍。在上述實例中,可在與閘極長度交叉的方向上確定閘極寬度。類似地,第一單元電路中的第二開關裝置M2的閘極寬度可為第二單元電路中的第二開關裝置M2的閘極寬度的兩倍。
當第一單元電路的數目為5且第二單元電路的數目是2時,第一單元電路中的第一電容器C1的量值可為第二單元電路中的第一電容器C1的量值的兩倍。此外,第一單元電路中的第二電容器C2的量值可為第二單元電路中的第二電容器C2的量值的兩倍。
對於以多級訊號運作的C-PHY介面而言,可使用至少三個輸出節點來傳送資料。此外,所述輸出節點中的每一者並不皆具有相同的值,而是可具有高輸出值、低輸出值及中間輸出值中的一者。在實例性實施例中,連接至輸出高輸出值或低輸出值的輸出節點的所有第一單元電路及第二單元電路皆可運作。相比而言,在連接至輸出中間輸出值的輸出節點的第一單元電路當中,第一單元電路的僅一部分可運作,且連接至輸出中間輸出值的輸出節點的第二單元電路不可運作。
圖4至圖5B是根據實例性實施例的介面電路在運作時的波形圖。
參考圖4,第一控制訊號CNT1及第二控制訊號CNT2可具有與第一輸入訊號IN1的相位相同的相位,而第二輸入訊號IN2可具有與第一輸入訊號IN1的相位相反的相位。如圖4的實例性實施例中所說明,由於第一輸入訊號IN1及第二輸入訊號IN2以及第一控制訊號CNT1及第二控制訊號CNT2這四者的相位已確 定,因此輸出訊號OUT的轉換速率可增大。
圖5A及圖5B是介面電路50的輸出訊號OUT以及共用電壓VCMP及VCMN的波形圖,共用電壓VCMP及VCMN是在介面電路50的共用節點CMP及CMN處被偵測。圖5A是例如在未提供第一電容器C1及第二電容器C2的情形中,輸出訊號OUT以及共用電壓VCMP及VCMN的波形圖。參考圖5A,在第一開關裝置M1被接通的第一輸入訊號IN1的上升邊緣處,第一共用節點CMP的第一共用電壓VCMP可自第一電源供應電壓VDD極大地減小。輸出訊號OUT可跟第一電源供應電壓VDD與第一共用電壓VCMP之間的差成比例,且因此在第一輸入訊號IN1的上升邊緣處可緩慢地增大。舉例而言,輸出訊號OUT自低輸出值VOUTL增大至高輸出值VOUTH的速率可減小。
類似地,在第二開關裝置M2被接通的第二輸入訊號IN2上升邊緣處,第二共用節點CMN的第二共用電壓VCMN可自第二電源供應電壓VSS極大地且迅速地增大。因此,輸出訊號OUT在第二輸入訊號IN2的上升邊緣處可緩慢地減小。舉例而言,輸出訊號OUT自高輸出值VOUTH減小至低輸出值VOUTL的速率可減小。
另一方面,參考提供有第一電容器C1及第二電容器C2的圖5B所示實例性實施例,在第一開關裝置M1被接通的第一輸入訊號IN1的上升邊緣處,第一電容器C1可由第一控制訊號CNT1進行充電。因此,第一電容器C1可使第一共用電壓VCMP緩慢地減小,且輸出訊號OUT可自低輸出值VOUTL迅速地增大至高輸出值VOUTH。
另一方面,在第二開關裝置M2被接通的第二輸入訊號IN2的上升邊緣處,第二電容器C2可由第二控制訊號CNT2進行放電。因此,第二電容器C2可使第二共用電壓VCMN緩慢地增大,且輸出訊號OUT可自高輸出值VOUTH更迅速地減小至低輸出值VOUTL。舉例而言,在實例性實施例中,由於第一控制訊號CNT1及第二控制訊號CNT2被確定為與第一輸入訊號IN1具有相同相位的訊號,因此輸出訊號OUT的轉換速率可增大。
根據實例性實施例,亦可藉由將第一控制訊號CNT1及第二控制訊號CNT2確定為具有與上文參考圖4至圖5B所述的實例性實施例中的相位相反的相位,來有意地減小輸出訊號OUT的轉換速率。第一控制訊號CNT1及第二控制訊號CNT2可被產生成相位與第二輸入訊號IN2的相位相同,以降低輸出訊號OUT的轉換速率。藉由有意地減小介面電路50的轉換速率,在未使用高速資料通訊的情形中,會對電子裝置的其他組件造成干擾(例如,影響RF模組、GPS模組等的效能)的介面電路50的操作可顯著減少,藉此改良電磁干擾特性。
圖6至圖7B是示出根據比較性實例的介面電路的運作的圖。舉例而言,圖6至圖7B是用於說明根據實例性實施例的介面電路的運作的比較性實例。
參考圖6,介面電路60可包括:第一電路70,輸出第一輸出訊號OUT1;及第二電路80,輸出第二輸出訊號OUT2。根據圖6中所說明實例性實施例的介面電路60可支援依靠基於MIPI標準的D-PHY介面進行的通訊。第一輸出訊號OUT1與第二輸出訊號OUT2可具有彼此相反的相位。
第一輸出訊號OUT1可沿著第一傳送路徑91被輸入至第一接收節點93,且第二輸出訊號OUT2可沿著第二傳送路徑92被輸入至第二接收節點94。終止電路可連接至第一接收節點93及第二接收節點94中的每一者,且可包括第一接收節點93及第二接收節點94中的每一者的終止電阻器RT、及終止電容器CT。接收器95可使用第一輸出訊號OUT1及第二輸出訊號OUT2來產生接收資料D0。
第一電路70與第二電路80可具有相同的結構。以舉例方式闡述第一電路70,第一電路70可包括第一開關裝置M1、第二開關裝置M2、第一電阻器RUP1、第二電阻器RDN1等。第一開關裝置M1及第二開關裝置M2的操作可分別由第一輸入訊號IN1及第二輸入訊號IN2控制。第一輸出訊號OUT1可經由輸出節點73輸出,且可在第一開關裝置M1接通時增大,並且可在第二開關裝置M2接通時減小。
圖7A及圖7B是圖6中所說明的介面電路60在運作時的波形圖。參考圖7A,由於在依靠D-PHY介面進行通訊時第一輸出訊號OUT1與第二輸出訊號OUT2具有相反的相位,因此第一輸入訊號IN1與第四輸入訊號IN4可具有相同的相位,而第二輸入訊號IN2與第三輸入訊號IN3可具有相同的相位、但與第一輸入訊號IN1及第四輸入訊號IN4的相位相反。在圖6中所說明的介面電路60中,第一電路70及第二電路80可省略能夠調整第一輸出訊號OUT1及第二輸出訊號OUT2的轉換速率的元件。因此,如圖7B中所說明,第一輸出訊號OUT1及第二輸出訊號OUT2的轉換速率可相對低,且圖7B中的輸出訊號曲線圖中所示的眼圖裕 量(eye margin)可減小。
圖8至圖10B是示出根據實例性實施例的介面電路的運作的圖。
參考圖8,根據實例性實施例的介面電路100可包括:第一電路110,輸出第一輸出訊號OUT1;第二電路120,輸出第二輸出訊號OUT2。根據圖8中所說明實例性實施例的介面電路100可支援依靠基於MIPI標準的D-PHY介面進行的通訊,且第一輸出訊號OUT1與第二輸出訊號OUT2可具有相反的相位。資料傳送路徑131及132、終止電路、接收器135等的配置及操作可類似於上文參考圖6所述的配置及操作。
第一電路110與第二電路120可具有相同的結構。以舉例方式闡述第一電路110,第一電路110可包括第一開關裝置M1、第二開關裝置M2、第一電阻器RUP1、第二電阻器RDN1等。第一開關裝置M1及第二開關裝置M2的操作可分別由第一輸入訊號IN1及第二輸入訊號IN2控制。第一輸出訊號OUT1可經由輸出節點113輸出,且可在第一開關裝置M1接通時增大,並且可在第二開關裝置M2接通時減小。
第一電路110可包括第一電容器C1及第二電容器C2。第一電容器C1可連接至第一電阻器RUP1及第一開關裝置M1,且可由第一控制訊號CNT1進行充電或放電。第二電容器C2可連接至第二電阻器RDN1及第二開關裝置M2,且可由第二控制訊號CNT2進行充電或放電。對介面電路100進行控制的控制器可使用第一控制訊號CNT1及第二控制訊號CNT2來調整第一輸出訊號OUT1的轉換速率。類似地,第二輸出訊號OUT2的轉換速率可由 第三控制訊號CNT3及第四控制訊號CNT4來確定,第三控制訊號CNT3及第四控制訊號CNT4分別使第三電容器C3及第四電容器C4充電或放電。
圖9A及圖9B是根據圖8中所示的電路,第一輸出訊號OUT1及第二輸出訊號OUT2的轉換速率可增大的實例性實施例的波形圖。參考圖9A,第一輸入訊號IN1與第二輸入訊號IN2可具有相反的相位,且第三輸入訊號IN3與第四輸入訊號IN4可具有相反的相位。第一輸入訊號IN1與第四輸入訊號IN4可具有相同的相位。因此,第一輸出訊號OUT1與第二輸出訊號OUT2可具有相反的相位。
輸入至第一電路110的第一控制訊號CNT1及第二控制訊號CNT2可具有與第一輸入訊號IN1的相位相同的相位。因此,第一電容器C1在第一開關裝置M1被接通的第一輸入訊號IN1的上升邊緣處可被充電,且第一輸出訊號OUT1可迅速地增大。第二電容器C2在第二開關裝置M2被接通的第二輸入訊號IN2的上升邊緣處可被放電,且第一輸出訊號OUT1可迅速地減小。
輸入至第二電路120的第三控制訊號CNT3及第四控制訊號CNT4可具有與第三輸入訊號IN3的相位相同的相位。因此,類似於參考第一電路110所述的情形,舉例而言,當第三開關裝置M3接通時,第二輸出訊號OUT2可迅速地增大,且當第四開關裝置M4接通時,第二輸出訊號OUT2可迅速地減小。藉由如上文所述增大轉換速率,可如圖9B中所說明增大眼圖裕量。另外,由於接收器135所產生的接收資料D0具有高邏輯值或低邏輯值的時間週期增長,因此接收側可更精確地偵測接收資料D0。
圖10A及圖10B是第一輸出訊號OUT1及第二輸出訊號OUT2的轉換速率可減小的實例性實施例的波形圖。參考圖10A,第一輸入訊號IN1與第二輸入訊號IN2可具有相反的相位,且第三輸入訊號IN3與第四輸入訊號IN4可具有相反的相位。第一輸入訊號IN1與第四輸入訊號IN4可具有相同的相位。因此,第一輸出訊號OUT1與第二輸出訊號OUT2可具有相反的相位。
輸入至第一電路110的第一控制訊號CNT1及第二控制訊號CNT2可具有與第二輸入訊號IN2的相位相同的相位。第一電容器C1在第一開關裝置M1被接通的第一輸入訊號IN1的上升邊緣處可被放電,且第一電阻器RUP1與第一開關裝置M1之間的共用節點的電壓可迅速地減小。因此,第一輸出訊號OUT1可緩慢地增大。另外,第二電容器C2在第二開關裝置M2被接通的第二輸入訊號IN2的上升邊緣處可被充電,且第一輸出訊號OUT1可緩慢地減小。
輸入至第二電路120的第三控制訊號CNT3及第四控制訊號CNT4可具有與第四輸入訊號IN4的相位相同的相位。因此,舉例而言,當第三開關裝置M3接通時,第二輸出訊號OUT2可緩慢地增大,且當第四開關裝置M4接通時,第二輸出訊號OUT2可緩慢地減小。因此,眼圖裕量可減小,如圖10B中所說明。
因此,根據實例性實施例的介面電路100亦可有意地減小輸出訊號OUT1及OUT2的轉換速率。藉由如上文關於圖9至圖10B所述有意地減小轉換速率,在通訊並非是高速資料通訊的情形中,在使用介面電路100進行通訊時,會對電子裝置的其他組件(諸如,RF模組、GPS模組等)的效能造成影響的干擾可顯 著減小。
圖11至圖16是示出根據實例性實施例的記憶體裝置的運作的流程圖。
參考圖11,根據實例性實施例的介面電路200可包括:第一電路210,輸出第一輸出訊號OUT1;第二電路220,輸出第二輸出訊號OUT2;及第三電路230,輸出第三輸出訊號OUT3。根據圖11中所說明實例性實施例的介面電路200可支援依靠基於MIPI標準的C-PHY介面進行的通訊。第一輸出訊號OUT1至第三輸出訊號OUT3可具有高輸出值、中間輸出值及低輸出值中的任一者,且第一輸出訊號OUT1至第三輸出訊號OUT3可因此不具有相同的值。
第一輸出訊號OUT1可沿著第一傳送路徑241被輸入至第一接收節點244,第二輸出訊號OUT2可沿著第二傳送路徑242被輸入至第二接收節點245,且第三輸出訊號OUT3可沿著第三傳送路徑243被輸入至第三接收節點246。終止電路可連接至第一接收節點244、第二接收節點245及第三接收節點246中的每一者,且終止電路可包括第一接收節點244、第二接收節點245及第三接收節點246中的每一者的終止電阻器RT、及終止電容器CT
第一接收器247至第三接收器249可使用第一輸出訊號OUT1至第三輸出訊號OUT3來產生第一接收資料A0至第三接收資料C0。第一接收器247可使用第一輸出訊號OUT1與第二輸出訊號OUT2之間的差來產生第一接收資料A0,且第二接收器248可使用第二輸出訊號OUT2與第三輸出訊號OUT3之間的差來產生第二接收資料B0。第三接收器249可使用第三輸出訊號OUT3 與第一輸出訊號OUT1之間的差來產生第三接收資料C0。在實例性實施例中,接收側可將第一接收資料A0至第三接收資料C0轉變成具有三個位元的狀態資訊,且可在接收側中利用狀態資訊的改變來產生符號資訊。
第一電路210、第二電路220及第三電路230可具有相同的結構。以舉例方式闡述第一電路210,第一電路210可包括第一開關裝置M1、第二開關裝置M2、第一電阻器RUP1、第二電阻器RDN1等。在實例性實施例中,第一電阻器RUP1及第二電阻器RDN1可具有相同的值。第一開關裝置M1及第二開關裝置M2的操作可分別由第一輸入訊號IN1及第二輸入訊號IN2控制。第一輸出訊號OUT1的量值可根據第一開關裝置M1及第二開關裝置M2的接通/斷開狀態來確定。
在圖11中所說明的實例性實施例中,第一電路210可包括第一電容器C1及第二電容器C2。第一電容器C1可連接至第一電阻器RUP1及第一開關裝置M1,且可由第一控制訊號CNT1進行充電或放電。第二電容器C2可連接至第二電阻器RDN1及第二開關裝置M2,且可由第二控制訊號CNT2進行充電或放電。對介面電路200進行控制的控制器可使用第一控制訊號CNT1及第二控制訊號CNT2來調整第一輸出訊號OUT1的轉換速率。類似地,第二輸出訊號OUT2的轉換速率可由第三控制訊號CNT3及第四控制訊號CNT4來確定,第三控制訊號CNT3及第四控制訊號CNT4分別使第三電容器C3及第四電容器C4充電或放電。另外,第三輸出訊號OUT3的轉換速率可由第五控制訊號CNT5及第六控制訊號CNT6來確定,第五控制訊號CNT5及第六控制訊號 CNT6分別使第五電容器C5及第六電容器C6充電或放電。
參考圖12,與介面電路200一同說明根據實例性實施例的第一輸出訊號OUT1、第二輸出訊號OUT2及第三輸出訊號OUT3的波形圖。參考圖12,第一輸出訊號OUT1、第二輸出訊號OUT2及第三輸出訊號OUT3可分別具有高輸出值、中間輸出值及低輸出值中的一者,且可不具有相同的輸出值。
舉例而言,在時間t0處,當第一輸出訊號OUT1具有高輸出值、第二輸出訊號OUT2具有中間輸出值且第三輸出訊號OUT3具有低輸出值時,第一電路210的第一開關裝置M1可接通,且第一電路210的第二開關裝置M2可斷開。另外,第二電路220的第三開關裝置M3及第四開關裝置M4兩者皆可接通。在第三電路230的情形中,第五開關裝置M5可斷開,且第六開關裝置M6可接通。舉例而言,當第一輸出訊號OUT1具有高輸出值、第二輸出訊號OUT2具有中間輸出值且第三輸出訊號OUT3具有低輸出值時,第一電路210的第一電阻器RUP1及第二電阻器RDN1與第三電路230的第一電阻器RUP3及第二電阻器RDN3可具有相同的值。另一方面,第二電路220的第一電阻器RUP2與第二電阻器RDN2可具有相同的值,且可具有與第一電路210及第三電路230中所包括的電阻器RUP1、RUP3、RDN1及RDN3的值不同的值。
流過第一開關裝置M1的電流可經由第一資料傳送路徑241及第三資料傳送路徑243流動至第六開關裝置M6。在實例性實施例中,第一接收節點244的電壓可為3*VDD/4,且第三接收節點246的電壓可為VDD/4。另一方面,在第二電路220中,由於第三開關裝置M3及第四開關裝置M4兩者皆接通,因此電流可 於第二電路220中流動。因此,第二接收節點245的電壓可為VDD/2。因此,第一接收器247及第二接收器248中的每一者可確定第一接收資料A0及第二接收資料B0具有高邏輯值,例如「1」,而第三接收器249可確定第三接收資料C0具有低邏輯值,例如「0」。
在圖12中所說明的實例性實施例中,控制第一電容器C1及第二電容器C2以增大第一輸出訊號OUT1的轉換速率的方法可以第一輸出訊號OUT1的改變為依據。舉例而言,當第一輸出訊號OUT1自高輸出值減小至中間輸出值時,可對第二電容器C2放電以增大轉換速率。另外,當第一輸出訊號OUT1自低輸出值增大至高輸出值時,可對第一電容器C1及第二電容器C2充電以增大轉換速率。在下文中,將參考圖13至圖15來闡述調整圖12中所說明的第一輸出訊號OUT1至第三輸出訊號OUT3各自的轉換速率的方法。
圖13A及圖13B是在一種調整第一輸出訊號OUT1的轉換速率的方法中的波形圖。第一,圖13A可對應於增大第一輸出訊號OUT1的轉換速率的情形。參考圖13A,舉例而言,當第一輸入訊號IN1及第二輸入訊號IN2兩者皆具有高輸入值時,第一輸出訊號OUT1可具有中間輸出值。另外,當僅第一輸入訊號IN1具有高輸入值時,第一輸出訊號OUT1可具有高輸出值,且當僅第二輸入訊號IN2具有高輸入值時,第一輸出訊號OUT1可具有較低輸出值。
參考圖13A,舉例而言,當第一輸出訊號OUT1自高輸出值減小至中間輸出值時,可對第二電容器C2放電以迅速地減小 第一輸出訊號OUT1。當第一輸出訊號OUT1自高輸出值減小至低輸出值時,可對第一電容器C1及第二電容器C2放電,且當第一輸出訊號OUT1自低輸出值增大至高輸出值時,可對第一電容器C1及第二電容器C2充電以增大第一輸出訊號OUT1的轉換速率。在實例性實施例中,舉例而言,當第一輸出訊號OUT1自中間輸出值增大至高輸出值時,可不對第一電容器C1充電或放電且可對第二電容器C2充電。
參考圖13B,亦可藉由以與圖13A所示實例性實施例不同的方式對第一電容器C1及第二電容器C2充電或放電,來減小第一輸出訊號OUT1的轉換速率。參考圖13B,舉例而言,當第一輸出訊號OUT1自高輸出值減小至中間輸出值時,可對第二電容器C2充電以緩慢地減小第一輸出訊號OUT1。當第一輸出訊號OUT1自高輸出值減小至低輸出值時,可對第一電容器C1及第二電容器C2充電。當第一輸出訊號OUT1自低輸出值增大至高輸出值時,可對第一電容器C1及第二電容器C2放電以減小第一輸出訊號OUT1的轉換速率。
圖14A及圖14B是被提供用於說明調整第二輸出訊號OUT2的轉換速率的方法的波形圖。圖14A說明第二輸出訊號OUT2的轉換速率增大的實例性實施例。參考圖14A,舉例而言,當第二輸出訊號OUT2自低輸出值增大至中間輸出值時,可對第三電容器C3充電以迅速地增大第二輸出訊號OUT2。另外,當第二輸出訊號OUT2自高輸出值減小至低輸出值時,可對第三電容器C3及第四電容器C4放電以增大第二輸出訊號OUT2的轉換速率。在實例性實施例中,當第二輸出訊號OUT2自中間輸出值減 小至低輸出值時,可對第三電容器C3放電,且可不對第四電容器C4充電或放電。
另一方面,圖14B說明可藉由對第三電容器C3及第四電容器C4充電或放電來減小第二輸出訊號OUT2的轉換速率的實例性實施例,此與圖14A的實例性實施例相反。參考圖14B,當第二輸出訊號OUT2自低輸出值增大至中間輸出值時,可對第三電容器C3放電以緩慢地增大第二輸出訊號OUT2。另外,當第二輸出訊號OUT2自高輸出值減小至低輸出值時,可對第三電容器C3及第四電容器C4充電以減小第二輸出訊號OUT2的轉換速率。
圖15A及圖15B是被提供用於說明調整第三輸出訊號OUT3的轉換速率的方法的波形圖。圖15A說明第三輸出訊號OUT3的轉換速率增大的實例性實施例,且可類似於上文參考圖13A及圖14A所述的實例性實施例。舉例而言,當第三輸出訊號OUT3自低輸出值增大至高輸出值時,可對第五電容器C5及第六電容器C6充電以迅速地增大第三輸出訊號OUT3。另外,當第三輸出訊號OUT3自高輸出值減小至低輸出值時,可對第五電容器C5及第六電容器C6放電以增大第三輸出訊號OUT3的轉換速率。
參考圖15B,圖15B說明第三輸出訊號OUT3的轉換速率減小的實例性實施例,舉例而言,當第三輸出訊號OUT3自高輸出值減小至低輸出值時,可對第五電容器C5及第六電容器C6充電以逐漸減小第三輸出訊號OUT3。另外,當第三輸出訊號OUT3自低輸出值增大至中間輸出值時,可對第五電容器C5放電以減小第三輸出訊號OUT3的轉換速率。
詳細而言,在實例性實施例中,可對介面電路200的第 一電路210至第三電路230中所包括的電容器C1至C6恰當充電或放電,藉此增大或減小輸出訊號OUT1至OUT3的轉換速率。舉例而言,連接至第一電源供應電壓VDD的電容器C1、C3及C5以及開關裝置M1、M3及M5可分別被定義為上拉電容器及上拉開關裝置。連接至第二電源供應電壓VSS的電容器C2、C4及C6以及開關裝置M2、M4及M6可分別被定義為下拉電容器及下拉開關裝置。在此種情形中,在輸出訊號增大或減小時,對電容器進行控制以增大轉換速率的方法可如下表1中所說明來進行。
Figure 107132595-A0305-02-0026-1
圖16說明第一接收資料A0至第三接收資料C0的波形圖,第一接收資料A0至第三接收資料C0是由根據圖12中所說明實例性實施例的第一輸出訊號OUT1至第三輸出訊號OUT3產生。舉例而言,當介面電路200依靠C-PHY介面運作時,可將第一接收資料A0至第三接收資料C0組合起來以產生狀態資訊,且可基於狀態資訊的改變而產生符號資訊以對所述資料進行復原。藉由應用根據實例性實施例的方法增大第一輸出訊號OUT1至第 三輸出訊號OUT3的轉換速率,可提高第一接收資料A0至第三接收資料C0的眼圖裕量,且可更準確地實施高速資料通訊。
圖17是根據實例性實施例的介面電路的示意性電路圖。
參考圖17,根據實例性實施例的介面電路300可包括第一開關裝置M1、第二開關裝置M2、第一電容器C1、第二電容器C2等。介面電路300的運作可類似於上述實例性實施例中的介面電路的運作。舉例而言,第一開關裝置M1及第二開關裝置M2可分別由第一輸入訊號IN1及第二輸入訊號IN2控制,且第一輸入訊號IN1與第二輸入訊號IN2可具有相反的相位。輸出訊號OUT與第一輸入訊號IN1可具有相同的相位。在實例性實施例中,可藉由控制第一電容器C1及第二電容器C2的充電及放電來增大輸出訊號OUT的轉換速率。
在圖17的實例性實施例中,連接至位於第一開關裝置M1與第一電阻器RUP之間的第一共用節點CMP的第一電容器C1可由第一開關裝置M1的寄生電容來提供。因此,第一電容器C1可由第一輸入訊號IN1進行充電或放電。第二電容器C2可被設置為單獨的電容器,且可由控制訊號CNT進行充電或放電。在下文,將參考圖18闡述根據圖17中所說明實例性實施例的介面電路300的運作。
圖18是根據實例性實施例被提供用於說明圖17所示介面電路的運作的波形圖。
參考圖18,第一輸入訊號IN1與第二輸入訊號IN2可具有相反的相位,且輸出訊號OUT與第一輸入訊號IN1可具有相同的相位。舉例而言,當分別在第一輸入訊號IN1的上升邊緣處及 第二輸入訊號IN2的下降邊緣處第一開關裝置M1接通且第二開關裝置M2斷開時,輸出訊號OUT可自低輸出值增大至高輸出值。另一方面,當分別在第一輸入訊號IN1的下降邊緣處及第二輸入訊號IN2的上升邊緣處第一開關裝置M1斷開且第二開關裝置M2接通時,輸出訊號OUT可自高輸出值減小至低輸出值。
由於第一電容器C1是由第一開關裝置M1的寄生電容器提供,因此第一電容器C1可由第一輸入訊號IN1進行充電或放電。第一電容器C1可在第一輸入訊號IN1的上升邊緣處由第一輸入訊號IN1進行充電,且第二電容器C2可由控制訊號CNT進行充電。因此,共用節點CMP及CMN的電壓波動範圍(詳細而言,第一共用節點CMP的電壓減小範圍)可減小,且輸出訊號OUT可迅速地增大至高輸出值。
另一方面,第一電容器C1可在第二輸入訊號IN2的上升邊緣處由第一輸入訊號IN1進行放電,且第二電容器C2可由控制訊號CNT進行放電。因此,共用節點CMP及CMN的電壓變化範圍以及第二共用節點CMN的電壓增大範圍可減小,且輸出訊號OUT可迅速地減小至低輸出值。此外,當轉換速率進一步增大時,可將單獨的電容器與第一電容器C1並聯連接。
如上文所述,根據實例性實施例,電容器可分別連接至介面電路的第一開關裝置及第二開關裝置,且電容器可根據第一開關裝置及第二開關裝置的接通/斷開操作而被充電或放電。因此,可利用相對小的面積來實施可對輸出訊號的轉換速率進行調整的介面電路。
雖然上文已示出及闡述了實例性實施例,但熟習此項技 術者將明瞭,可在不背離由隨附申請專利範圍所界定的本發明概念範疇的情況下做出潤飾及變化。
50‧‧‧介面電路
51‧‧‧第一電源供應節點
52‧‧‧第二電源供應節點
53‧‧‧輸出節點/輸出端子
54‧‧‧第一控制節點
55‧‧‧第二控制節點
C1‧‧‧第一電容器/電容器
C2‧‧‧第二電容器/電容器
CMN‧‧‧第二共用節點/共用節點
CMP‧‧‧第一共用節點/共用節點
CNT1‧‧‧第一控制訊號
CNT2‧‧‧第二控制訊號
IN1‧‧‧第一輸入訊號
IN2‧‧‧第二輸入訊號
M1‧‧‧第一開關裝置/開關裝置
M2‧‧‧第二開關裝置/開關裝置
OUT‧‧‧輸出訊號
RDN‧‧‧第二電阻器/電阻器
RUP‧‧‧第一電阻器/電阻器
VDD‧‧‧第一電源供應電壓
VSS‧‧‧第二電源供應電壓

Claims (19)

  1. 一種介面電路,包括:第一開關裝置,連接至第一電源供應節點並由第一輸入訊號控制,所述第一電源供應節點供應第一電源供應電壓;第二開關裝置,連接至第二電源供應節點並由與所述第一輸入訊號不同的第二輸入訊號控制,所述第二電源供應節點供應較所述第一電源供應電壓低的第二電源供應電壓;輸出節點,由節點界定,並輸出輸出訊號,所述第一開關裝置與所述第二開關裝置藉由所述節點而彼此串聯連接;第一電阻器,連接於所述第一電源供應節點與所述第一開關裝置之間;第二電阻器,連接於所述第二電源供應節點與所述第二開關裝置之間;第一電容器,連接至所述第一電阻器與所述第一開關裝置之間的節點;以及第二電容器,連接至所述第二電阻器與所述第二開關裝置之間的節點。
  2. 如申請專利範圍第1項所述的介面電路,其中:所述第一電容器由第一控制訊號進行充電及放電,所述第二電容器由第二控制訊號進行充電及放電,且所述第一控制訊號的第一相位、所述第二控制訊號的第二相位、所述第一輸入訊號的第三相位及所述第二輸入訊號的第四相位經調整以改變所述輸出訊號的轉換速率。
  3. 如申請專利範圍第2項所述的介面電路,其中所述輸出 訊號的所述轉換速率因應於所述第一相位相同於所述第三相位而增大,且所述第二相位與所述第四相位相反。
  4. 如申請專利範圍第2項所述的介面電路,其中所述輸出訊號的所述轉換速率因應於所述第一相位與所述第三相位相反而減小,且所述第二相位相同於所述第四相位。
  5. 如申請專利範圍第2項所述的介面電路,其中所述第一電容器連接於第一共用節點與第一控制節點之間,所述第一共用節點連接至所述第一電阻器及所述第一開關裝置,所述第一控制節點接收所述第一控制訊號。
  6. 如申請專利範圍第1項所述的介面電路,其中所述第一電容器是由在所述第一開關裝置中存在的寄生電容器提供。
  7. 如申請專利範圍第6項所述的介面電路,其中所述第一電容器由所述第一輸入訊號充電及放電。
  8. 如申請專利範圍第7項所述的介面電路,其中所述第一電阻器與所述第二電阻器具有相同的值。
  9. 如申請專利範圍第1項所述的介面電路,其中所述第一輸入訊號與所述第二輸入訊號具有相同的值達至少一時間週期。
  10. 如申請專利範圍第9項所述的介面電路,其中所述輸出訊號具有三個輸出值中的一個值,所述三個輸出值中的每一者具有與所述三個輸出值中的其餘輸出值不同的量值。
  11. 如申請專利範圍第1項所述的介面電路,其中所述第一輸入訊號具有第一輸入訊號相位且所述第二輸入訊號具有第二輸入訊號相位,並且所述第一輸入訊號相位與所述第二輸入訊號相位相反。
  12. 如申請專利範圍第11項所述的介面電路,其中所述輸出訊號具有與所述第一輸入訊號相位相同的輸出訊號相位。
  13. 一種介面裝置,包括:多個介面電路,所述多個介面電路中的每一者包括:串聯連接的第一開關裝置與第二開關裝置、連接至所述第一開關裝置的第一端子的第一電容器以及連接至所述第二開關裝置的第二端子的第二電容器;以及控制器,控制所述多個介面電路中的每一者的所述第一開關裝置及所述第二開關裝置的接通或斷開操作以確定所述多個介面電路中的每一者的輸出訊號,並控制所述多個介面電路中的每一者的所述第一電容器及所述第二電容器的充電及放電以調整所述多個介面電路中的每一者的所述輸出訊號的轉換速率,其中所述多個介面電路中的每一者的所述輸出訊號具有第一輸出值、較所述第一輸出值大的第二輸出值、以及較所述第二輸出值大的第三輸出值中的一者。
  14. 如申請專利範圍第13項所述的介面裝置,其中所述控制器在所述第一開關裝置接通時向所述第一電容器輸入充電訊號並在所述第二開關裝置接通時向所述第二電容器輸入放電訊號,以增大所述輸出訊號的所述轉換速率。
  15. 如申請專利範圍第13項所述的介面裝置,其中所述控制器在所述第一開關裝置接通時向所述第一電容器輸入放電訊號並在所述第二開關裝置接通時向所述第二電容器輸入充電訊號,以減小所述輸出訊號的所述轉換速率。
  16. 如申請專利範圍第13項所述的介面裝置,其中當所述 輸出訊號自所述第一輸出值增大至所述第二輸出值或所述第三輸出值時,所述控制器向所述第一電容器輸入充電訊號。
  17. 如申請專利範圍第13項所述的介面裝置,其中當所述輸出訊號自所述第三輸出值減小至所述第一輸出值或所述第二輸出值時,所述控制器向所述第二電容器輸入放電訊號。
  18. 如申請專利範圍第13項所述的介面裝置,其中所述多個介面電路中的每一者包括連接至所述第一開關裝置的所述第一端子的第一電阻器以及連接至所述第二開關裝置的所述第二端子的第二電阻器。
  19. 一種介面電路,包括:第一開關裝置,接收第一電源供應電壓,所述第一開關裝置的接通或斷開操作由第一輸入訊號控制;第二開關裝置,接收較所述第一電源供應電壓低的第二電源供應電壓,所述第二開關裝置的接通或斷開操作由第二輸入訊號控制;第一電容器,連接至所述第一開關裝置的第一節點,且當所述第一開關裝置接通時被充電;以及第二電容器,連接至所述第二開關裝置的第二節點,且當所述第二開關裝置斷開時被充電。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102404059B1 (ko) * 2020-01-03 2022-05-31 삼성전자주식회사 인터페이스 회로 및 인터페이스 장치
KR20220006851A (ko) 2020-07-09 2022-01-18 삼성전자주식회사 인터페이스 회로 및 인터페이스 장치
KR102542127B1 (ko) * 2021-07-12 2023-06-13 주식회사 솔리드뷰 C-phy 구동기

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050162191A1 (en) * 2003-04-15 2005-07-28 Broadcom Corporation Slew rate controlled output buffer
TWI241768B (en) * 2005-01-06 2005-10-11 Elite Semiconductor Esmt Slew rate controlled output circuit
TW201128952A (en) * 2009-03-25 2011-08-16 Nickole A Gagne Low speed, load independent, slew rate controlled output buffer with no DC power consumption

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09102737A (ja) * 1995-10-03 1997-04-15 New Japan Radio Co Ltd Cmos3値not回路
JP2011018958A (ja) 2009-07-07 2011-01-27 Panasonic Corp スイッチング素子制御装置およびモータ駆動装置
CN102064817B (zh) 2009-11-18 2013-03-27 上海宏力半导体制造有限公司 I/o驱动电路
JP6116149B2 (ja) 2011-08-24 2017-04-19 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050162191A1 (en) * 2003-04-15 2005-07-28 Broadcom Corporation Slew rate controlled output buffer
TWI241768B (en) * 2005-01-06 2005-10-11 Elite Semiconductor Esmt Slew rate controlled output circuit
TW201128952A (en) * 2009-03-25 2011-08-16 Nickole A Gagne Low speed, load independent, slew rate controlled output buffer with no DC power consumption

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