JP6046522B2 - 半導体装置及び無線通信装置 - Google Patents
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Description
第1の実施の形態における半導体装置は、2つのダイオードに流れる電流量の差に応じた電圧差を利用して、電源電圧の立ち上がりを検出する。ここで、実施の形態における半導体装置は、2つのダイオードに流れる電流の電流経路(抵抗回路)に並列接続された容量素子を備える。容量素子によって電源とダイオードの間がAC結合されるため、電源電圧が早く立上ると、電流経路(抵抗回路)から検出される電圧(以下、検出電圧と称す)も早く立上る(上昇する)。これにより、電源電圧の立ち上がりが急峻な場合においても、これに追随してパワーオンリセット信号(リセット解除信号)を出力することが可能となる。このとき、電流経路の抵抗値を変更する必要がないため、消費電流の増加は抑制される。
(構成)
図5及び図6を参照して第1の実施の形態における半導体装置10を説明する。図5は、第1の実施の形態における半導体装置10の構成の一例を示す図である。図5を参照して、半導体装置10は検出電圧生成回路100と比較回路CM1を具備する。検出電圧生成回路100は、PN接合ダイオードに例示されるダイオードD1、D2、抵抗素子R1、R2、R3、容量素子C1、C2を備える。詳細には、ダイオードD1、D2は電源電圧VDDが供給される電源ノード101と接地電圧GNDの接地ノード102との間に、順方向にて並列接続される。ダイオードD1のアノード(ノード11)と電源ノード101との間には、抵抗素子R1(第1抵抗回路)と容量素子C1が並列接続され、ノード11の電圧は検出電圧V1として比較回路CM1に入力される。ダイオードD1のカソードは接地ノード102に接続される。ダイオードD2のアノード(ノード13)と電源ノード101との間には、直列接続された抵抗素子R2及び抵抗素子R3(第2抵抗回路)と、容量素子C2が並列接続され、抵抗素子R2と抵抗素子R3の接続ノード(ノード12)の電圧は検出電圧V2として比較回路CM1に入力される。ダイオードD2のカソードは接地ノード102に接続される。比較回路CM1は、ノード11から出力される検出電圧V1と、ノード12から出力される検出電圧V2の比較結果を2値化して、リセット信号RESETBとして出力する。比較回路CM1として、ヒステリシスコンパレータが好適に利用されるが、検出電圧V1と検出電圧V2の比較結果を2値化できれば、その回路構成は限定されない。
次に、図6を参照して、第1の実施の形態における半導体装置10の動作を説明する。以下では、一例として、抵抗素子R1、R2、R3、ダイオードD1、D2の各素子の定数が、図1に示す抵抗R100、R200、R300、ダイオードD100、D200と同じ値に設定されている場合の半導体装置10の動作を説明する。
(構成)
図7から図9を参照して、第2の実施の形態における半導体装置10を説明する。図7は、第2の実施の形態における半導体装置10の構成の一例を示す図である。図7を参照して、第2の実施の形態における半導体装置10は、図5に示す検出電圧生成回路100と比較回路CM1に加え、CR遅延回路200及びバッファ回路B1を備える。CR遅延回路200は、比較回路CM1の出力端と接地ノード102との間に直列接続された抵抗素子R4と容量素子C3を備えるCR時定数回路を構成する。バッファ回路B1は、電源電圧VDD及び接地電圧GNDを動作電源とし、その入力端は、抵抗素子R4と容量素子C3の接続端に接続され、出力端からリセット信号RESETBが出力される。検出電圧生成回路100及び比較回路CM1の構成は、第1の実施の形態と同様であるため、その説明は省略する。
次に、図8を参照して、第2の実施の形態における半導体装置10の動作を説明する。以下では、一例として、抵抗素子R1、R2、R3、ダイオードD1、D2の各素子の定数が、図1に示す抵抗R100、R200、R300、ダイオードD100、D200と同じ値に設定されている場合の半導体装置10の動作を説明する。
20 :ロジック回路
100 :検出電圧生成回路
200 :CR遅延回路
201 :I/F回路
202 :電源回路
300 :RFスイッチ回路
400 :アンテナ
C1、C2、C3 :容量素子
CM1 :比較回路
D1、D2、D11、D12、D21、D22 :ダイオード
R1、R2、R3、R4、R5、R6 :抵抗素子
RESETB:リセット信号
V1、V2 :検出電圧
VDD :電源電圧
Claims (11)
- 第1電源と第2電源との間に順方向に並列接続された第1ダイオード及び第2ダイオードと、
前記第1ダイオードと前記第1電源との間に、並列接続された第1抵抗回路及び第1容量素子と、
前記第2ダイオードと前記第1電源との間に、並列接続された第2抵抗回路及び第2容量素子と
前記第1抵抗回路における第1ノードの第1電圧と前記第2抵抗回路における第2ノードの第2電圧の比較結果をパワーオンリセット信号として出力する比較回路と
を具備し、
前記第1抵抗回路は、一端が前記第1電源に接続され、他端が前記第1ノードを介して前記第1ダイオードに接続された第1抵抗素子を備え、
前記第2抵抗回路は、前記第2ダイオードと前記第1電源との間に、前記第2ノードを介して直列接続された第2抵抗素子及び第3抵抗素子を備え、
前記第2ノードと前記第1電源との間の抵抗値と前記第1ダイオードのサイズの積は、前記第1ノードと前記第1電源との間の抵抗値と前記第2ダイオードのサイズの積よりも小さい
半導体装置。 - 第1電源と第2電源との間に順方向に並列接続された第1ダイオード及び第2ダイオードと、
前記第1ダイオードと前記第1電源との間に、並列接続された第1抵抗回路及び第1容量素子と、
前記第2ダイオードと前記第1電源との間に、並列接続された第2抵抗回路及び第2容量素子と、
前記第1抵抗回路における第1ノードの第1電圧と前記第2抵抗回路における第2ノードの第2電圧との比較結果をパワーオンリセット信号として出力する比較回路と
を有し、
前記第1抵抗回路は、一端が前記第1電源に接続され、他端が前記第1ノードを介して前記第1ダイオードに接続された第1抵抗素子を備え、
前記第2抵抗回路は、前記第2ダイオードと前記第1電源との間に、前記第2ノードを介して直列接続された第2抵抗素子及び第3抵抗素子を備えた
半導体装置。 - 前記比較回路の出力に一端が接続され、他端の信号が前記パワーオンリセット信号として出力される第4抵抗素子と、前記第4抵抗素子の他端に接続される第3容量素子とを有する
請求項2に記載の半導体装置。 - 前記第1抵抗回路は、一端が前記第1ノードに接続され、他端が前記第1ダイオードに接続された第5抵抗素子を更に有する
請求項2又は3に記載の半導体装置。 - 更に、
前記第1ダイオードと前記第2電源との間に順方向に接続される第3ダイオードと、
前記第2ダイオードと前記第2電源との間に順方向に接続される第4ダイオードと
を有する
請求項2から4のいずれか一項に記載の半導体装置。 - 更に、
前記並列接続された第1抵抗回路及び第1容量素子と前記第1電源との間に順方向に接続される第5ダイオードと、
前記並列接続された第2抵抗回路及び第2容量素子と前記第1電源との間に順方向に接続される第6ダイオードとを有する
請求項2から5のいずれか一項に記載の半導体装置。 - アンテナと複数のポートとの間の接続を、制御端子に入力される電圧に応じて制御されるスイッチ回路と、前記第1電源と前記第2電源との間に接続され、ポート選択信号を入力するI/F回路とを備えるRFスイッチ回路
を更に有し、
前記スイッチ回路は、前記I/F回路から出力された信号に基いた電圧が前記制御端子に入力されて、スイッチング動作が制御され、
前記I/F回路は、前記パワーオンリセット信号により初期化される
請求項2から6のいずれか一項に記載の半導体装置。 - 前記複数のポートの一つに接続される送信回路と、前記複数のポートの他の一つに接続される受信回路とを有し、前記RFスイッチ回路は、アンテナと前記複数のポートとの間の接続を制御する請求項7に記載の半導体装置を備える
無線通信装置。 - 前記第2ノードと前記第1電源との間の抵抗値と前記第1ダイオードのサイズの積は、前記第1ノードと前記第1電源との間の抵抗値と前記第2ダイオードのサイズの積よりも小さい
請求項3から6のいずれか一項に記載の半導体装置。 - 前記第2ノードと前記第1電源との間の抵抗値と前記第1ダイオードのサイズの積は、前記第1ノードと前記第1電源との間の抵抗値と前記第2ダイオードのサイズの積よりも小さい
請求項7に記載の半導体装置。 - 前記複数のポートの一つに接続される送信回路と、前記複数のポートの他の一つに接続される受信回路とを有し、前記RFスイッチ回路は、アンテナと前記複数のポートとの間の接続を制御する請求項10に記載の半導体装置を備える
無線通信装置。
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