JP3010953B2 - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JP3010953B2 JP3010953B2 JP5017150A JP1715093A JP3010953B2 JP 3010953 B2 JP3010953 B2 JP 3010953B2 JP 5017150 A JP5017150 A JP 5017150A JP 1715093 A JP1715093 A JP 1715093A JP 3010953 B2 JP3010953 B2 JP 3010953B2
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Description
【０００１】
【産業上の利用分野】本発明はパワーオンリセット回路
に関する。
に関する。
【０００２】
【従来の技術】従来のパワーオンリセット回路は、図５
に示されるように、抵抗１７、１８および２１と、ダイ
オード１９、２０、２２および２３とを含む基準電圧回
路１６と、基準電圧回路１６より出力される基準電圧信
号を入力してリセット信号を出力する増幅器２４とを備
えて構成される。また、図６に示されるのは、高電位側
電源電圧Ｖccの変化に対応する各節点Ａ、ＢおよびＣに
おける電圧ＶA 、ＶB およびＶC の変化を示す図であ
る。図５の従来例において、電源電圧Ｖccのレベルを上
昇させてゆくと、節点Ａ、ＢおよびＣにおける電圧
ＶA 、ＶB およびＶC は、図６に示されるように変化す
る。Ｖccが０からリセット電圧ＶR に変化する範囲にお
いては、ＶB ＞ＶC であり、この状態においては、増幅
器２４からは“Ｈ”レベルのリセット信号が出力され
て、内部回路が初期化される。電源電圧Ｖccがリセット
電圧ＶR を越えて上昇すると、ＶB ＜ＶC となり、この
状態においては、増幅器２４からは“Ｌ”レベルの信号
が出力されて、内部回路の初期化が解除される。なお、
この従来のパワーオンリセット回路においては、基準電
圧回路１６を構成する抵抗１７、１８および２１と、ダ
イオード１９、２０、２２および２３との組合わせによ
り、増幅器２４より出力されるリセット電圧ＶR の温度
補償が行われている。
に示されるように、抵抗１７、１８および２１と、ダイ
オード１９、２０、２２および２３とを含む基準電圧回
路１６と、基準電圧回路１６より出力される基準電圧信
号を入力してリセット信号を出力する増幅器２４とを備
えて構成される。また、図６に示されるのは、高電位側
電源電圧Ｖccの変化に対応する各節点Ａ、ＢおよびＣに
おける電圧ＶA 、ＶB およびＶC の変化を示す図であ
る。図５の従来例において、電源電圧Ｖccのレベルを上
昇させてゆくと、節点Ａ、ＢおよびＣにおける電圧
ＶA 、ＶB およびＶC は、図６に示されるように変化す
る。Ｖccが０からリセット電圧ＶR に変化する範囲にお
いては、ＶB ＞ＶC であり、この状態においては、増幅
器２４からは“Ｈ”レベルのリセット信号が出力され
て、内部回路が初期化される。電源電圧Ｖccがリセット
電圧ＶR を越えて上昇すると、ＶB ＜ＶC となり、この
状態においては、増幅器２４からは“Ｌ”レベルの信号
が出力されて、内部回路の初期化が解除される。なお、
この従来のパワーオンリセット回路においては、基準電
圧回路１６を構成する抵抗１７、１８および２１と、ダ
イオード１９、２０、２２および２３との組合わせによ
り、増幅器２４より出力されるリセット電圧ＶR の温度
補償が行われている。
【０００３】一般に、ダイオードの起電圧ＶF は、ダイ
オードに流れる電流をＩとし、飽和電流をＩS 、温度を
Ｔ、電子の電荷量をｑ、ポルツマン定数をｋとすると、
次式により表わされる。
オードに流れる電流をＩとし、飽和電流をＩS 、温度を
Ｔ、電子の電荷量をｑ、ポルツマン定数をｋとすると、
次式により表わされる。
【０００４】 ＶF ＝（ｋＴ／ｑ）ｌn （Ｉ／ＩS ） …………………
…(1) 今、ダイオード２２および２３に流れる電流をＩB と
し、ダイオード１９および２０に流れる電流をＩC とす
ると、上記(1) 式より、ダイオード２２または２３のＶ
FB、ダイオード１９または２０のＶFCは、それぞれ次式
により表わされる。
…(1) 今、ダイオード２２および２３に流れる電流をＩB と
し、ダイオード１９および２０に流れる電流をＩC とす
ると、上記(1) 式より、ダイオード２２または２３のＶ
FB、ダイオード１９または２０のＶFCは、それぞれ次式
により表わされる。
【０００５】 ＶFB＝（ｋＴ／ｑ）ｌｎ（ＩB ／ＩS ）…………………
…(2) ＶFC＝（ｋＴ／ｑ）ｌｎ（ＩC ／ＩS ）…………………
…(3) 従来のパワーオンリセット回路において、電源電圧がＶ
R の時にはＶA ＝ＶBとなるため、抵抗１８の抵抗値を
Ｒ18として、(2) 式および(3) 式により次式が成立つ。
…(2) ＶFC＝（ｋＴ／ｑ）ｌｎ（ＩC ／ＩS ）…………………
…(3) 従来のパワーオンリセット回路において、電源電圧がＶ
R の時にはＶA ＝ＶBとなるため、抵抗１８の抵抗値を
Ｒ18として、(2) 式および(3) 式により次式が成立つ。
【０００６】 ＩC ・Ｒ18＝２（ＶFB−ＶFC） ＝２（ｋＴ／ｑ）・〔ｌｎ（ＩB ／ＩS ） −ｌｎ（ＩC ／ＩS ）〕 ＝２（ｋＴ／ｑ）ｌｎ（ＩB ／ＩC ）…………(4) また、ＶA ＝ＶB より、抵抗１６および２１の抵抗値
を、それぞれＲ16およびＲ21として次式も成立つ。
を、それぞれＲ16およびＲ21として次式も成立つ。
【０００７】 ＩC ／ＩB ＝Ｒ21／Ｒ17 …………………………………(5) 従って、上記の(4) 式および(5) 式より次式が得られ
る。
る。
【０００８】 ＩB ・Ｒ21＝２（ｋＴ／ｑ）・（Ｒ17／Ｒ18）・ｌｎ（Ｒ17／Ｒ21） ………………(6) ここにおいて、電源電圧がＶR の時には、ＶR は次式に
より表わされる。
より表わされる。
【０００９】 ＶR ＝２ＶFB＋ＩB Ｒ21 …………………………………(7) 従って、ＶR は、(6) 式および(7) 式を参照して次式に
より与えられる。
より与えられる。
【００１０】 ＶR ＝２〔ＶFB＋（ｋＴ／ｑ）・（Ｒ17／Ｒ18）・ｌｎ（Ｒ17／Ｒ21）〕 ………………(8) 温度Ｔに対するＶR の特性変化は、上記(8) 式より次式
により得られる。
により得られる。
【００１１】 ΔＶR ／ΔＴ ＝２〔ΔＶFB／ΔＴ＋（ｋＴ／ｑ）・（Ｒ17／Ｒ18）・ｌｎ（Ｒ17／Ｒ21）〕 ………………(9) 上式において、ΔＶFB／ΔＴは順方向ダイオードの温度
係数であり、一般的に−２．３×１０-3（Ｖ／Ｃo ）の
負の温度係数になることが分っている。電子の電荷量ｑ
は、ｑ＝１．６０２×１０-19 （Ｃ）であり、従って、
(9) 式より次式が得られる。
係数であり、一般的に−２．３×１０-3（Ｖ／Ｃo ）の
負の温度係数になることが分っている。電子の電荷量ｑ
は、ｑ＝１．６０２×１０-19 （Ｃ）であり、従って、
(9) 式より次式が得られる。
【００１２】 ΔＶR ／ΔＴ ＝２〔−２．３×１０-13 ＋０．０８６×１０-3（Ｒ17／Ｒ18）・ｌｎ（Ｒ17／Ｒ21）〕 ……………(10) (10)式より、次式が成立つ時に、ΔＶR ／ΔＴ＝０とな
る。
る。
【００１３】 （Ｒ17／Ｒ18）・ｌｎ（Ｒ17／Ｒ21）＝２．３／０．０８６ ≒２６．７………(11) 従って、上記(11)式が成立つように抵抗１７、１８およ
び２１の抵抗値を選択すれば、リセット電圧ＶR は温度
変化に影響されることなく、常にＶR ≒４ＶFBとなる。
び２１の抵抗値を選択すれば、リセット電圧ＶR は温度
変化に影響されることなく、常にＶR ≒４ＶFBとなる。
【００１４】図７は、この従来のパワーオンリセット回
路における節点Ａ、ＢおよびＣにおける電圧レベルを、
抵抗１７、１８および２１の抵抗値を、それぞれ１Ｍ
Ω、２５８ｋΩおよび１ｋΩとして、シミュレーション
により求めた結果である。
路における節点Ａ、ＢおよびＣにおける電圧レベルを、
抵抗１７、１８および２１の抵抗値を、それぞれ１Ｍ
Ω、２５８ｋΩおよび１ｋΩとして、シミュレーション
により求めた結果である。
【００１５】
【発明が解決しようとする課題】上述した従来のパワー
オンリセット回路においては、温度補償されたリセット
電圧ＶR は、基準電圧回路内部に直列接続されたダイオ
ードの起電圧ＶFBと、直列接続されたダイオードの個数
ｎによりＶR ＝２ｎＶFBとして表わされ、ＶFBの整数倍
の電圧となって固定化されるために、所定の内部回路の
初期化に対応するパワーオンリセット回路の運用上、温
度補償されたリセット電圧ＶR の電圧値を任意に設定す
ることができず、また当該電圧値を連続的に変化させる
ことができないという使用上の欠点がある。
オンリセット回路においては、温度補償されたリセット
電圧ＶR は、基準電圧回路内部に直列接続されたダイオ
ードの起電圧ＶFBと、直列接続されたダイオードの個数
ｎによりＶR ＝２ｎＶFBとして表わされ、ＶFBの整数倍
の電圧となって固定化されるために、所定の内部回路の
初期化に対応するパワーオンリセット回路の運用上、温
度補償されたリセット電圧ＶR の電圧値を任意に設定す
ることができず、また当該電圧値を連続的に変化させる
ことができないという使用上の欠点がある。
【００１６】
【課題を解決するための手段】本発明のパワーオンリセ
ット回路は、高電位電源と低電位電源との間に直列接続
される第１および第２の抵抗と、前記高電位電源および
前記低電位電源より電源を供給され、正相側入力端が前
記第１の抵抗と前記第２の抵抗との接続点に接続され
て、逆相側入力端が当該増幅出力端に接続される第１の
増幅器とを備え、前記第１の増幅器の増幅出力端より可
変電源電圧を出力する電源供給回路と、前記第１の増幅
器の増幅出力端と前記低電位電源との間に直列接続され
る第３および第４の抵抗ならびに順方向に直列接続され
る少なくとも１個以上の第１のダイオードと、前記第１
の増幅器の増幅出力端と前記低電位電源との間に直列接
続される第５の抵抗ならびに順方向に直列接続される少
なくとも１個以上の第２のダイオードとを備えて構成さ
れる基準電圧回路と、前記高電位電源および前記低電位
電源より電源を供給され、正相側入力端が前記第５の抵
抗と前記第２のダイオードとの接続点に接続されるとと
もに、逆相側入力端が前記第３の抵抗と前記第４の抵抗
との接続点に接続されて、増幅出力端より電圧レベル可
変のリセット信号を出力する第２の増幅器と、を備えて
構成される。
ット回路は、高電位電源と低電位電源との間に直列接続
される第１および第２の抵抗と、前記高電位電源および
前記低電位電源より電源を供給され、正相側入力端が前
記第１の抵抗と前記第２の抵抗との接続点に接続され
て、逆相側入力端が当該増幅出力端に接続される第１の
増幅器とを備え、前記第１の増幅器の増幅出力端より可
変電源電圧を出力する電源供給回路と、前記第１の増幅
器の増幅出力端と前記低電位電源との間に直列接続され
る第３および第４の抵抗ならびに順方向に直列接続され
る少なくとも１個以上の第１のダイオードと、前記第１
の増幅器の増幅出力端と前記低電位電源との間に直列接
続される第５の抵抗ならびに順方向に直列接続される少
なくとも１個以上の第２のダイオードとを備えて構成さ
れる基準電圧回路と、前記高電位電源および前記低電位
電源より電源を供給され、正相側入力端が前記第５の抵
抗と前記第２のダイオードとの接続点に接続されるとと
もに、逆相側入力端が前記第３の抵抗と前記第４の抵抗
との接続点に接続されて、増幅出力端より電圧レベル可
変のリセット信号を出力する第２の増幅器と、を備えて
構成される。
【００１７】なお、前記電源供給回路は、前記前記高電
位電源および前記低電位電源より電源を供給されて、前
記基準電圧回路に対し可変電源電圧を供給する昇圧回路
により構成してもよい。
位電源および前記低電位電源より電源を供給されて、前
記基準電圧回路に対し可変電源電圧を供給する昇圧回路
により構成してもよい。
【００１８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１９】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、抵抗２お
よび３と、増幅器４を含む電源供給回路１と、抵抗６、
７および１０と、ダイオード８、９、１１および１２を
含む基準電圧回路５と、増幅器１３とを備えて構成され
る。また、図３に示されるのは、本実施例において、電
源電圧ＶDDの変化に対する各節点Ａ、Ｂ、ＣおよびＤに
おける電圧ＶA 、ＶB、ＶC およびＶD の変化特性を示
す図である。
である。図１に示されるように、本実施例は、抵抗２お
よび３と、増幅器４を含む電源供給回路１と、抵抗６、
７および１０と、ダイオード８、９、１１および１２を
含む基準電圧回路５と、増幅器１３とを備えて構成され
る。また、図３に示されるのは、本実施例において、電
源電圧ＶDDの変化に対する各節点Ａ、Ｂ、ＣおよびＤに
おける電圧ＶA 、ＶB、ＶC およびＶD の変化特性を示
す図である。
【００２０】図１において、電源電圧ＶDDのレベルを上
昇させてゆくと、節点Ａ、Ｂ、ＣおよびＤには、図３に
示されるように、それぞれ電圧ＶA 、ＶB 、ＶC および
ＶDが出力される。従来例の場合と同様に、電源電圧Ｖ
DDが０からリセット電圧ＶRに上昇するまでの範囲内に
おいては、増幅器１３からは、内部回路（図示されな
い）に対して“Ｈ”レベルのリセット信号が出力され、
これにより、内部回路は初期化される。そして、更に電
源電圧ＶDDがリセット電圧ＶR 以上に上昇すると、増幅
器１３の出力は“Ｌ”レベルに転移し、これにより前記
内部回路における初期化は解除される。本実施例におい
て、電源電圧ＶDDがリセット電圧ＶR に等しくなった時
点においては、節点Ａにおける電圧ＶA は、ダイオード
１１または１２の起電圧ＶFBの２倍の更に２倍、即ち４
ＶFBの電圧レベルになっている。この時には、電源供給
回路１においては、増幅器４の増幅度は０ｄＢであり、
従っ節点Ｅにおける電圧ＶE は、節点Ａにおける電圧Ｖ
A と同電位の４ＶFBになっている。また、節点Ｄと節点
Ｅとの間に接続される抵抗２に印加される電圧をＶDEと
すると、リセット電圧はＶR ＝ＶDE＋４ＶFBとなる。即
ち、電源供給回路１の内部に含まれる抵抗２と抵抗３の
抵抗値の比率を変えることにより電圧ＶDEのレベルを変
化させて、リセット電圧ＶR のレベルを任意の値に設定
することが可能となる。しかも、リセット電圧ＶR のレ
ベルを連続的に変化させることも可能である。
昇させてゆくと、節点Ａ、Ｂ、ＣおよびＤには、図３に
示されるように、それぞれ電圧ＶA 、ＶB 、ＶC および
ＶDが出力される。従来例の場合と同様に、電源電圧Ｖ
DDが０からリセット電圧ＶRに上昇するまでの範囲内に
おいては、増幅器１３からは、内部回路（図示されな
い）に対して“Ｈ”レベルのリセット信号が出力され、
これにより、内部回路は初期化される。そして、更に電
源電圧ＶDDがリセット電圧ＶR 以上に上昇すると、増幅
器１３の出力は“Ｌ”レベルに転移し、これにより前記
内部回路における初期化は解除される。本実施例におい
て、電源電圧ＶDDがリセット電圧ＶR に等しくなった時
点においては、節点Ａにおける電圧ＶA は、ダイオード
１１または１２の起電圧ＶFBの２倍の更に２倍、即ち４
ＶFBの電圧レベルになっている。この時には、電源供給
回路１においては、増幅器４の増幅度は０ｄＢであり、
従っ節点Ｅにおける電圧ＶE は、節点Ａにおける電圧Ｖ
A と同電位の４ＶFBになっている。また、節点Ｄと節点
Ｅとの間に接続される抵抗２に印加される電圧をＶDEと
すると、リセット電圧はＶR ＝ＶDE＋４ＶFBとなる。即
ち、電源供給回路１の内部に含まれる抵抗２と抵抗３の
抵抗値の比率を変えることにより電圧ＶDEのレベルを変
化させて、リセット電圧ＶR のレベルを任意の値に設定
することが可能となる。しかも、リセット電圧ＶR のレ
ベルを連続的に変化させることも可能である。
【００２１】次に、図２は本発明の第２の実施例を示す
回路図である。図２に示されるように、本実施例は、抵
抗２および３と、昇圧回路１５を含む電源供給回路１４
と、前述の第１の実施例と同様に、抵抗６、７および１
０と、ダイオード８、９、１１および１２を含む基準電
圧回路５と、増幅器１３とを備えて構成される。本実施
例においては、電源供給回路１は、チャージポンプ式等
の一般的に使用されている昇圧回路１５を用いて構成さ
れており、この昇圧回路１５により、リセット電圧ＶR
が任意の値に設定される。しかも、リセット電圧ＶR を
連続的に変化させることも可能である。
回路図である。図２に示されるように、本実施例は、抵
抗２および３と、昇圧回路１５を含む電源供給回路１４
と、前述の第１の実施例と同様に、抵抗６、７および１
０と、ダイオード８、９、１１および１２を含む基準電
圧回路５と、増幅器１３とを備えて構成される。本実施
例においては、電源供給回路１は、チャージポンプ式等
の一般的に使用されている昇圧回路１５を用いて構成さ
れており、この昇圧回路１５により、リセット電圧ＶR
が任意の値に設定される。しかも、リセット電圧ＶR を
連続的に変化させることも可能である。
【００２２】なお、図４に示されるのは、前述の第１の
実施例のパワーオンリセット回路における節点Ａ、Ｂ、
Ｃ、ＤおよびＥにおける電圧レベルを、抵抗２、３、
６、７および１０の抵抗値を、それぞれ１ＭΩ、４Ｍ
Ω、１ＭΩ、２５８ｋΩおよび１ｋΩとして、シミュレ
ーションにより求めた結果である。
実施例のパワーオンリセット回路における節点Ａ、Ｂ、
Ｃ、ＤおよびＥにおける電圧レベルを、抵抗２、３、
６、７および１０の抵抗値を、それぞれ１ＭΩ、４Ｍ
Ω、１ＭΩ、２５８ｋΩおよび１ｋΩとして、シミュレ
ーションにより求めた結果である。
【００２３】
【発明の効果】以上説明したように、本発明は、温度補
償されたリセット電圧を発生する基準電圧回路に対し、
可変電源電圧を供給する電源供給回路を備えることによ
り、前記基準電圧回路より出力されるリセット電圧を任
意の電圧値に設定し、または連続的に変化させることが
可能となり、これにより、温度補償された任意のリセッ
ト電圧により、所定の内部回路を初期化することができ
るという効果がある。
償されたリセット電圧を発生する基準電圧回路に対し、
可変電源電圧を供給する電源供給回路を備えることによ
り、前記基準電圧回路より出力されるリセット電圧を任
意の電圧値に設定し、または連続的に変化させることが
可能となり、これにより、温度補償された任意のリセッ
ト電圧により、所定の内部回路を初期化することができ
るという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】第１の実施例の電源電圧変化に対する各節点の
電圧変化を示す図である。
電圧変化を示す図である。
【図４】第１の実施例の電源電圧変化に対する各節点の
電圧変化のシミュレーション結果を示す図である。
電圧変化のシミュレーション結果を示す図である。
【図５】従来例を示す回路図である。
【図６】従来例の電源電圧変化に対する各節点の電圧変
化を示す図である。
化を示す図である。
【図７】従来例の電源電圧変化に対する各節点の電圧変
化のシミュレーション結果を示す図である。
化のシミュレーション結果を示す図である。
１、１４ 電源供給回路 ２、３、６、７、１０、１７、１８、２１ 抵抗 ４、１３、２４ 増幅器 ５、１６ 基準電圧回路 ８、９、１１、１２、１９、２０、２２、２３ ダイ
オード １５ 昇圧回路
オード １５ 昇圧回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/22 H03K 17/14
Claims (2)
- 【請求項１】 高電位電源と低電位電源との間に直列接
続される第１および第２の抵抗と、前記高電位電源およ
び前記低電位電源より電源を供給され、正相側入力端が
前記第１の抵抗と前記第２の抵抗との接続点に接続され
て、逆相側入力端が当該増幅出力端に接続される第１の
増幅器とを備え、前記第１の増幅器の増幅出力端より可
変電源電圧を出力する電源供給回路と、 前記第１の増幅器の増幅出力端と前記低電位電源との間
に直列接続される第３および第４の抵抗ならびに順方向
に直列接続される少なくとも１個以上の第１のダイオー
ドと、前記第１の増幅器の増幅出力端と前記低電位電源
との間に直列接続される第５の抵抗ならびに順方向に直
列接続される少なくとも１個以上の第２のダイオードと
を備えて構成される基準電圧回路と、 前記高電位電源および前記低電位電源より電源を供給さ
れ、正相側入力端が前記第５の抵抗と前記第２のダイオ
ードとの接続点に接続されるとともに、逆相側入力端が
前記第３の抵抗と前記第４の抵抗との接続点に接続され
て、増幅出力端より電圧レベル可変のリセット信号を出
力する第２の増幅器と、 を備えることを特徴とするパワーオンリセット回路。 - 【請求項２】 前記電源供給回路が、前記高電位電源お
よび前記低電位電源より電源を供給されて、前記基準電
圧回路に対し可変電源電圧を供給する昇圧回路により構
成される請求項１記載のパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5017150A JP3010953B2 (ja) | 1993-02-04 | 1993-02-04 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5017150A JP3010953B2 (ja) | 1993-02-04 | 1993-02-04 | パワーオンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06232715A JPH06232715A (ja) | 1994-08-19 |
| JP3010953B2 true JP3010953B2 (ja) | 2000-02-21 |
Family
ID=11935964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5017150A Expired - Lifetime JP3010953B2 (ja) | 1993-02-04 | 1993-02-04 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3010953B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5587684A (en) * | 1995-05-12 | 1996-12-24 | Exar Corporation | Power down circuit for use in intergrated circuits |
| JP6046522B2 (ja) * | 2013-03-05 | 2016-12-14 | ルネサスエレクトロニクス株式会社 | 半導体装置及び無線通信装置 |
-
1993
- 1993-02-04 JP JP5017150A patent/JP3010953B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06232715A (ja) | 1994-08-19 |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991109 |