CN105790753B - 输出缓冲器 - Google Patents

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Abstract

本发明提供一种输出缓冲器，包括：上拉装置，针对第一控制信号和第二控制信号加以反应，能够在第一供应电压和输出端之间提供低阻抗或高阻抗通道；下拉装置，针对第三控制信号加以反应，能够在第二供应电压和输出端之间提供低阻抗或高阻抗通道；受限装置，受到偏压产生装置所提供的偏压的偏置，能够在输出端电压高于第一供应电压时阻绝自输出端至第一供应电压的传导；以及偏压产生装置，为受限装置提供小于第一供应电压的偏压，以使输出缓冲器在实现漏极开路应用时输出端电压波形不会产生失真。本发明所提供的输出缓冲器可以实现高电压耐受功能和漏极开路应用，并且输出端电压波形不会失真。

Description

输出缓冲器
技术领域
本发明涉及集成电路技术领域，具体而言涉及一种输出缓冲器。
背景技术
I/O是内部芯片(intra-chip)和外部芯片(outer-chip)之间的接口，主要功能是发射或接收数字/模拟信号，有时需要接收或发射电压比IO电源电压高的信号。这意味着IO应具有漏极开路(open drain，以下简称为“开漏”)功能和耐受(tolerant)功能。
现有的输出缓冲器通过一对使能晶体管(enable transistor)和受限晶体管(inhibit transistor)以及基底偏压电路来实现。图1示出了现有的输出缓冲器100的示例。如图1所示，在输出模式OE使能的情况下，受限晶体管MP1禁用(disable)。输出端信号PAD基于输入数据信号I由一对上拉(pull up)晶体管或下拉(pull down)晶体管来驱动。在耐受模式OE禁用的情况下，使能晶体管中的MN2禁用。如果输出端信号PAD电压高于供给电压Vdd，则受限晶体管MP1将导通，并驱动节点TG接近输出端信号PAD电压。然而，在开漏应用中，由于上拉电阻阻值的限制，使得在将TG拉到和PAD相等的电平时，PAD端的上拉电流偏小，从而对TG上的等效大电容充电过慢，会造成PAD端信号波形失真。
发明内容
针对现有技术的不足，本发明提供一种输出缓冲器，所述输出缓冲器包括上拉装置、下拉装置、受限装置以及偏压产生装置。其中，所述上拉装置针对第一控制信号和第二控制信号加以反应，能够在第一供应电压和所述输出缓冲器的输出端之间提供低阻抗或高阻抗通道；所述下拉装置针对第三控制信号加以反应，能够在第二供应电压和所述输出缓冲器的输出端之间提供低阻抗或高阻抗通道；所述受限装置受到所述偏压产生装置所提供的偏压的偏置，能够在所述输出缓冲器的输出端电压高于所述第一供应电压时阻绝自所述输出缓冲器的输出端至所述第一供应电压的传导；所述偏压产生装置为所述受限装置提供小于所述第一供应电压的偏压，以使所述输出缓冲器在实现漏极开路应用时输出端电压波形不会失真。
在本发明的一个实施例中，所述受限装置包括PMOS受限晶体管，所述受限晶体管的栅极连接到所述偏压产生装置的输出端，所述受限晶体管的漏极和源极之间的通道连接所述第二控制信号和所述输出缓冲器的输出端。
在本发明的一个实施例中，所述偏压产生装置包括反相器，所述反相器的输入端连接输出使能信号，所述反相器的输出端连接所述受限晶体管的栅极。
在本发明的一个实施例中，所述反相器包括一对PMOS管和NMOS管，其中所述NMOS管的源极连接到核心供应电压，其中所述核心供应电压大于所述第二供应电压并且小于所述第一供应电压。
在本发明的一个实施例中，所述上拉装置包括第一PMOS管和第二PMOS管，所述下拉装置包括第一NMOS管和第二NMOS管。
在本发明的一个实施例中，所述第一供应电压为Vdd，所述第二供应电压为Vss。
在本发明的一个实施例中，所述输出缓冲器还包括使能装置，所述使能装置针对输出使能信号加以反应，能够在所述第二控制信号和所述第二供应电压之间提供低阻抗或高阻抗通道。
在本发明的一个实施例中，所述使能装置包括第三NMOS管和第四NMOS管。
在本发明的一个实施例中，所述输出缓冲器还包括逻辑装置，所述逻辑装置针对输出使能信号和输入数据信号加以反应，提供所述第一控制信号和所述第三控制信号。
在本发明的一个实施例中，所述逻辑装置包括与非门和或非门。
本发明所提供的输出缓冲器可以实现高电压耐受功能和开漏应用，并且输出端电压波形不会失真。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了现有的输出缓冲器的示例；
图2示出了根据本发明的实施例的输出缓冲器的结构图；
图3示出了根据本发明实施例的N阱偏压电路；
图4示出了图2中的输出缓冲器实现开漏应用的示意图；
图5示出了图2中的输出缓冲器的输出端信号的波形图与图1中的输出缓冲器的输出端信号的波形图的比较；以及
图6示出了根据本发明的实施例的偏压产生装置的结构图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明提供一种输出缓冲器。图2示出了根据本发明的实施例的输出缓冲器200的结构图。如图2所示，输出缓冲器200包括上拉装置201、下拉装置202、受限装置203以及偏压产生装置204。其中，上拉装置201针对第一控制信号S1和第二控制信号S2加以反应，能够在第一供应电压(例如图2中示出为Vdd)和输出缓冲器200的输出端PAD之间提供低阻抗或高阻抗通道；下拉装置202针对第三控制信号S3加以反应，能够在第二供应电压(例如图2中示出为Vss)和输出缓冲器的输出端PAD之间提供低阻抗或高阻抗通道；受限装置203受到偏压产生装置204所提供的偏压的偏置，能够在输出缓冲器的输出端PAD的电压高于第一供应电压Vdd时阻绝自输出缓冲器的输出端PAD至第一供应电压Vdd的传导；偏压产生装置204为受限装置203提供小于第一供应电压Vdd的偏压，以使输出缓冲器在实现漏极开路应用时输出端PAD电压波形不会失真。
根据本发明的一个实施例，上拉装置201可以包括第一PMOS管2011和第二PMOS管2012。其中，第一PMOS管2011的栅极的输入为第一控制信号S1，第二PMOS管2012的栅极的输入为第二控制信号S2；第一PMOS管2011和第二PMOS管2012的通道皆于一端相连在一块，以使这对上拉晶体管的通道串联起来；第一PMOS管2011的通道的另一端与第一供应电压Vdd相连；第二PMOS管2012的通道的另一端则与输出缓冲器200的输出端PAD相连。当第一控制信号S1和第二控制信号S2均为低电平时，第一PMOS管2011和第二PMOS管2012为第一供应电压Vdd和输出端PAD之间提供低阻抗通道。当第一控制信号S2和第二控制信号S2中的其中一个为高电平时，第一PMOS管2011和第二PMOS管2012则提供高阻抗通道。
根据本发明的一个实施例，下拉装置202可以包括第一NMOS管2021和第二NMOS管2022。其中，第一NMOS管2021的栅极连接第一供应电压Vdd，第二NMOS管2022的栅极的输入为第三控制信号S3；第一NMOS管2021和第二NMOS管2022的通道皆于一端相连在一块，以使这对下拉晶体管的通道串联起来；第一NMOS管2021的通道的另一端与输出缓冲器200的输出端PAD相连，第二NMOS管2022的通道的另一端与第二供应电压Vss相连。当第三控制信号S3为高电平时，第一NMOS管2021和第二NMOS管2022为输出端PAD和第二供应电压Vss之间提供低阻抗通道；当第三控制信号S3为低电平时，第一NMOS管2021和第二NMOS管2022则提供高阻抗通道。
根据本发明的一个实施例，输出缓冲器200还可以包括使能装置205，使能装置205针对输出使能信号加以反应，能够在第二控制信号S2和第二供应电压Vss之间提供低阻抗或高阻抗通道。具体地，使能装置205可以包括第三NMOS管MN1和第四NMOS管MN2。其中，第三NMOS管MN1的栅极连接第一供应电压Vdd，第四NMOS管MN2的栅极连接输出使能非信号OEN经过反相器后的输出；第三NMOS管MN1和第四NMOS管MN2的通道皆于一端相连在一块，以使这对使能晶体管的通道串联起来；第三NMOS管MN1的通道的另一端连接第二PMOS管2012的栅极；第四NMOS管MN2的通道的另一端连接第二供应电压Vss。当第四NMOS管MN2的栅极接高电平时，第三NMOS管MN1和第四NMOS管MN2为第二PMOS管2012的栅极与第二供应电压Vss之间提供低阻抗通道；当第四NMOS管MN2的栅极接低电平时，则提供高阻抗通道。
根据本发明的一个实施例，输出缓冲器200还可以包括逻辑装置206，逻辑装置206针对输出使能信号和输入数据信号I加以反应，提供第一控制信号和第三控制信号。具体地，逻辑装置206包括与非门2061和或非门2062。其中，与非门2061的一个输入端接收输入数据信号I，另一个输入端接收输出使能非信号OEN经过反相器后的输出；与非门2061的输出端与第一PMOS管2011的栅极相连，与非门2061的输出为第一控制信号S1。或非门2062的一个输入端接收输入数据信号I，另一个输入端接收输出使能非信号OEN；或非门2062的输出端与第二NMOS管2022的栅极相连，或非门2062的输出为第三控制信号S3。
根据本发明的一个实施例，受限装置203可以包括PMOS受限晶体管MP1。受限晶体管MP1的栅极连接到偏压产生装置204的输出端，受限晶体管MP1的漏极和源极之间的通道连接第二控制信号S2和输出缓冲器的输出端PAD。当输出缓冲器200的输出端PAD电压比第一供应电压Vdd高出约为PMOS管的阈值电压Vth时，受限晶体管MP1为输出端PAD和第二PMOS管2012的栅极之间提供低阻抗通道。
根据本发明的一个实施例，偏压产生装置204可以包括反相器，反相器的输入端连接输出使能信号(图2中示出为输入使能非信号OEN)，反相器的输出端连接受限晶体管MP1的栅极。
此外，可以在第一PMOS管2011和第二PMOS管2012形成的N阱上施加偏压，该偏压的电平可以是变化的，可以在第一电压Vdd和PAD端电压之中择高选取以产生该偏压，这样，P型源极和漏极区不会对N阱产生顺相偏压。因此，可以在第一PMOS管2011、第二PMOS管2012以及受限晶体管MP1的基底或主体上施加基底偏压。
图3示出了根据本发明实施例的N阱偏压电路。如图3所示，N阱偏压电路包括一对PMOS偏压晶体管M1和M2。偏压晶体管M1和M2的通道皆于NW端相连，以串联其通道。偏压晶体管M1的通道另一端与第一供应电压Vdd相连，偏压晶体管M2的通道另一端与输出端PAD相连。偏压晶体管M1的栅极与输出端PAD相连，偏压晶体管M2的栅极与第一供应电压Vdd相连。偏压晶体管M1和M2的基底与M1和M2的通道的接合点相连，该接合点提供基底偏压，输出端PAD电压和第一供应电压Vdd两者中较大的为该基底偏压。例如，如果第一供应电压Vdd比较大，则偏压晶体管M1具传导性，并使偏压输出端NW趋近第一供应电压Vdd；如果输出端PAD电压比较大，则偏压晶体管M2具传导性，并使偏压输出端NW趋近输出端PAD电压。
图4示出了图2中的输出缓冲器实现开漏应用的示意图。在图4中，Rup为外部上拉电阻，Cload为负载电容。5V为外部电源的电压，当输出缓冲器200的OEN控制引脚与输入数据信号I的控制引脚短接时，输出缓冲器200可以用于开漏应用。
在开漏操作期间，当输出缓冲器200的输入为低电平时，输出缓冲器200的下拉装置202的下拉晶体管2021和2022导通，输出端PAD被驱动到低电平(5V-Rup*I)。
在开漏操作期间，当输出缓冲器200的输入为高电平时，输出缓冲器200的上拉晶体管和下拉晶体管均不导通，即输出缓冲器200切断，输出端PAD被外部上拉电阻Rup驱动至高电平，对负载电容充电的电流随着PAD电压上升而衰减。如果是在如图1所示的现有的输出缓冲器100中，由于受限晶体管MP1的栅极连接的是Vdd，所以当输出端PAD电压高于Vdd+Vth(阈值电压)时，受限晶体管MP1才导通，由于节点TG处电压低于输出端PAD电压，因此外部电源必须首先为节点TG的等效大负载电容充电。而当PAD电压高于Vdd+Vth时，充电电流已经衰减较多，Rup上压降较小，电流也较小，所以对TG上的大电容充电过慢，这会造成PAD的波形失真。
相比之下，根据本发明实施例的输出缓冲器200的受限晶体管MP1的栅极连接到偏压产生装置204的输出端，即受限晶体管MP1的偏压为偏压产生装置204的输出，而偏压产生装置204为受限晶体管MP1提供的偏压小于第一供应电压Vdd。例如用Vdd’来表示偏压产生装置204为受限晶体管MP1提供的偏压，其中Vdd’<Vdd。因此与图1中的受限晶体管MP1相比，根据本发明实施例的输出缓冲器200中的受限晶体管MP1的导通电平Vdd’+Vth远低于Vdd+Vth，充电电流在PAD电压为Vdd’+Vth时也远大于PAD电压为Vdd+Vth时，即会对TG上的等效大电容充电较快，输出端波形就不会受到影响，即不会出现输出缓冲器100在开漏应用中出现的输出端PAD波形失真的现象。
图5示出了图2中的输出缓冲器的输出端信号的波形图与图1中的输出缓冲器的输出端信号的波形图的比较。如图5所示，现有的输出缓冲器100在开漏应用中输出端信号的波形存在失真，而根据本发明的实施例的输出缓冲器200在开漏应用中输出端信号则不存在失真问题。
根据本发明的一个实施例，偏压产生装置204可以为反相器。那么，在开漏应用中当输入为高电平时，反相器的输出为低电平，即MP1的栅极(节点X)被拉至小于第一供应电压Vdd的低电平(即常规反相器中的NMOS管的源极所接的Vss)。这样，输出缓冲器200的受限晶体管MP1可以提前导通，此时PAD端电平较低，通过上拉电阻的电流较大，对TG上的大电容充电比较快，因此输出端PAD信号波形不会失真。
优选地，偏压产生装置204所包括的反相器可以包括一对PMOS管和NMOS管，其中NMOS管的源极连接到核心供应电压，其中核心供应电压大于第二供应电压Vss并且小于第一供应电压Vdd。图6示出了根据本发明的实施例的偏压产生装置的结构图。如图6所示，偏压产生装置包括PMOS管601和NMOS管602。其中，PMOS管601和NMOS管602的栅极相连为输入端IN，PMOS管和NMOS管的漏极相连为输出端OUT，PMOS管的源极接Vdd(示例为3.3V)，NMOS管的源极接核心供应电压Vcore(示例为1.2V)而非地电压。
当如图6所示的偏压产生装置的输入IN为高电平(即输出缓冲器200的输入为高电平)时，偏压产生装置的输出OUT为低电平(示例为核心供应电压1.2V)。于是，图2中的受限晶体管MP1的栅极(图2中示出为节点X)被拉至1.2V，与受限晶体管MP1的栅极连接第一供应电压Vdd(例如3.3V)相比，对TG上的大电容充电的电流大得多，从而避免了PAD的波形产生失真。此外，由于节点X的电压为1.2V而不是地电压，因此器件MP1不会具有负偏压温度不稳定性(Negative Bias Temperature Instability,NBTI)的可靠性问题。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (7)

1.一种输出缓冲器，其特征在于，所述输出缓冲器包括上拉装置、下拉装置、受限装置以及偏压产生装置，其中，
所述上拉装置针对第一控制信号和第二控制信号加以反应，能够在第一供应电压和所述输出缓冲器的输出端之间提供低阻抗或高阻抗通道；
所述下拉装置针对第三控制信号加以反应，能够在第二供应电压和所述输出缓冲器的输出端之间提供低阻抗或高阻抗通道；
所述受限装置受到所述偏压产生装置所提供的偏压的偏置，能够在所述输出缓冲器的输出端电压高于所述第一供应电压时阻绝自所述输出缓冲器的输出端至所述第一供应电压的传导；以及
所述偏压产生装置为所述受限装置提供小于所述第一供应电压的偏压，以使所述输出缓冲器在实现漏极开路应用时输出端电压波形不会失真；
其中，所述受限装置包括PMOS受限晶体管，所述受限晶体管的栅极连接到所述偏压产生装置的输出端，所述受限晶体管的漏极和源极之间的通道连接所述第二控制信号和所述输出缓冲器的输出端；
其中，所述偏压产生装置包括反相器，所述反相器的输入端连接输出使能信号，所述反相器的输出端连接所述受限晶体管的栅极；
其中，所述反相器包括一对PMOS管和NMOS管，其中所述NMOS管的源极连接到核心供应电压，其中所述核心供应电压大于所述第二供应电压并且小于所述第一供应电压。
2.如权利要求1所述的输出缓冲器，其特征在于，所述上拉装置包括第一PMOS管和第二PMOS管，所述下拉装置包括第一NMOS管和第二NMOS管。
3.如权利要求1所述的输出缓冲器，其特征在于，所述第一供应电压为Vdd，所述第二供应电压为Vss。
4.如权利要求1所述的输出缓冲器，其特征在于，所述输出缓冲器还包括使能装置，所述使能装置针对输出使能信号加以反应，能够在所述第二控制信号和所述第二供应电压之间提供低阻抗或高阻抗通道。
5.如权利要求4所述的输出缓冲器，其特征在于，所述使能装置包括第三NMOS管和第四NMOS管。
6.如权利要求1所述的输出缓冲器，其特征在于，所述输出缓冲器还包括逻辑装置，所述逻辑装置针对输出使能信号和输入数据信号加以反应，提供所述第一控制信号和所述第三控制信号。
7.如权利要求6所述的输出缓冲器，其特征在于，所述逻辑装置包括与非门和或非门。
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