CN103095248A - 阻抗控制电路和包括阻抗控制电路的半导体器件 - Google Patents

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CN103095248A CN2012102607594A CN201210260759A CN103095248A CN 103095248 A CN103095248 A CN 103095248A CN 2012102607594 A CN2012102607594 A CN 2012102607594A CN 201210260759 A CN201210260759 A CN 201210260759A CN 103095248 A CN103095248 A CN 103095248A
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Abstract

本发明公开了一种阻抗控制电路，包括：第一阻抗单元，第一阻抗单元被配置成使用由阻抗控制码确定的阻抗值来终结阻抗节点；第二阻抗单元，第二阻抗单元被配置成使用由阻抗控制电压确定的阻抗值来终结阻抗节点；比较电路，比较电路被配置成比较阻抗节点的电压电平与参考电压的电压电平，产生指示阻抗节点的电压是否大于参考电压的递增/递减信号，以及产生阻抗控制电压，阻抗控制电压具有与阻抗节点的电压和参考电压之间的差相对应的电压电平；以及计数器单元，计数器单元被配置成响应于递增/递减信号而增加或减小阻抗控制码的值。

Description

阻抗控制电路和包括阻抗控制电路的半导体器件
相关申请的交叉引用
本申请要求2011年11月8日提交的申清号为10-2011-0116070的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种产生用于控制阻抗值的阻抗控制码的阻抗控制电路，以及一种使用产生的阻抗控制码来确定接口焊盘的终结阻抗值的半导体器件。
背景技术
由于半导体器件可以高速操作，所以减小在半导体器件之间交换的信号的逻辑电压电平之间的摆动，以最小化在信号传输过程中引起的延迟时间。然而，随着信号的逻辑电压电平之间的摆动减小，噪声的影响增加，并且因半导体器件之间的接口上的阻抗失配而引起的信号反射可能会影响半导体操作。阻抗失配是由于外部噪声、电源电压的变化、操作温度、制造工艺的改变等引起的。由于阻抗失配，数据的高速传输变得困难并且输出数据可能会失真。
因此，在高速操作的半导体器件中，相邻于芯片的输入焊盘地采用终结电路。终结电路被称为片上终结电路(on-die termination circuit)。一般而言，在片上终结方案中，传输单元通过输出电路执行源终结，并且接收单元经由与连接到输入焊盘的接收电路并联连接的终结电路来执行并联终结。
ZQ校准是在作为用于校准的节点的ZQ节点中执行的过程，并且ZQ校准是用于产生根据PVT(工艺、电压和温度)条件而改变的校准码的过程。使用由ZQ校准产生的码，控制终结电路的阻抗值，更具体而言，控制半导体存储器件中的接口焊盘(例如，输入/输出焊盘)的阻抗值。
图1说明现有的ZQ校准电路。
参见图1，现有的ZQ校准电路包括参考电压发生器10、比较单元20、计数器单元30和阻抗单元40。
参考电压发生器10输出参考电压V_REF。比较单元20比较参考电压V_REF的电平与阻抗节点的电压V1的电平，产生指示是参考电压V_REF还是电压V1较大的递增/递减信号UP/DN，以及将递增/递减信号UP/DN输出到计数器单元30。计数器单元30响应于递增/递减信号UP/DN而执行增加或减小阻抗控制码DGT_CODE<0:N>的值的计数操作。将受控的阻抗控制码DGT_CODE<0:N>输出到阻抗单元40。阻抗单元40使用由阻抗控制码DGT_CODE<0:N>确定的阻抗值来对阻抗节点执行终结。重复这个过程过程直到阻抗节点处的电压V1的电平变得与参考电压V_REF的电平相同为止。
图2说明阻抗节点处的电压V1通过图1所示的校准操作而接近参考电压V_REF的过程。
参见图2，由于通过作为数字信号的阻抗控制码DGT_CODE<0:N>来控制构成阻抗单元40的多个阻抗，发生开关误差(bang-bang error)。开关误差指示如下现象：在校准操作期间，阻抗节点处的电压与参考电压V_REF的电平没有精确地相对应，并且当参照参考电压V_REF观察时，阻抗节点处的电压以台阶方式上升和下降。
因此，当使用阻抗控制码DGT_CODE<0:N>作为数字信号来执行校准操作时，难以将阻抗节点处的电压V1的电平控制为与参考电压V_REF的电平精确地对应，如在发生开关误差的情况下。
发明内容
本发明的实施例涉及可以防止当使用减小的区域时发生开关误差、并可以精确地校准阻抗的阻抗控制电路，以及包括阻抗控制电路的半导体器件。
根据本发明的一个实施例，一种阻抗控制电路包括：第一阻抗单元，所述第一阻抗单元被配置成使用由阻抗控制码确定的阻抗值来终结阻抗节点；第二阻抗单元，所述第二阻抗单元被配置成使用由阻抗控制电压确定的阻抗值来终结阻抗节点；比较电路，所述比较电路被配置成比较阻抗节点的电压电平与参考电压的电压电平，产生指示阻抗节点的电压是否大于参考电压的递增/递减信号，以及产生阻抗控制电压，所述阻抗控制电压具有与阻抗节点的电压和参考电压之间的差相对应的电压电平；以及计数器单元，所述计数器单元被配置成响应于递增/递减信号而增加或减小阻抗控制码的值。
根据本发明的另一个实施例，一种阻抗控制电路包括：第一阻抗单元，所述第一阻抗单元被配置成使用由阻抗控制码的第一比特组确定的阻抗值来终结阻抗节点；第二阻抗单元，所述第二阻抗单元被配置成使用响应于不包括在第一比特组中的阻抗控制码的其余比特与阻抗控制电压中的一个而确定的阻抗值，来终结阻抗节点；比较电路，所述比较电路被配置成比较阻抗节点的电压电平与参考电压的电压电平，产生指示阻抗节点的电压是否大于参考电压的递增/递减信号，以及产生阻抗控制电压，所述阻抗控制电压具有与阻抗节点和参考电压之间电压电平差相对应的电压电平；以及计数器单元，所述计数器单元被配置成响应于递增/递减信号而增加或减小阻抗控制码的值。
根据本发明的另一个实施例，一种阻抗控制电路包括：第一上拉阻抗单元，所述第一上拉阻抗单元被配置成使用由上拉阻抗控制码确定的阻抗值来上拉驱动阻抗节点；第二上拉阻抗单元，所述第二上拉阻抗单元被配置成使用由上拉阻抗控制电压确定的阻抗值来上拉驱动阻抗节点；第一虚设上拉阻抗单元，所述第一虚设上拉阻抗采用与第一上拉阻抗单元相同的方式来被配置成上拉驱动第一节点；第二虚设上拉阻抗单元，所述第二虚设上拉阻抗单元采用与第二上拉阻抗单元相同的方式来被配置成上拉驱动第一节点；第一下拉阻抗单元，所述第一下拉阻抗单元被配置成使用由下拉阻抗控制码确定的阻抗值来下拉驱动第一节点；第二下拉阻抗单元，所述第二下拉阻抗单元被配置成使用由下拉阻抗控制电压确定的阻抗值来下拉驱动第一节点；上拉比较电路，所述上拉比较电路被配置成比较阻抗节点的电压电平与参考电压的电压电平，产生指示阻抗节点的电压是否大于参考电压的第一递增/递减信号，以及产生上拉阻抗控制电压，所述上拉阻抗控制电压具有与阻抗节点的电压和参考电压之间的差相对应的电压电平；下拉比较电路，所述下拉比较电路被配置成比较第一节点的电压电平与参考电压的电压电平，产生指示第一节点的电压是否大于参考电压的第二递增/递减信号，以及产生下拉阻抗控制电压，所述下拉阻抗控制电压具有与第一节点的电压和参考电压之间的差相对应的电压电平；上拉计数器单元，所述上拉计数器单元被配置成响应于第一递增/递减信号而增加或减小上拉阻抗控制码的值；以及下拉计数器单元，所述下拉计数器单元被配置成响应于第二递增/递减信号而增加或减小下拉阻抗控制码的值。
根据本发明的另一个实施例，一种阻抗控制电路包括：第一上拉阻抗单元，所述第一上拉阻抗单元被配置成使用由上拉阻抗控制码的第一比特组确定的阻抗值来上拉驱动阻抗节点；第二上拉阻抗单元，所述第二上拉阻抗单元被配置成使用响应于不包括在上拉阻抗控制码的第一比特组中的上拉阻抗控制码的其余比特与上拉阻抗控制电压中的一个而确定的阻抗值，来上拉驱动阻抗节点；第一虚设上拉阻抗单元，所述第一虚设上拉阻抗单元采用与第一上拉阻抗单元相同的方式来被配置成上拉驱动第一节点；第二虚设上拉阻抗单元，所述第二虚设上拉阻抗单元采用与第二上拉阻抗单元相同的方式来被配置成上拉驱动第一节点；第一下拉阻抗单元，所述第一下拉阻抗单元被配置成使用由下拉阻抗控制码的第一比特组确定的阻抗值来下拉驱动第一节点；第二下拉阻抗单元，所述第二下拉阻抗单元被配置成使用响应于不包括在下拉阻抗控制码的第一比特组中的下拉阻抗控制码的其余比特与下拉阻抗控制电压中的一个而确定的阻抗值，来下拉驱动第一节点；上拉比较电路，所述上拉比较电路被配置成比较阻抗节点的电压电平与参考电压的电压电平，产生指示阻抗节点的电压是否大于参考电压的第一递增/递减信号，以及产生上拉阻抗控制电压，所述上拉阻抗控制电压具有与阻抗节点的电压和参考电压之间的差相对应的电压电平；下拉比较电路，所述下拉比较电路被配置成比较第一节点的电压电平与参考电压的电平，产生指示第一节点的电压是否大于参考电压的第二递增/递减信号，以及产生下拉阻抗控制电压，所述下拉阻抗控制电压具有与第一节点的电压和参考电压之间的差相对应的电压电平；上拉计数器单元，所述上拉计数器单元被配置成响应于第一递增/递减信号而增加或减小上拉阻抗控制码的值；以及下拉计数器单元，所述下拉计数器单元被配置成响应于第二递增/递减信号而增加或减小下拉阻抗控制码的值。
根据本发明的另一个实施例，一种半导体器件包括：阻抗控制电路，所述阻抗控制电路被配置成产生用于确定终结阻抗值的阻抗控制码和阻抗控制电压；以及终结电路，所述终结电路被配置成使用响应于阻抗控制码和阻抗控制电压的阻抗值来终结接口焊盘，其中，阻抗控制电路包括：第一阻抗单元，所述第一阻抗单元被配置成使用由阻抗控制码的第一比特组确定的阻抗值来终结阻抗节与点；第二阻抗单元，所述第二阻抗单元被配置成使用响应于不包括在第一比特组中的阻抗控制码的其余比特与阻抗控制电压中的一个而确定的阻抗值，来终结阻抗节点；比较电路，所述比较电路被配置成比较阻抗节点的电压电平与参考电压的电压电平，产生指示阻抗节点的电压是否大于参考电压的递增/递减信号，以及产生阻抗控制电压，所述阻抗控制电压具有与阻抗节点的电压和参考电压之间的差相对应的电压电平；以及计数器单元，所述计数器单元被配置成响应于递增/递减信号而增加或减小阻抗控制码的值。
附图说明
图1说明现有的阻抗控制电路。
图2说明通过图1所示的阻抗控制电路的阻抗控制操作而发生的继电式误差。
图3说明根据本发明的第一实施例的阻抗控制电路。
图4说明阻抗节点的电压通过图3所示的阻抗控制电路的操作而接近参考电压的过程。
图5说明图3所示的控制单元的第一示例性实施例。
图6说明图3所示的控制单元的第二示例性实施例。
图7说明根据本发明的第二实施例的阻抗控制电路。
图8说明作为根据本发明的第三实施例的阻抗控制电路的执行上拉终结操作和下拉终结操作的阻抗控制电路，
图9说明根据本发明的半导体器件的一个示例性实施例。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为限于本发明所提供的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记在本发明的不同附图与实施例中表示相同的部分。
图3说明根据本发明的第一实施例的阻抗控制电路。
参见图3，阻抗控制电路包括参考电压发生器10A、比较电路100、计数器单元200、控制单元300、第一阻抗单元410和第二阻抗单元420。
参考电压发生器10A被配置成产生参考电压V_REF，并将参考电压V_REF输出到比较电路100。
比较电路100被配置成比较阻抗节点处的电压V1与参考电压V_REF，并且比较电路100被配置成产生递增/递减信号UP/DN和阻抗控制电压ANL_VOL，所述递增/递减信号UP/DN指示是阻抗节点处的电压V1还是参考电压V_REF较大，所述阻抗控制电压ANL_VOL具有与阻抗节点处的电压V1和参考电压V_REF之间的差相对应的值。
具体地，如果阻抗节点处的电压V1比参考电压V_REF小，则比较电路100输出具有逻辑值0的递增/递减信号UP/DN，并且相反地，如果阻抗节点处的电压V1比参考电压V_REF大，则比较电路100输出具有逻辑值1的递增/递减信号UP/DN。另外，如果阻抗节点处的电压V1比参考电压V_REF大，则比较电路100输出阻抗控制电压ANL_VOL作为模拟信号，所述模拟信号与通过将阻抗节点处的电压V1的电压电平减去参考电压V_REF的电压电平所获得的值相对应。更具体地，输出大小为h＊(V1-V_REF)的阻抗控制电压ANL_VOL。在这个表达式中，h是比例常数并且由构成比较电路100的电阻器的值来确定。通过控制h的值，可以控制阻抗控制电压ANL_VOL的电平。例如，如果h为1，则将阻抗节点处的电压V1的输入的电平与参考电压V_REF的电平之间的差输出作为阻抗控制电压ANL_VOL。
参见图3，比较电路100可以包括第一比较单元110、第二比较单元120和电压传送单元130。第一比较单元110被配置成产生指示阻抗节点处的电压V1是否大于参考电压V_REF的递增/递减信号UP/DN。第二比较单元120被配置成将与两个输入信号之间的差相对应的阻抗控制电压ANL_VOL输出。
第一比较单元110包括第一运算放大器(operational amplifier)111。第一比较单元110接收阻抗节点处的电压V1和参考电压V_REF，将这两个电压之间的差放大，以及将递增/递减信号UP/DN输出为具有高或低逻辑电平的数字信号。
第二比较单元120可以包括四个电阻器R1至R4和第二运算放大器121。第二运算放大器121接收第一节点X1和第二节点X2的电压，并输出阻抗控制电压ANL_VOL。具体地，将参考电压V_REF施加到第一电阻器R1的第一端部，并且第一电阻器R1的第二端部与第一节点X1连接。将阻抗节点处的电压V1施加到第二电阻器R2的第一端部，并且第二电阻器R2的第二端部与第二节点X2连接。第三电阻器R3的第一端部与第一节点X1连接，并且第三电阻器R3的第二端部与第二运算放大器121的输出端子连接。最后，第四电阻器R4的第一端部被施加接地电压，并且第四电阻器R4的第二端部与第二节点X2连接。
如下计算从第二运算放大器121输出的阻抗控制电压ANL_VOL。首先，假设：①没有电流输入到第二运算放大器121的(+)端子和(-)端子，②第一节点X1和第二节点X2的电压电平由于虚短路而变得相同；以及③第一电阻器R1至第四电阻器R4具有相同的阻抗值。通过假设①和③，从第一节点X1流到第一电阻器R1的电流和从第一节点X1流到第三电阻器R3的电流具有相反的符号和相相同的量值。更具体地，建立如下等式：(第一节点X1的电压-V_REF)/R1+(第一节点X1的电压-ANL_VOL)/R3＝0。通过使用假设③来将此等式简化，等式变成：第一节点X1的电压＝(V_REF+ANL_VOL)/2。相似地，通过假设①和③，从第二节点X2流到第二电阻器R2的电流和从第二节点X2流到第四电阻器R4的电流具有相反的正负号和相同的量值。更具体地，建立如下等式：(第二节点X2的电压-V1)/R2+(第二节点X2的电压-0)/R4＝0。通过使用假设③来将此等式简化，等式变成：第二节点X2的电压＝V1/2。
由于第一节点X1和第二节点X2的电压电平通过假设②而相同，所以建立如下等式：第一节点X1的电压电平＝第二节点X2的电压电平，或更具体地，(V_REF+ANL_VOL)/2＝V1/2。通过将此等式简化，等式变成：阻抗控制电压ANL_VOL＝V1-V_REF。如果第一电阻器R1和第二电阻器R2的阻抗值相同并且第三电阻器R3和第四电阻器R4的阻抗值相同，则比例常数h可以表示为第一电阻器R1与第三电阻器R3的比(h＝R1/R3)，并且可以通过控制第一电阻器R1和第三电阻器R3的阻抗值来控制比例常数h的值。例如，第一电阻器R1和第二电阻器R2的阻抗值可以为50欧姆，并且第三电阻器R3和第四电阻器R4的阻抗值可以为100欧姆，比例常数h变成0.5，并且阻抗控制电压ANL_VOL具有值0.5＊(V1-V_REF)。
电压传送单元130被配置成将阻抗节点(ZQ节点)的电压传送到第一比较单元110和第二比较单元120。具体地，电压传送单元130可以被配置成具有电压增益为1的单位增益缓冲器，或更具体地被配置成电压跟随器。具体地，电压传送单元130可以包括运算放大器。当使用运算放大器时，输入到运算放大器的(+)端子的电压和运算放大器的输出电压可以彼此相同。更具体地，电压传送单元130将阻抗节点即ZQ节点处的电压传送到第一比较单元110和第二比较单元120，所述ZQ节点处的电压由阻抗单元410和420以及与校准焊盘ZQ PAD连接的外部电阻器R_ZQ的电压分布而产生。另外，可以将比较电路100设计成不包括电压传送单元130。
计数器单元200被配置成执行如下操作(在下文中被称为“计数操作”)：响应于为数字信号的递增/递减信号UP/DN来增加或减小作为由N+1个比特构成的数字信号的阻抗控制码DGT_CODE<0:N>的值。计数器单元200可以被设计成与时钟同步地在每个时钟周期执行计数操作一次。执行计数器单元200的计数操作如下。例如，当阻抗控制码DGT_CODE<0:7>为“10000000”并且阻抗节点处的电压V1大于参考电压V_REF时，计数器单元200接收具有逻辑值1的递增/递减信号UP/DDN，增加阻抗控制码DGT_CODE<0:7>的值，以及输出具有数字值“10000001”的阻抗控制码DGT_CODE<0:7>。相反地，当阻抗控制码DGT_CODE<0:7>为“10010001”并且阻抗节点处的电压V1小于参考电压V_REF时，计数器单元200接收具有逻辑值0的递增/递减信号UP/DN，减小阻抗控制码DGT_CODE<0:7>的值，以及输出具有数字值“10010000”的阻抗控制码DGT_CODE<0:7>。计数器单元200的计数操作还响应于选择信号号SEL_SIG而受控制，下面将结合控制单单元300来描述此信号和计数器单元200对选择信号SEL_SIG的响应。
控制单元300被配置成将阻抗控制码的N个比特DGT_CODE<1:N>输出到第一阻抗单元410，并将阻抗控制电压ANL_VO1和阻抗控制码的其余比特DGT_CODE<0>中的一个输出到第二阻抗单元420。具体地，在阻抗节点处的电压V1处在临界范围之外的情况下，响应于选择信号SEL_SIG，阻抗控制码的其余比特DGT_CODE<0>被输出到第二阻抗单元420，并且在阻抗节点处的电压V1处在临界范围之内的情况下，响应于选择信号SEL_SIG，阻抗控制电压ANL_VOL被输出到第二阻抗单元420。临界范围可以被设定成大于参考电压V_REF的电平并低于V_REF+α的电平。
尽管图3说明将N个比特输出到第一阻抗单元410并将一个比特输出到第二阻抗单元420，但可以进行设计，使得将M(M是满足2≤M≤N的自然数)个比特输出到第二阻抗单元420并且将(N+1-M)个比特输出到第一阻抗单元410。在下文中，出于说明的目的，将第零比特DGT_CODE<0>和阻抗控制电压ANL_VOL中的任一个输出到第二阻抗单元420，并将第一至第N比特DGT_CODE<1:N>输出到第一阻抗单元410作为实例。
当阻抗节点处的电压V1处在临界范围之内时，控制单元300激活选择信号SEL_SIG并将选择信号SEL_SIG输出到计数器单元200，并且当阻抗节点处的电压V1处在临界范围之外时，控制单元300将选择信号SEL_SIG去激活并将选择信号SEL_SIG输出到计数器单元200。计数器单元200在选择信号SEL_SIG被去激活时对阻抗控制码DGT_CODE<0:N>执行计数操作，而计数器单元200在选择信号SEL_SIG被激活时中断计数操作。当选择信号SEL_SIG被激活时，中断计数操作以防止阻抗控制码DGT_CODE<0:N>改变。即，当选择信号SEL_SIG被激活时，计数器单元200的计数操作可以中断，以确保第一阻抗单元410的阻抗值被锁定并且第二阻抗单元420的阻抗值可以由阻抗控制电压ANL_VOL来改变。
第一阻抗单元410用由阻抗控制码的第一至第N比特DGT_CODE<1:N>确定的阻抗值来终结阻抗节点。第一阻抗单元410可以包括并联连接到阻抗节点的多个电阻器。所述多个电阻器响应于阻抗控制码的第一至第N比特DGT_CODE<1:N>而被导通和关断。例如，如果将阻抗控制码的第一至第N比特DGT_CODE<1:N>从“1000000”改变成“1000001”，则第一电阻器被关断，整个阻抗值增加，并且阻抗节点处的电压V1减小。相反地，如果将阻抗控制码的第一至第N比特DGT_CODE<1:N>从“1000001”改变成“1000000”，则第一电阻器导通，整个阻抗值减小，并且阻抗节点处的电压V1增加。
第二阻抗单元420使用通过响应于选择信号SEL_SIG从阻抗控制码的第零比特DGT_CODE<0>与阻抗控制电压ANL_VOL之中选中的信息而确定的阻抗值，来终结阻抗节点。第二阻抗单元420可以包括一个电阻器，所述电阻器并联连接到阻抗节点，并且当阻抗节点处的电压V1处在临界范围之外时，第二阻抗单元420响应于阻抗控制码的第零比特DGT_CODE<0>而被导通和关断，而当阻抗节点处的电压V1处在临界范围之内时，第二阻抗单元420的阻抗值响应于阻抗控制电压ANL_VOL而被改变。
具体地，如果将具有逻辑值1的阻抗控制码DGT_CODE<0>输入到第二阻抗单元420，则第二阻抗单元420关断，整个阻抗值增加，并且阻抗节点处的电压V1减小。相反地，如果将具有逻辑值0的阻抗控制码DGT_CODE<0>输入到第二阻抗单元420，则第二阻抗单元420被导通，整个阻抗值减小，并且阻抗节点处的电压V1增加。
另外，如果将具有在接地电压VSS与电源电压VDD之间的值的阻抗控制电压ANL_VOL输入到第二阻抗单元420，则开关(晶体管)不被完全导通，并且因此，与开关被完全导通(即，输入逻辑信号0)时的情况相比，流动的电流较少。更具体地，第二阻抗单元420的阻抗值具有处于开关被完全导通时的阻抗值(在下文中被称为“RON”)与开关被完全关断时的阻抗值(在下文中被称为“ROFF”)之间的值。根据输入的阻抗控制电压ANL_VOL的电平，可以在RON与ROFF之间的范围内改变第二阻抗单元420的阻抗值。
如果阻抗节点处的电压V1比参考电压V+REF大0.1V并且将量值为1＊0.1V(当比例常数h为1时)的阻抗控制电压ANL_VOL施加到第二阻抗单元420，则将第二阻抗单元420的阻抗值确定为小于ROFF并大于RON的值，以及与第二阻抗单元420完全关断时的情况相比，阻抗节点的整个阻抗值较小程度地增加。结果，与第二阻抗单元420完全关断时的情况相比，阻抗节点处的电压V1较小程度地减小。因此，与使用为数字信号的阻抗控制码DGT_CODE<0>时的情况相比，当使用为模拟信号的阻抗控制电压ANL_VOL时，可以更精确地控制阻抗节点处的电压V1。
另外，不同于图3，当第二阻抗单元420接收阻抗控制码之中的M个比特DGT_CODE<M-1:0>或阻抗控制电压ANL_VOL时，可以将第二阻抗单元420设计成包括M个电阻器，并且M个电阻器各自可以分别响应于M个比特DGT_CODE<M-1:0>而被导通和关断，或者M个电阻器各自可以响应于阻抗控制电压ANL_VOL而被改变。
图4说明阻抗节点处的电压V1通过图3所示的阻抗控制电路的操作而接近参考电压V_REF的过程。
在下文中，将参照图4来描述根据本发明的第一实施例的阻抗控制电路的操作。假设当前阻抗控制码DGT_CODE<0:7>为“10000000”，并且阻抗节点处的电压V1大于参考电压V_REF。
当阻抗节点处的电压V1和参考电压V_REF输入时，比较电路100输出为1的递增/递减信号UP/DN并输出量值为(V1-V_REF)的阻抗控制电压ANL_VOL。计数器单元200接收具有逻辑值1的递增/递减信号UP/DN，将阻抗控制码DGT_CODE<0:N>增加1，并产生“10000001”的阻抗控制码DGT_CODE<0:N>。控制单元300接收为“10000001”的阻抗控制码DGT_CODE<0:N>、以及量值为(V1-V_REF)的阻抗控制电压ANL_VOL。
控制单元300检测阻抗节点处的电压V1是否处在参考电压V-REF的电压电平与V_REF+α的电压电平之间的临界范围内。如果阻抗节点处的电压V1处在临界范围之外，例如，如果阻抗节点处的电压V1大于V_REF+α的电压，则控制单元300将选择信号SEL_SIG去激活，将输入的阻抗控制码DGT_CODE<0:7>之中的第一至第七比特DGT_CODE<7:1>输出到第一阻抗单元410，并且将第零比特DGT_CODE<0>输出到第二阻抗单元420。第一阻抗单元410响应于输入的阻抗控制码DGT_CODE<7:1>而关断第七电阻器并维持其余的电阻器的导通状态，以及第二阻抗单元420响应于具有逻辑值1的阻抗控制码DGT_CODE<0>而关断第零电阻器，由此增加阻抗节点的整个阻抗值并减小阻抗节点处的电压V1。
当重复这个过程时，如果阻抗节点处的电压V1减小到临界范围之内，例如，如果阻抗节点处的电压V1具有V_REF与VREF+α之间的值，则控制单元300将选择信号SEL_SIG激活并将量值为(V1-V_REF)的阻抗控制电压ANL_VOL而不是阻抗控制码DGT_CODE<0>输出到第二阻抗单元420。响应于被激活的选择信号SEL_SIG，计数器单元200中断计数操作，并且阻抗控制码DGT_CODE<0:N>的值被锁定。由输入的阻抗控制电压ANL_VOL而在RON与ROFF之间确定第二阻抗单元420的阻抗值。与第二阻抗单元420完全关断时的情况相比，阻抗节点的整个阻抗值较小程度地增加，并且结果，与第二阻抗单元420完全关断时的情况相比，阻抗节点处的电压V1较小程度地减小。
因此，如图4所示，与使用为数字信号的阻抗控制码DGT_CODE<0>来控制阻抗节点处的电压V1时的情况相比，当使用为模拟信号的阻抗控制电压ANL_VOL来控制阻抗节点处的电压V1时，阻抗节点处的电压V1可以更紧密地接近参考电压V_REF。
图5说明图3所示的控制单元300的第一示例性实施例。
参见图5，控制单元300可以包括第一子比较部310、第二子比较部311、第三子比较部320、第一子输出部340以及第二子输出部330。
第一子比较部310被配置成比较具有V_REF+α电平的电压与阻抗节点处的电压V1。第二子比较部311被配置成比较参考电压V_REF与阻抗节点处的电压V1。第三子比较部320被配置成比较第一子比较部310的输出信号与第二子比较部311的输出信号，并根据比较结果来激活选择信号SEL_SIG。第一子输出部340被配置成无论选择信号SEL_SIG如何都将从计数器单元200输出的阻抗控制码的第一至第N比特DGT_CODE<1:N>输出到第一阻抗单元410，并且第二子输出部330被配置成响应于选择信号SEL_SIG而将阻抗控制码的第零比特DGT_CODE<0>和阻抗控制电压ANL_VOL中的任一个输出到第二阻抗单元420。
例如，当阻抗节点处的电压V1是V_REF+β(β＞α)时，由于阻抗节点处的电压V1大于参考电压V_REF，第二子比较部311输出逻辑值1，并且由于阻抗节点处的电压V1大于V_REF+α的电压，第一子比较部310输出逻辑值0。由于逻辑值1和0输入到可以由与门构成的第三子比较部320，所以第三子比较部320将选择信号SEL_SIG去激活成逻辑值0。第一子输出部340将阻抗控制码的第一至第N比特DGT_CODE<1:N>输出到第一阻抗单元410，并且第二子输出部330将阻抗控制码的第零比特DGT_CODE<0>输出到第二阻抗单元420。
相反地，当阻抗节点处的电压V1为V_REF+r(0＜r＜α)时，由于阻抗节点处的电压V1大于参考电压V_REF，第二子比较部311输出逻辑值1，并且由于阻抗节点处的电压V1小于电平为V_REF+α的电压，第一子比较部310输出逻辑值1。由于逻辑值1和1输入到第三子比较部320，所以第三子比较部320将选择信号SEL_SIG激活成逻辑值1。第一子输出部340将阻抗控制码的第一至第N比特DGT_CODE<1:N>输出到第一阻抗单元410，并且第二子输出部330将阻抗控制电压ANL_VOL输出到第二阻抗单元420。
图5所示的控制单元300示范的是值大于V_REF且小于V_REF+α的临界范围。可以根据指定的临界范围来改变要输入到第一子比较部310和第二子比较部311的电压。例如，当临界范围大于V_REF-α并小于V_REF+α时，可以设计控制单元300使得要输入到第二子比较部311的电压为V_REF-α和阻抗节点处的电压V1，并且要输入到第一子比较部310的电压为V_REF+α和阻抗节点处的电压V1。
图6说明图3所示的控制单元300的第二示例性实施例。
参见图6，控制单元300可以包括第一输出部380、储存部360、比较确定部370以及第二输出部390。为了检测阻抗节点处的电压V1是否处在临界范围之内，图6所示的控制单元300比较前一阻抗控制码DGT_CODE<0:N>与当前阻抗控制码DGT_CODE<0:N>。第一输出部380和第二输出部390的配置和操作与图5的第一子输出部340和第二子输出部330的配置和操作相同。
储存部360被配置成将前一储存的阻抗控制码DGT_CODDE<0:N>输出到比较确定部370，并储存当前从计数器单元200输出的当前阻抗控制码DGT_CODE<0:N>。具体地，将一个分频时钟DCLK周期之前储存的前一阻抗控制码DGT_CODE<0:N>输出到比较确定部370，并且与分频时钟DCLK同步地储存从计数器单元200输出的当前阻抗控制码DGT_CODF<0:N>。分频时钟DCLK是通过经由分频器对时钟分频而产生的时钟，并且分频时钟DCLK的频率慢。更具体地，分频时钟DCLK是频率比计数器单元200中使用的时钟的频率长的时钟。例如，储存部360中使用的分频时钟DCLK的频率可以是计数器单元200中使用的时钟的频率的1/2。
比较确定部370被配置成比较储存在储存部360中的前一阻抗控制码的第一至第N比特DGT_CODE<1:N>与从计数器单元200输出的当前阻抗控制码的第一至第N比特DGT_CODE<1:N>，并且比较确定部370被配置成根据比较结果来输出选择信号SEL_SIG。例如，如果储存在储存部360中的前一阻抗控制码的第一至第N比特DGT_CODE<1:N>是“1000000”，并且从计数器单元200输出的当前阻抗控制码的第一至第N比特DGT_CODE<1:N>是“1000001”，则确定阻抗节点处的电压V1处在临界范围之外，并且比较确定部370将选择信号SEL_SIG去激活成逻辑值0。确定这样的结果是因为阻抗节点处的电压V1处于向着参考电压V_REF逐渐减小的状态。如果储存在储存部360中的前一阻抗控制码的第一至第N比特DGT_CODE<1:N>是“1000001”，并且从计数器单元200输出的当前阻抗控制码的第一至第N比特DGT_CODE<1:N>是“1000001”，则阻抗节点处的电压V1不会精确地变成参考电压V_REF的电平，并且相对于参考电压V_REF以台阶方式上升和下降。在这种情况下，确定阻抗节点处的电压V1落入临界范围之内，并且比较确定部370将选择信号SEL_SIG激活为1。
出于说明目的，尽管比较确定部370比较前一阻抗控制码的N个比特DGT_CODE<1:N>与当前阻抗控制码的N个比特DGT_CODE<1:N>，以检测阻抗节点处的电压V1是否处在临界范围之内，但比较确定部370可以比较T个比特(T是满足0＜T＜N的自然数)。
图7说明根据本发明的第二实施例的阻抗控制电路。
图7所示的比较电路100′可以包括比较单元140和电压传送单元150。图7所示的比较电路100′与图3所示的比较电路100的区别之处在于：比较电路100′包括一个比较单元140。比较单元140可以包括一个运算放大器141、多个电阻器R5至R8以及多个开关S1至S4。比较电路100′可以被配置成当选择信号SEL_SIG被去激活时输出具有逻辑值0或1的数字信号，并且当选择信号SEL_SIG被激活时输出量值为(V1-V_REF)的模拟信号。
具体地，运算放大器141被配置成接收第一节点X1的电压和第二节点X2的电压，放大这两个输入信号之间的差，以及产生和输出比较结果信号RCMP_SIG。第一电阻器R5的第一端部被施加参考电压V_REF，并且第一电阻器R5的第二端部与第一节点X1连接。第一开关S1与第一电阻器R5并联连接，在选择信号SEL_SIG被去激活(即，选择信号SEL_SIG的反相信号/SEL_SIG被激活)时被导通，并在选择信号SEL_SIG被激活时被关断。第二电阻器R6的第一端部被施加阻抗节点的电压V1，并且第二电阻器R6的第二端部与第二节点X2连接。第二开关S2与第二电阻器R6并联连接，在选择信号SEL_SIG被去激活(即，选择信号SFL_SIG的反相信号/SFL_SIG被激活)时被导通，并在选择信号SEL_SIG被激活时被关断。第三电阻器R7的第一端部与第一节点X1连接，并且第三电阻器R7的第二端部与第三开关S3的第一端部连接。第三开关S3的第一端部与第三电阻器R7的第二端部连接，并且第三开关S3的第二端部与运算放大器141的输出端子连接。第三开关S3在选择信号SEL_SIG被激活时被导通，并且在选择信号SEL_SIG被去激活时被关断。第四电阻器R8的第一端部被施加接地电压，并且第四电阻器R8的第二端部与第四开关S4的第一端部连接。第四开关S4的第一端部与第四电阻器R8的第二端部连接，并且第四开关S4的第二端部与第二节点X2连接。第四开关S4在选择信号SEL_SIG被激活时被导通，并且在选择信号SEL_SIG被去激活时被关断。
比较电路100′的操作如下。具体地，当选择信号SEL_SIG被去激活时，第一开关S1和第二开关S2被导通，并且第三开关S3和第四开关S4被关断，并且结果，比较单元140具有与图3所示的第一比较单元110相同的结构。如果选择信号SEL_SIG被去激活，则从比较单元140输出的比较结果信号RCMP_SIG与作为第一比较单元110的输出信号的递增/递减信号UP/DN相对应，指示两个输入电压V1和V_REF哪个较大。相反地，当选择信号SEL_SIG被激活时，第一开关S1和第二开关S2被关断，并且第三开关S3和第四开关S4被导通，并且结果，比较单元140具有与图3所示的第二比较单元120相同的结构。如果选择信号SEL_SIG被激活，则从比较单元140输出的比较结果信号RCMP_SIG与作为第二比较单元120的输出信号的阻抗控制电压ANL_VOL相对应，所述阻抗控制电压ANL_VOL具有与两个输入电压V1和V_REF的电压电平之间的差相对应的值。
电压传送单元150被配置成将阻抗节点(ZQ节点)的电压传送到比较单元140。图7所示的电压传送单元150的配置和操作与图3所示的电压传送单元130的配置和操作相同。另外，比较电路100′可以被设计成不使用电压传送单元150。
如果如图7所示来配置比较电路100′，则计数器单元200响应于从比较电路100′输出的比较结果信号RCMP_SIG而执行计数操作。当选择信号SEL_SIG被去激活时，计数器单元200响应于比较结果信号RCMP_SIG(与图3所示的递增/递减信号UP/DN相对应)而执行计数操作，而当选择信号SEL_SIG被激活时，计数器单元200中断计数操作。
除了控制单元300接收比较结果信号RCMP_SIG而不是阻抗控制电压ANL_VOL以外，控制单元300的配置和操作与图3的控制单元300的配置和操作相同。控制单元300被配置成检测阻抗节点处的电压V1是否处在临界范围之内，当阻抗节点处的电压V1处在临界范围之外时将阻抗控制码DGT_CODE<0:N>输出到第一阻抗单元410和第二阻抗单元420，并且当阻抗节点处的电压V1处在临界范围之内时将阻抗控制码的第一至第N比特DGT_CODE<1:N>输出到第一阻抗单元410并且将与图3的阻抗控制电压ANL_VOL相对应的比较结果信号RCMP_SIG输出到第二阻抗单元420。
第一阻抗单元410和第二阻抗单元420的其余的配置和操作与图3所示的第一阻抗单元410和第二阻抗单元420的配置和操作相同。
第一阻抗单元410可以被设计成使用响应于阻抗控制码DGT_CODE<0:N>而确定的阻抗值来终结阻抗节点，并且第二阻抗单元420可以被设计成使用响应于阻抗控制电压ANL_VOL而确定的阻抗值来终结阻抗节点。更具体地，当阻抗节点处的电压V1处在临界范围之外时，不使用第二阻抗单元420，而使用电阻抗控制码DGT_CODE<0:N>确定的第一阻抗单元410的阻抗值来终结阻抗节点，以及当阻抗节点处的电压V1处在临界范围之内时，第一阻抗单元410的阻抗值被锁定，并且由阻抗控制电压ANL_VOL来仅改变第二阻抗单元420的阻抗值。
尽管已将阻抗节点描述为被上拉终结，但阻抗节点可以被下拉终结，或可以根据应用阻抗控制电路的系统的终结规则而被上拉终结和下拉终结。
图8说明作为根据本发明的第三实施例的阻抗控制电路的执行上拉终结操作和下拉终结操作的阻抗控制电路。
图8所示的阻抗控制电路与图3所示的阻抗控制电路的区别之处在于：图8所示的阻抗控制电路执行上拉终结操作和下拉终结操作。为了执行上拉终结操作和下拉终结操作，图8的阻抗控制电路包括针对各个上拉终结操作和下拉终结操作的比较电路510和580、计数器单元610和660、控制单元710和760、以及阻抗单元810、820、880、890、860和870。以下将仅详细地描述图8所示的阻抗控制电路与图3所示的阻抗控制电路之间的差异。
在图8中，与图3相似，出于说明的目的，将上拉阻抗控制码的第一至第N比特PDGT_CODE<1:N>输出到第一上拉阻抗单元810，并且将上拉阻抗控制码的第零比特PDGT_CODE<0>输出到第二上拉阻抗单元820，以及将下拉阻抗控制码的第一至第N比特NDGT_CODE<1:N>输出到第一下拉阻抗单元860，并且将下拉阻抗控制码的第零比特NDGT_CODE<0>输出到第二下拉阻抗单元870。
阻抗控制电路可以包括上拉比较电路510、下拉比较电路580、上拉计数器单元610、下拉计数器单元660、上拉控制单元710、下拉控制单元760、第一上拉阻抗单元810、第二上拉阻抗单元820、第一虚设阻抗单元880、第二虚设阻抗单元890、第一下拉阻抗单元860以及第二下拉阻抗单元870。
上拉比较电路510的配置和操作与图3所示的比较电路100的配置和操作相似，除了如下情况以外：产生第一递增/递减信号UP/DN1而不是递增/递减信号UP/DN并且将第一递增/递减信号UP/DN1输出到上拉计数器单元610；产生上拉阻抗控制电压ANL_VOL1而不是阻抗控制电压ANL_VOL并且将上拉阻抗控制电压ANL_VOL1输出到上拉控制单元710；以及使用第一至第四递增电阻器R1U、R2U、R3U和R4U而不是第一至第四电阻器R1、R2、R3和R4。具体地，图8所示的上拉比较电路510可以包括第一上拉比较单元515、第二上拉比较单元520以及第一电压传送单元525。第一上拉比较单元515的配置和操作与图3所示的第一比较单元110的配置和操作相似，并且第二上拉比较单元520的配置和操作与图3所示的第二比较单元120的配置和操作相似。另外，第一电压传送单元525的配置和操作与图3所示的电压传送单元130的配置和操作相似，并且上拉比较电路510可以被设计成不使用第一电压传送单元525。此外，如图7所示的比较电路100′中，上拉比较电路510可以被配置成使用一个比较单元。
上拉计数器单元610被配置成执行响应于第一递增/递减信号UP/DN1而增加或减小上拉阻抗控制码PDGT_CODE<0:N>的值的计数操作，并且上拉计数器单元610被配置成当上拉选择信号PSEL_SIG被激活时中断计数操作以防止上拉阻抗控制码PDGT_CODE<0:N>的值改变。上拉计数器单元610的配置和操作与图3所示的计数器单元200的配置和操作相似。
上拉控制单元710被配置成将上拉阻抗控制码的第一至第N比特PDGT_CODE<1:N>输出到第一上拉阻抗单元810，当阻抗节点处的电压V1处在上拉临界范围之外时将上拉阻抗控制码的第零比特PDGT_CODE<0>输出到第二上拉阻抗单元820，以及当阻抗节点处的电压V1处在上拉临界范围之内时将上拉阻抗控制电压ANL_VOL1输出到第二上拉阻抗单元820。上拉临界范围可以被设计成大于参考电压V_REF的电压电平平并低于V_REF+α的电压电平。上拉控制单元710的配置和操作与图3所示的控制单元300的配置和操作相似。
第一上拉阻抗单元810被配置成使用由上拉阻抗控制码的第一至第N比特PDGT_CODE<1:N>确定的阻抗值来上拉终结阻抗节点。第一上拉阻抗单元810可以包括多个电阻器，所述多个电阻器并联连接到阻抗节点并响应于上拉阻抗控制码的第一至第N比特PDGT_CODE<1:N>而被导通和关断。第一上拉阻抗单元810的配置和操作与图3所示的第一阻抗单元410的配置和操作相似。
第二上拉阻抗单元820被配置成当阻抗节点处的电压V1处在上拉临界范围之外时使用由上拉阻抗控制码的第零比特PDGT_CODE<0>确定的阻抗值来上拉终结阻抗节点，并且第二上拉阻抗单元820被配置成当阻抗节点处的电压V1处在上拉临界范围之内时使用由上拉阻抗控制电压ANL_VOL1确定的阻抗值来上拉终结阻抗节点。第二上拉阻抗单元820可以包括并联连接到阻抗节点的一个电阴器。此外，第二上拉阻抗单元820响应于输入的上拉阻抗控制码的第零比特PDGT_CODE<0>而被导通和关断，或者第二上拉阻抗单元820的阻抗值响应于输入的上拉阻抗控制电压ANL_VOL1而被改变。第二上拉阻抗单元820的配置和操作与图3所示的第二阻抗单元420的配置和操作相似。
采用与第一上拉阻抗单元810相同的方式来配置第一虚设阻抗单元880，并且第一虚设阻抗单元880接收上拉阻抗控制码的第一至第N比特PDGT_CODE<1:N>。第一虚设阻抗单元880使用由上拉阻抗控制码的第一至第N比特PDGT_CODE<1:N>确定的阻抗值来上拉终结节点A。
采用与第二上拉阻抗单元820相同的方式来配置第二虚设阻抗单元890，并且当阻抗节点处的电压V1处在上拉临界范围之外时，第二虚设阻抗单元890接收上拉阻抗控制码的第零比特PDGT_CODE<0>。第二虚设阻抗单元890使用由输入的上拉阻抗控制码的第零比特PDGT_CODE<0>确定的阻抗值来上拉终结节点A。当阻抗节点处的电压V1处在上拉临界范围之内时，第二虚设阻抗单元890接收上拉阻抗控制电压ANL_VOL1，并且第二虚设阻抗单元890使用由输入的上拉阻抗控制电压ANL_VOL1确定的阻抗值来上拉终结节点A。结果，第一虚设阻抗单元880和第二虚设阻抗单元890的阻抗值变得与第一上拉阻抗单元810和第二上拉阻抗单元820的阻抗值相同。
此后，使用下拉比较电路850、下拉计数器单元660、下拉控制单元760、第一下拉阻抗单元860以及第二下拉阻抗单元870来开始下拉阻抗控制操作。执行下拉阻抗控制操作，使得节点A的电压V2变得与参考电压V_REF相同，更具体地，第一下拉阻抗单元860和第二下拉阻抗单元870的阻抗值变得与第一虚设阻抗单元880和第二虚设阻抗单元890的阻抗值相同。
下拉比较电路580的配置和操作与上拉比较电路510的配置和操作相似，除了如下情况以外：将参考电压V_REF与节点A的电压V2比较而不是与阻抗节点处的电压V1比较；产生第二递增/递减信号UP/DN2而不是第一递增/递减信号UP/DN1并且将第二递增/递减信号UP/DN2输出到下拉计数器单元660；产生下拉阻抗控制电压ANL_VOL2而不是上拉阻抗控制电压ANL_VOL1并且将下拉阻抗控制电压ANL_VOL2输出到下拉控制单元760；以及使用第一至第四递减电阻器R1_D、R2_D、R3_D和R4_D而不是第一至第四递增电阻器R1_U、R2_U、R3_U和R4_U。具体地，图8所示的下拉比较电路580可以包括第一下拉比较单元565、第二下拉比较单元570以及第二电压传送单元575。第一下拉比较单元565的配置和操作与第一上拉比较单元515的配置和操作相似，并且第二下拉比较单元570的配置和操作与第二上拉比较单元520的配置和操作相似。第二电压传送单元575将节点A的电压传送到第一下拉比较单元565和第二下拉比较单元570。第二电压传送单元575的配置和操作与第一电压传送单元525的配置和操作相似。下拉比较电路580可以被设计成不使用第二电压传送单元575。此外，如图7所示的比较电路100′中，下拉比较电路580可以被配置成使用一个比较单元。
下拉计数器单元660被配置成执行响应于第二递增/递减信号UP/DN2而增加或减小下拉阻抗控制码NDGT_CODE<0:N>的值的计数操作，并且下拉计数器单元660被配置成当下拉选择信号NSEL_SIG被激活时中断计数操作以防止下拉阻抗控制码NDGT_CODE<0:N>的值改变。下拉计数器单元660的配置和操作与上拉计数器单元610的配置和操作相似。
下拉控制单元760被配置成将下拉阻抗控制码的第一至第N比特NDGT_CODE<1:N>输出到第一下拉阻抗单元860，当节点A的电压V2处在下拉临界范围之外时将下拉阻抗控制码的第零比特NDGT_CODE<0>输出到第二下拉阻抗单元870，以及当节点A的电压V2处在下拉临界范围之内时将下拉阻抗控制电压ANL_VOL2输出到第二下拉阻抗单元870。下拉临界范围可以被设计成大于参考电压V_REF的电压电平并低于V_REF+α的电压电平。下拉控制单元760的配置和操作与上拉控制单元710的配置和操作相似。
第一下拉阻抗单元860被配置成使用由下拉阻抗控制码的第一至第N比特NDGT_CODE<1:N>确定的阻抗值来下拉终结节点A。第一下拉阻抗单元860可以包括多个电阻器，所述多个电阻器并联连接到节点A并响应于下拉阻抗控制码的第一至第N比特NDGT_CODE<1:N>而被导通和关断。例如，如果下拉阻抗控制码的第一至第N比特NDGT_CODE<1:N>从“0111111”改变成“0111110”，则第一电阻器被关断，整个阻抗值增加，并且节点A的电压V2增加。相反地，如果下拉阻抗控制码的第一至第N比特NDGT_CODE<1:N>从“0111110”改变成“0111111”，则第一电阻器被导通，整个阻抗值减小，并且节点A的电压V2减小。
第二下拉阻抗单元870被配置成使用由响应于下拉选择信号NSEL_SIG从下拉阻抗控制码的第零比特NDGT_CODE<0>与下拉阻抗控制电压ANL_VOL2之中选中的信息而确定的阻抗值，来下拉终结节点A。第二下拉阻抗单元870可以包括一个电阻器，所述电阻器并联连接到节点A，在节点A的电压V2处在临界范围之外时响应于下拉阻抗控制码的第零比特NDGT_CODE<0>而被导通和关断，以及在节点A的电压V2处在临界范围之内时响应于下拉阻抗控制电压ANL_VOL2而改变阻抗值。
具体地，如果将具有逻辑值0的下拉阻抗控制码NDGT_CODE<0>输入到第二下拉阻抗单元870，则第二下拉阻抗单元870被关断，整个阻抗值增加，并且节点A的电压V2增加。相反地，如果将具有逻辑值1的下拉阻抗控制码NDGT_CODE<0>输入到第二下拉阻抗单元870，则第二下拉阻抗单元870被导通，整个阻抗值减小，并且节点A的电压V2减小。另外，如果将具有接地电压VSS与电源电压VDD之间的值的下拉阻抗控制电压ANL_VOL2输入到第二下拉阻抗单元870，则开关(晶体管)被不完全地导通，并且因此，与当开关完全地导通(即，输入数字信号1)时的情况相比，流动的电流较少。更具体地，第二下拉阻抗单元870的阻抗值具有当开关被完全导通时的阻抗值(在下文中被称为“RON2”)与当开关被完全关断时的阻抗值(在下文中被称为“ROFF2”)之间的值。根据输入的下拉阻抗控制电压ANL_VOL2的电平，可以在RON2与ROFF2之间改变第二下拉阻抗单元870的阻抗值。
图9说明根据本发明的半导体器件的一个示例性实施例。图9示出一种半导体器件，所述半导体器件响应于由阻抗控制电路1000产生的阻抗控制码PDGT_CODE<0:N>和NDGT_CODE<0:N>、以及阻抗控制电压ANL_VOL1和ANL_VOL2，来控制接口焊盘INTERFACE PAD的终结阻抗值。
根据本发明的此实施例的半导体器件包括阻抗控制电路1000和终结电路1100。
可以用与图8所示的阻抗控制电路相同的方式来配置阻抗控制电路1000，并且阻抗控制电路1000产生阻抗控制码PDGT_CODE<0:N>和NDGT_CODE<0:N>以及阻抗控制电压ANL_VOL1和ANL_VOL2。出于说明的目的，将上拉阻抗控制码的第一至第N比特PDGT_CODE<1:N>输出到第一上拉阻抗单元810，并且将上拉阻抗控制码的第零比特PDGT_CODE<0>输出到第二上拉阻抗单元820，以及将下拉阻抗控制码的第一至第N比特NDGT_CODE<1:N>输出到第一下拉阻抗单元860，并且将下拉阻抗控制码的第零比特NDGT_CODE<0>输出到第二下拉阻抗单元870。
终结电路1100具有与阻抗控制电路1000的第一上拉阻抗单元810和第二上拉阻抗单元820以及第一下拉阻抗单元860和第二下拉阻抗单元870相同的配置，并且终结电路1100使用由输入的阻抗控制码PDGT_CODE<0:N>和NDGT_CODE<0:N>以及输入的阻抗控制电压ANL_VOL1和ANL_VOL2确定的阻抗值来终结接口焊盘INTERFACEPAD。终结电路1100可以包括第一上拉终结单元1110、第二上拉终结单元1120、第一下拉终结单元1210以及第二下拉终结单元1220。
第一上拉终结单元1110被配置成使用由上拉阻抗控制码的第一至第N比特PDGT_CODE<1:N>确定的阻抗值来上拉终结接口焊盘INTERFACE PAD。第一上拉终结单元1110可以包括多个电阻器，所述多个电阻器并联连接到接口焊盘INTERFACEPAD并分别响应于上拉阻抗控制码的第一至第N比特PDGT_CODE<1:N>而被导通和关断。
第二上拉终结单元1120被配置成当上拉阻抗控制码的第零比特PDGT_CODE<0>输入时使用由上拉阻抗控制码的第零比特PDGT_CODE<0>确定的阻抗值来上拉终结接口焊盘INTERFACE PAD，并且当上拉阻抗控制电压ANL_VOL1输入时使用由上拉阻抗控制电压ANL_VOL1确定的阻抗值来上拉终结接口焊盘INTERFACE PAD。第二上拉终结单元1120可以包括并联连接到接口焊盘INTERFACE PAD的一个电阻器。此外，第二上拉终结单元1120响应于上拉阻抗控制码的第零比特PDGT_CODE<0>而被导通和关断，或者第二上拉终结单元的阻抗值响应于上拉阻抗控制电压ANL_VOL1而被改变。
第一下拉终结单元1210被配置成使用由下拉阻抗控制码的第一至第N比特NDGT_CODE<1:N>确定的阻抗值来下拉终结接口焊盘INTERFACE PAD。第一下拉终结单元1210可以包括多个电阻器，所述多个电阻器并联连接到接口焊盘INTERFACEPAD并分别响应于下拉阻抗控制码的第一至第N比特NDGT_CODE<1:N>而被导通和关断。
第二下拉终结单元1220被配置成当下拉阻抗控制码的第零比特NDGT_CODE<0>输入时使用由下拉阻抗控制码的第零比特NDGT_CODE<0>确定的阻抗值来下拉终结接口焊盘INTERFACE PAD，并且当下拉阻抗控制电压ANL_VOL2输入时使用由下拉阻抗控制电压ANL_VOL2确定的阻抗值来下拉终结接口焊盘INTERFACE PAD。第二下拉终结单元1220可以包括并联连接到接口焊盘INTERFACE PAD的一个电阻器。此外，第二下拉终结单元1220响应于下拉阻抗控制码的第零比特NDGT_CODE<0>而被导通和关断，或者第二下拉终结单元1220的阻抗值响应于下拉阻抗控制电压ANL_VOL2而被改变。
下面将描述图9所示的根据本发明的实施例的半导体器件的操作。
出于说明的目的，由阻抗控制码的第一至第N比特PDGT_CODE<1:N>和NDGT_CODE<1:N>以及阻抗控制电压ANL_VOL1和ANL_VOL2来控制阻抗节点处的电压V1。通过阻抗控制电路1000的阻抗控制操作，产生阻抗控制码PDGT_CODE<0:N>和NDGT_CODE<0:N>以及阻抗控制电压ANL_VOL1和ANL_VOL2。阻抗控制电路1000的阻抗控制操作与以上参照图3和图8描述的阻抗控制操作相同。经由传输线，将上拉阻抗控制码的第一至第N比特PDGT_CODE<1:N>输入到第一上拉终结单元1110，将上拉阻抗控制电压ANL_VOL1输入到第二上拉终结单元1120，将下拉阻抗控制码的第一至第N比特NDGT_CODE<1:N>输入到第一下拉终结单元1210，以及将下拉阻抗控制电压ANL_VOL2输入到第二下拉终结单元1220。
通过响应于上拉阻抗控制码的第一至第N比特PDGT_CODE<1:N>而被导通和关断的多个电阻器来控制第一上拉终结单元1110的阻抗值，并且由上拉阻抗控制电压ANL_VOL1将第二上拉终结单元1120的阻抗值确定为大于RON并小于ROFF。通过第一上拉终结单元1110的阻抗值和第二上拉终结单元1120的阻抗值来上拉终结接口焊盘INTERFACE PAD。通过响应于下拉阻抗控制码的第一至第N比特NDGT_CODE<1:N>而被导通和关断的多个电阻器来确定第一下拉终结单元1210的阻抗值，并通过下拉阻抗控制电压ANL_VOL2将第二下拉终结单元1220的阻抗值确定为大于RON并且小于ROFF。由第一下拉终结单元1210的阻抗值和第二下拉终结单元1220的阻抗值来下拉终结接口焊盘INTERFACE PAD。
终结电路1100的上拉终结单元1110和1120以及下拉终结单元1210和1220的目标值不一定与阻抗控制电路1000的上拉阻抗单元810和820以及下拉阻抗单元860和870的阻抗值相同，并且可以是与阻抗值的1/2或1/4相对应的值。
尽管图9所示的根据本发明的实施例的半导体器件例示出接口焊盘INTERFACEPAlD是上拉终结和下拉终结，但可以进行设计使得接口焊盘INTERFACE PAD根据应用根据本发明的实施例的半导体器件的系统的终结规则而仅被上拉终结或仅被下拉终结。结果，终结电路1100可以被配置成仅包括上拉终结单元1110和1120或仅包括下拉终结单元1210和1220。
从以上描述显然可知的，可以在使用减小的电路区域的同时精确地控制阻抗，并且可以改善应用阻抗控制电路的系统的信号完整性。
尽管已参照具体的实施例描述了本发明，但是对于本领域技术人员显然的是，在不脱离所附权利要求限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (28)

1.一种阻抗控制电路，包括：
第一阻抗单元，所述第一阻抗单元被配置成使用由阻抗控制码确定的阻抗值来终结阻抗节点；
第二阻抗单元，所述第二阻抗单元被配置成使用由阻抗控制电压确定的阻抗值来终结所述阻抗节点；
比较电路，所述比较电路被配置成比较所述阻抗节点的电压电平与参考电压的电压电平，产生指示所述阻抗节点的电压是否大于所述参考电压的递增/递减信号，以及产生所述阻抗控制电压，所述阻抗控制电压具有与所述阻抗节点的电压和所述参考电压之间的差相对应的电压电平；以及
计数器单元，所述计数器单元被配置成响应于所述递增/递减信号而增加或减小所述阻抗控制码的值。
2.一种阻抗控制电路，包括：
第一阻抗单元，所述第一阻抗单元被配置成使用由阻抗控制码的第一比特组确定的阻抗值来终结阻抗节点；
第二阻抗单元，所述第二阻抗单元被配置成使用响应于不包括在所述第一比特组中的阻抗控制码的其余比特与阻抗控制电压中的一个而确定的阻抗值，来终结所述阻抗节点；
比较电路，所述比较电路被配置成比较所述阻抗节点的电压电平与参考电压的电压电平，产生指示所述阻抗节点的电压是否大于所述参考电压的递增/递减信号，以及产生所述阻抗控制电压，所述阻抗控制电压具有与所述阻抗节点的电压电平和所述参考电压的电压电平之间的差相对应的电压电平；以及
计数器单元，所述计数器单元被配置成响应于所述递增/递减信号而增加或减小所述阻抗控制码的值。
3.如权利要求2所述的阻抗控制电路，其中，所述第二阻抗单元在所述阻抗节点的电压处在临界范围之外时响应于所述阻抗控制码的所述其余比特而受控制，并且所述第二阻抗单元在所述阻抗节点的电压处在所述临界范围之内时响应于所述阻抗控制电压而受控制。
4.如权利要求3所述的阻抗控制电路，其中，所述临界范围是比所述参考电压的电压电平大的电压与小于比所述参考电压大第一值的电压电平的电压之间的范围。
5.如权利要求2所述的阻抗控制电路，其中，所述第一阻抗单元包括多个电阻器，所述多个电阻器并联连接到所述阻抗节点并响应于所述阻抗控制码的所述第一比特组的各个比特而被导通和关断。
6.如权利要求2所述的阻抗控制电路，其中，所述第二阻抗单元包括至少一个电阻器，所述至少一个电阻器并联连接到所述阻抗节点，所述至少一个电阻器在所述阻抗节点的电压处在所述临界范围之外时响应于所述阻抗控制码的所述其余比特而被导通和关断，并在所述阻抗节点的电压处在所述临界范围之内时响应于所述阻抗控制电压而改变阻抗值。
7.如权利要求2所述的阻抗控制电路，其中，所述计数器单元在所述阻抗节点的电压处在所述临界范围之外时执行增加或减小所述阻抗控制码的值的操作，并且在所述阻抗节点的电压处在所述临界范围之内时中断增加或减小所述阻抗控制码的值的操作。
8.如权利要求2所述的阻抗控制电路，还包括：
控制单元，所述控制单元被配置成将所述阻抗控制码的所述第一比特组输出到所述第一阻抗单元，当所述阻抗节点的电压处在所述临界范围之外时将所述阻抗控制码的所述其余比特输出到所述第二阻抗单元，并且当所述阻抗节点的电压处在所述临界范围之内时将所述阻抗控制电压输出到所述第二阻抗单元。
9.如权利要求8所述的阻抗控制电路，其中，所述控制单元包括：
第一输出部，所述第一输出部被配置成将从所述计数器单元输出的所述阻抗控制码的所述第一比特组输出到所述第一阻抗单元；
储存部，所述储存部被配置成储存所述阻抗控制码；
比较确定部，所述比较确定部被配置成比较储存在所述储存部中的前一阻抗控制码与从所述计数器单元输出的当前阻抗控制码，并响应于比较结果而输出选择信号；以及
第二输出部，所述第二输出部被配置成响应于所述选择信号而将所述阻抗控制码的所述其余比特与所述阻抗控制电压中的一个输出到所述第二阻抗单元。
10.如权利要求9所述的阻抗控制电路，其中，当储存在所述储存部中的前一阻抗控制码与从所述计数器单元输出的当前阻抗控制码相比彼此不相同时，所述选择信号被去激活，而当所述前一阻抗控制码与所述当前阻抗控制码相同时，所述选择信号被激活。
11.如权利要求8所述的阻抗控制电路，其中，所述控制单元包括：
第一子比较部，所述第一子比较部被配置成比较所述参考电压与所述阻抗节点的电压；
第二子比较部，所述第二子比较部被配置成将比所述参考电压大第一值的电压与所述阻抗节点的电压进行比较；
第三比较部，所述第三比较部被配置成比较所述第一子比较部的输出信号与所述第二子比较部的输出信号，并响应于比较结果而输出选择信号；
第一输出部，所述第一输出部被配置成将从所述计数器单元输出的阻抗控制码的第一比特组输出到所述第一阻抗单元；以及
第二子输出部，所述第二子输出部被配置成响应于所述选择信号而将所述阻抗控制码的其余比特与所述阻抗控制电压中的一个输出到所述第二阻抗单元。
12.如权利要求2所述的阻抗控制电路，其中，所述比较电路包括第一比较单元和第二比较单元，
其中，所述第一比较单元包括第一运算放大器，所述第一运算放大器接收所述阻抗节点的电压和所述参考电压，以及
其中，所述第二比较单元包括：
第二运算放大器，所述第二运算放大器被配置成接收第一节点的电压和第二节点的电压；
第一电阻器，所述第一电阻器具有被施加所述参考电压的第一端部、和与所述第一节点连接的第二端部；
第二电阻器，所述第二电阻器具有被施加所述阻抗节点的电压的第一端部、利与所述第二节点连接的第二端部；
第三电阻器，所述第三电阻器具有与所述第一节点连接的第一端部、和与所述第二运算放大器的输出端子连接的第二端部；以及
第四电阻器，所述第四电阻器具有被施加接地电压的第一端部、和与所述第二节点连接的第二端部。
13.如权利要求2所述的阻抗控制电路，其中，所述比较电路包括：
运算放大器，所述运算放大器被配置成经由所述运算放大器的各个输入端而接收第一节点的电压和第二节点的电压；
第一电阻器，所述第一电阻器具有被施加所述参考电压的第一端部、利与所述第一节点连接的第二端部；
第一开关，所述第一开关与所述第一电阻器并联连接，并且被配置成当选择信号被去激活时而被导通；
第二电阻器，所述第二电阻器具有被施加所述阻抗节点的电压的第一端部、和与所述第二节点连接的第二端部；
第二开关，所述第二开关与所述第二电阻器并联连接，并且被配置成当所述选择信号被去激活时而被导通；
第三电阻器，所述第三电阻器具有与所述第一节点连接的第一端部；
第三开关，所述第三开关具有与所述第三电阻器的第二端部连接的第一端部、和与所述运算放大器的输出端子连接的第二端部，并且所述第三开关被配置成当所述选择信号被激活时而被导通；
第四电阻器，所述第四电阻器具有被施加接地电压的第一端部；以及
第四开关，所述第四开关具有与所述第四电阻器的第二端部连接的第一端部、和与所述第二节点连接的第二端部，并且所述第四开关被配置成当所述选择信号被激活时而被导通。
14.如权利要求13所述的阻抗控制电路，其中，所述第一电阻器至所述第四电阻器具有相同的阻抗值。
15.一种阻抗控制电路，包括：
第一上拉阻抗单元，所述第一上拉阻抗单元被配置成使用由上拉阻抗控制码确定的阻抗值来上拉驱动阻抗节点；
第二上拉阻抗单元，所述第二上拉阻抗单元被配置成使用由上拉阻抗控制电压确定的阻抗值来上拉驱动所述阻抗节点；
第一虚设上拉阻抗单元，所述第一虚设上拉阻抗单元采用与所述第一上拉阻抗单元相同的方式来被配置成上拉驱动第一节点；
第二虚设上拉阻抗单元，所述第二虚设上拉阻抗单元采用与所述第二上拉阻抗单元相同的方式来被配置成上拉驱动所述第一节点；
第一下拉阻抗单元，所述第一下拉阻抗单元被配置成使用由下拉阻抗控制码确定的阻抗值来下拉驱动所述第一节点；
第二下拉阻抗单元，所述第二下拉阻抗单元被配置成使用由下拉阻抗控制电压确定的阻抗值来下拉驱动所述第一节点；
上拉比较电路，所述上拉比较电路被配置成比较所述阻抗节点的电压电平与参考电压的电压电平，产生指示所述阻抗节点的电压是否大于所述参考电压的第一递增/递减信号，以及产生所述上拉阻抗控制电压，所述上拉阻抗控制电压具有与所述阻抗节点的电压和所述参考电压之间的差相对应的电压电平；
下拉比较电路，所述下拉比较电路被配置成比较所述第一节点的电压电平与所述参考电压的电压电平，产生指示所述第一节点的电压是否大于所述参考电压的第二递增/递减信号，以及产生所述下拉阻抗控制电压，所述下拉阻抗控制电压具有与所述第一节点的电压和所述参考电压之间的差相对应的电压电平；
上拉计数器单元，所述上拉计数器单元被配置成响应于所述第一递增/递减信号而增加或减小所述上拉阻抗控制码的值；以及
下拉计数器单元，所述下拉计数器单元被配置成响应于所述第二递增/递减信号而增加或减小所述下拉阻抗控制码的值。
16.一种阻抗控制电路，包括：
第一上拉阻抗单元，所述第一上拉阻抗单元被配置成使用由上拉阻抗控制码的第一比特组确定的阻抗值来上拉驱动阻抗节点；
第二上拉阻抗单元，所述第二上拉阻抗单元被配置成使用响应于不包括在所述上拉阻抗控制码的第一比特组中的所述上拉阻抗控制码的其余比特与上拉阻抗控制电压中的一个而确定的阻抗值，来上拉驱动所述阻抗节点；
第一虚设上拉阻抗单元，所述第一虚设上拉阻抗单元采用与所述第一上拉阻抗单元相同的方式来被配置成上拉驱动第一节点；
第二虚设上拉阻抗单元，所述第二虚设上拉阻抗单元采用与所述第二上拉阻抗单元相同的方式来被配置成上拉驱动所述第一节点；
第一下拉阻抗单元，所述第一下拉阻抗单元被配置成使用由下拉阻抗控制码的第一比特组确定的阻抗值来下拉驱动所述第一节点；
第二下拉阻抗单元，所述第二下拉阻抗单元被配置成使用响应于不包括在所述下拉阻抗控制码的第一比特组中的所述下拉阻抗控制码的其余比特与下拉阻抗控制电压中的一个而确定的阻抗值，来下拉驱动所述第一节点；
上拉比较电路，所述上拉比较电路被配置成比较所述阻抗节点的电压电平与参考电压的电压电平，产生指示所述阻抗节点的电压是否大于所述参考电压的第一递增/递减信号，以及产生所述上拉阻抗控制电压，所述上拉阻抗控制电压具有与所述阻抗节点的电压和所述参考电压之间的差相对应的电压电平；
下拉比较电路，所述下拉比较电路被配置成比较所述第一节点的电压电平与所述参考电压的电平，产生指示所述第一节点的电压是否大于所述参考电压的第二递增/递减信号，以及产生所述下拉阻抗控制电压，所述下拉阻抗控制电压具有与所述第一节点的电压和所述参考电压之间的差相对应的电压电平；
上拉计数器单元，所述上拉计数器单元被配置成响应于所述第一递增/递减信号而增加或减小所述上拉阻抗控制码的值；以及
下拉计数器单元，所述下拉计数器单元被配置成响应于所述第二递增/递减信号而增加或减小所述下拉阻抗控制码的值。
17.如权利要求16所述的阻抗控制电路，其中，所述第二上拉阻抗单元在所述阻抗节点的电压处在上拉临界范围之外时响应于所述上拉阻抗控制码的所述其余比特而受控制，并且所述第二上拉阻抗单元在所述阻抗节点的电压处在上拉临界范围之内时响应于所述上拉阻抗控制电压而受控制，
其中，所述第二下拉阻抗单元在所述第一节点的电压处在下拉临界范围之外时响应于所述下拉阻抗控制码的所述其余比特而受控制，并且所述第二下拉阻抗单元在所述第一节点的电压处在下拉临界范围之内时响应于所述下拉阻抗控制电压而受控制。
18.如权利要求16所述的阻抗控制电路，
其中，所述上拉计数器单元在所述阻抗节点的电压处在上拉临界范围之外时执行增加或减小所述上拉阻抗控制码的值的操作，并且在所述阻抗节点的电压处在上拉临界范围之内时中断增加或减小所述上拉阻抗控制码的值的操作，以及
其中，所述下拉计数器单元在所述第一节点的电压处在下拉临界范围之外时执行增加或减小所述下拉阻抗控制码的值的操作，并且在所述第一节点的电压处在下拉临界范围之内时中断增加或减小所述下拉阻抗控制码的值的操作。
19.如权利要求16所述的阻抗控制电路，还包括：
上拉控制单元，所述上拉控制单元被配置成将所述上拉阻抗控制码的第一比特组输出到所述第一上拉阻抗单元，当所述阻抗节点的电压处在上拉临界范围之外时将所述上拉阻抗控制码的其余比特输出到所述第二上拉阻抗单元，以及当所述阻抗节点的电压处在上拉临界范围之内时将所述上拉阻抗控制电压输出到所述第二上拉阻抗单元；以及
下拉控制单元，所述下拉控制单元被配置成将所述下拉阻抗控制码的第一比特组输出到所述第一下拉阻抗单元，当所述第一节点的电压处在下拉临界范围之外时将所述下拉阻抗控制码的其余比特输出到所述第二下拉阻抗单元，以及当所述第一节点的电压处在下拉临界范围之内时将所述下拉阻抗控制电压输出到所述第二下拉阻抗单元。
20.如权利要求17所述的阻抗控制电路，其中，所述上拉临界范围是比所述参考电压的电压电平大的电压与小于比所述参考电压大第一值的电压电平的电压之间的范围，并且所述下拉临界范围是比所述参考电压的电压电平大的电压与小于比所述参考电压大第一值的电压电平的电压之间的范围。
21.一种半导体器件，还包括：
阻抗控制电路，所述阻抗控制电路被配置成产生用于确定终结阻抗值的阻抗控制码和阻抗控制电压；以及
终结电路，所述终结电路被配置成使用响应于所述阻抗控制码和所述阻抗控制电压的阻抗值来终结接口焊盘，
其中，所述阻抗控制电路包括：
第一阻抗单元，所述第一阻抗单元被配置成使用由所述阻抗控制码的第一比特组确定的阻抗值来终结阻抗节点；
第二阻抗单元，所述第二阻抗单元被配置成使用响应于不包括在所述第一比特组中的阻抗控制码的其余比特与所述阻抗控制电压中的一个而确定的阻抗值，来终结所述阻抗节点；
比较电路，所述比较电路被配置成比较所述阻抗节点的电压电平与参考电压的电压电平，产生指示所述阻抗节点的电压是否大于所述参考电压的递增/递减信号，以及产生所述阻抗控制电压，所述阻抗控制电压具有与所述阻抗节点的电压和所述参考电压之间的差相对应的电压电平；以及
计数器单元，所述计数器单元被配置成响应于所述递增/递减信号而增加或减小所述阻抗控制码的值。
22.如权利要求21所述的半导体器件，其中，所述第二阻抗单元在所述阻抗节点的电压处在临界范围之外时响应于所述阻抗控制码的所述其余比特而受控制，并且所述第二阻抗单元在所述阻抗节点的电压处在所述临界范围之内时响应于所述阻抗控制电压而受控制。
23.如权利要求21所述的半导体器件，
其中，所述第一阻抗单元包括多个电阻器，所述多个电阻器并联连接到所述阻抗节点，并响应于所述阻抗控制码的第一比特组的各个比特而被导通和关断，以及
其中，所述第二阻抗单元包括至少一个电阻器，所述至少一个电阻器并联连接到所述阻抗节点，在所述阻抗节点的电压处在临界范围之外时响应于所述阻抗控制码的其余比特而被导通和关断，并且在所述阻抗节点的电压处在临界范围之内时响应于所述阻抗控制电压而改变阻抗值。
24.如权利要求21所述的半导体器件，其中，所述终结电路包括：
第一终结单元，所述第一终结单元被配置成使用由输入的所述阻抗控制码的第一比特组确定的阻抗值来终结所述接口焊盘；以及
第二终结单元，所述第二终结单元被配置成当所述阻抗控制码的其余比特输入时使用由所述阻抗控制码的其余比特确定的阻抗值来终结所述接口焊盘，并且当所述阻抗控制电压输入时使用由所述阻抗控制电压确定的阻抗值来终结所述接口焊盘。
25.如权利要求24所述的半导体器件，
其中，所述第一终结单元包括多个电阻器，所述多个电阻器并联连接到所述接口焊盘，并响应于所述阻抗控制码的第一比特组的各个比特而被导通利关断，以及
其中，所述第二终结单元包括至少一个电阻器，所述至少一个电阻器并联连接到所述接口焊盘，并响应于所述阻抗控制码的其余比特而被导通和关断，或响应于所述阻抗控制电压而改变阻抗值。
26.一种阻抗控制电路，包括：
第一阻抗单元，所述第一阻抗单元被配置成使用由阻抗控制码的第一比特组确定的阻抗值来终结阻抗节点；
第二阻抗单元，所述第二阻抗单元被配置成使用响应于不包括在所述第一比特组中的阻抗控制码的第二比特组与阻抗控制电压中的一个而确定的阻抗值，来终结所述阻抗节点；
比较电路，所述比较电路被配置成比较所述阻抗节点的电压电平与参考电压的电压电平，产生指示所述阻抗节点的电压是否大于所述参考电压的递增/递减信号，以及产生所述阻抗控制电压，所述阻抗控制电压具有与所述阻抗节点的电压电平和所述参考电压之间的差相对应的电压电平；以及
计数器单元，所述计数器单元被配置成响应于所述递增/递减信号而增加或减小所述阻抗控制码的值。
27.如权利要求26所述的阻抗控制电路，其中，所述第二阻抗单元在所述阻抗节点的电压处在临界范围之外时响应于所述阻抗控制码的第二比特组而受控制，并且所述第二阻抗单元在所述阻抗节点的电压处在所述临界范围之内时响应于所述阻抗控制电压而受控制。
28.如权利要求27所述的阻抗控制电路，其中，所述临界范围是比所述参考电压的电压电平大的电压与小于比所述参考电压大第一值的电压电平小的电压之间的范围。
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