CN107786197B - 数据传输器件以及包括其的半导体器件和系统 - Google Patents

Abstract

一种数据传输器件可以包括校准电路和输出驱动器。校准电路可以产生上拉校准电压和下拉校准电压。输出驱动器的电阻值可以基于上拉校准电压和下拉校准电压来改变。

Description

数据传输器件以及包括其的半导体器件和系统

相关申请的交叉引用

本申请要求2016年8月25日在韩国知识产权局提交的申请号为10-2016-0108469和10-2016-0108489的韩国申请的优先权，其通过引用整体合并于此。

技术领域

各种实施例总体而言涉及一种半导体技术，以及更具体地，涉及一种数据传输器件以及包括其的半导体器件和系统。

背景技术

每个电子装置可以包括大量的电子组件。在电子装置之中，计算系统可以包括在半导体集成电路上实现的许多电子组件。在计算系统中使用的半导体器件可以包括从另一个电子组件接收数据/将数据传输到另一个电子组件的数据传输电路。高速、低功率半导体器件需要用于信号完整性目的的受控的阻抗值。与彼此通信的半导体器件之间的阻抗失配相关联的信号反射可能导致信号失真。因此，在传输线中需要具有用于阻抗匹配的终端电路。

电子装置可以在半导体器件内部具有终端电路(例如，片上终端电路)，而不是在半导体器件外部具有终端电路。半导体器件可以具有用于根据PVT变化来校准终端电阻器的电路，以提供精确的阻抗匹配。半导体存储器件可以耦接到外部参考电阻器，并且可以通过使用外部参考电阻器执行ZQ校准操作来校准终端电阻器的阻抗值。

发明内容

在一个实施例中，数据传输器件可以包括校准电路和输出驱动器。校准电路可以执行校准操作，以及可以产生上拉校准电压和下拉校准电压。输出驱动器可以基于上拉校准电压、下拉校准电压和数据来驱动数据传输线。

在一个实施例中，数据传输器件可以包括输出驱动器，所述输出驱动器包括上拉电阻器、下拉电阻器和数据驱动器。上拉电阻器可以耦接到电源电压，并且可以具有基于上拉校准电压而改变的电阻值。下拉电阻器可以耦接到低电压，并且可以具有基于下拉校准电压而改变的电阻值。数据驱动器可以耦接在上拉电阻器和下拉电阻器之间，并且可以基于数据来驱动数据传输线。

在一个实施例中，数据传输器件可以包括校准电路和输出驱动器。校准电路可以通过执行校准操作来产生上拉校准码和下拉校准码，以及可以通过对上拉校准码和下拉校准码进行电平转换来产生电平转换的上拉校准码和电平转换的下拉校准码。输出驱动器可以基于电平转换的上拉校准码、电平转换的下拉校准码和数据来驱动数据传输线。

在一个实施例中，数据传输器件可以包括输出驱动器，所述输出驱动器包括上拉电阻器接脚、下拉电阻器接脚和数据驱动器。上拉电阻器接脚可以耦接到电源电压，并且可以具有基于电平转换的上拉校准码而改变的电阻值。下拉电阻器接脚可以耦接到低电压，并且可以具有基于电平转换的下拉校准码而改变的电阻值。数据驱动器可以耦接在上拉电阻器接脚和下拉电阻器接脚之间，并且可以基于数据来驱动数据传输线。

附图说明

图1是图示根据一个实施例的半导体系统的示例配置的示图。

图2是图示根据一个实施例的数据传输器件的示例配置的示图。

图3是图示在图2中所示的校准电路的示例配置的示图。

图4是图示在图2中所示的输出驱动器的示例配置的示图。

图5是图示根据一个实施例的数据传输器件的示例配置的示图。

图6是图示在图5中所示的校准电路的示例配置的示图。

图7是图示在图5中所示的输出驱动器的示例配置的示图。

具体实施方式

在下文中，下面将通过实施例的各种示例参考附图来描述数据传输器件以及包括其的半导体器件和系统。

图1是图示根据一个实施例的半导体系统1的示例配置的示图。在图1中，根据一个实施例的半导体系统1可以包括第一半导体器件110和第二半导体器件120。第一半导体器件110和第二半导体器件120可以是彼此通信的电子组件。在一个实施例中，第一半导体器件110可以是主器件，而第二半导体器件120可以是从器件，所述从器件被第一半导体器件110控制。例如，第一半导体器件110可以是诸如处理器或控制器的主机设备。第一半导体器件110的示例可以包括中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器(DSP)和存储器控制器。此外，第一半导体器件110可以通过组合具有各种功能的处理器芯片(诸如应用处理器(AP))而以片上系统的形式实现。第二半导体器件120可以是存储器件。存储器件的示例可以包括易失性存储器(诸如静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM))以及非易失性存储器(诸如只读存储器(ROM)、可编程ROM(PROM)、电可擦除可编程ROM(EEPROM)、电可编程ROM(EPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)以及铁电式RAM(FRAM))。

第一半导体器件110和第二半导体器件120可以通过数据传输线130彼此耦接。第一半导体器件110可以包括数据焊盘111，并且数据焊盘111可以耦接到数据传输线130。第二半导体器件120可以包括数据焊盘121，所述数据焊盘121可以耦接到数据传输线130。数据传输线130可以是通道、链路或总线。第一半导体器件110可以包括数据传输器件112和数据接收器件113。数据传输器件112可以根据第一半导体器件110的内部数据(例如，储存在第一半导体器件110中的数据)产生输出数据，并且可以通过数据传输线130将输出数据传输到第二半导体器件120。数据接收器件113可以通过数据传输线130接收从第二半导体器件120传输来的数据，并且可以产生内部数据。类似地，第二半导体器件120可以包括数据传输器件122和数据接收器件123。数据传输器件122可以根据第二半导体器件120的内部数据产生输出数据，并且可以通过数据传输线130将输出数据传输到第一半导体器件110。数据接收器件123可以通过数据传输线130接收从第一半导体器件110传输来的数据，并且可以产生内部数据。

第一半导体器件110和第二半导体器件120还可以包括校准电路114和124。校准电路114和124可以耦接到外部参考电阻器ZQ，并且可以执行校准操作。校准电路114和124可以通过校准操作来设置数据传输器件112和122的电阻值。例如，数据传输器件112和122的电阻值可以根据校准操作的结果而被设置为60欧姆、120欧姆或240欧姆。

图2是图示根据一个实施例的数据传输器件200的示例配置的示图。在图2中，数据传输器件200可以包括校准电路210和输出驱动器220。校准电路210可以耦接到外部参考电阻器ZQ，并且可以执行校准操作。校准电路210可以基于校准操作的结果来设置输出驱动器220的电阻值。校准电路210可以通过校准操作来产生上拉校准电压VCALU和下拉校准电压VCALD。上拉校准电压VCALU和下拉校准电压VCALD可以是模拟电压。

输出驱动器220的电阻器的电阻值可以基于上拉校准电压VCALU和下拉校准电压VCALD来设置。输出驱动器220的上拉电阻值(例如，上拉电阻器的电阻值)可以基于上拉校准电压VCALU来设置，而输出驱动器220的下拉电阻值(例如，下拉电阻器的电阻值)可以基于下拉校准电压VCALD来设置。输出驱动器220可以基于数据DATA来产生输出数据DQ。输出驱动器220可以基于升高信号UP和降低信号DN来产生输出数据DQ，所述升高信号UP和降低信号DN基于数据DATA来产生。输出驱动器220可以通过数据焊盘241耦接到数据传输线242。输出驱动器220可以基于升高信号UP和降低信号DN通过驱动数据传输线242而经由数据传输线242传输输出数据DQ。输出驱动器220可以基于升高信号UP来上拉驱动数据传输线242，而基于降低信号DN来下拉驱动数据传输线242。

在图2中，数据传输器件200还可以包括预驱动器230。预驱动器230可以响应于数据信号DATA而产生升高信号UP和降低信号DN。例如，当数据信号DATA处于高电平时，预驱动器230可以使能升高信号UP，而当数据信号DATA处于低电平时，预驱动器230使能降低信号DN。预驱动器230可以包含能够根据数据信号DATA的电压电平来选择性地使能升高信号UP和降低信号DN的逻辑电路元件。

图3是图示在图2中所示的校准电路210的示例配置的示图。在图3中，校准电路210可以包括校准码发生器310和校准电压发生器320。校准码发生器310可以耦接到外部参考电阻器ZQ，并且可以产生上拉校准码PC<1:n>(n是等于或大于2的整数)和下拉校准码NC<1:n>。上拉校准码PC<1:n>和下拉校准码NC<1:n>中的每个可以是由多个二进制比特位组成的数字码。校准电压发生器320可以接收上拉校准码PC<1:n>和下拉校准码NC<1:n>，并且可以产生上拉校准电压VCALU和下拉校准电压VCALD。校准电压发生器320可以包括，例如，数字-模拟转换器(DAC)。校准电压发生器320可以基于上拉校准码PC<1:n>(其为数字码信号)来产生具有模拟电压电平的上拉校准电压VCALU。类似地，校准电压发生器320可以基于下拉校准码NC<1:n>(其为数字码信号)来产生具有模拟电压电平的下拉校准电压VCALD。上拉校准电压VCALU和下拉校准电压VCALD可以具有在接地电压VSS和高电压之间的任何电压电平。将在后面讨论高电压的特征。

在图3中，校准码发生器310可以包括参考电阻器接脚RL、第一比较器311、下拉码发生器312、下拉电阻器PDR、上拉电阻器PUR、第二比较器313和上拉码发生器314。参考电阻器接脚RL可以耦接到外部参考电阻器ZQ。外部参考电阻器ZQ可以耦接到电源电压VDDQ，并且参考电阻器接脚RL可以是，例如，耦接到接地电压VSS的下拉电阻器。在一个实施例中，外部参考电阻器ZQ可以耦接到接地电压VSS，并且参考电阻器接脚RL可以是，例如，耦接到电源电压VDDQ的上拉电阻器。第一比较器311可以将根据外部参考电阻器ZQ和参考电阻器接脚RL的电阻比确定的电压电平与参考电压VREF的电压电平进行比较。参考电压VREF可以具有与校准电路210的电源电压VDDQ的电压电平的一半相对应的电压电平。下拉码发生器312可以基于第一比较器311的比较结果来产生下拉校准码NC<1:n>。例如，下拉码发生器312可以根据第一比较器311的比较结果来增大或减小下拉校准码NC<1:n>的值。下拉电阻器PDR可以具有可以基于下拉校准电压VCALD而改变的电阻值。

上拉电阻器PUR可以耦接到下拉电阻器PDR。第二比较器313可以将根据上拉电阻器PUR和下拉电阻器PDR的电阻比确定的电压电平与参考电压VREF的电压电平进行比较。上拉码发生器314可以根据第二比较器313的比较结果来产生上拉校准码PC<1:n>。例如，上拉码发生器314可以根据第二比较器313的比较结果来增加或减小上拉校准码PC<1:n>的值。上拉电阻器PUR可以具有可以基于上拉校准电压VCALU而改变的电阻值。校准码发生器310可以首先设置上拉校准码PC<1:n>，然后可以根据设置的上拉校准码PC<1:n>来设置下拉校准码NC<1:n>。可选地，校准码发生器310可以首先设置下拉校准码NC<1:n>，然后可以根据设置的下拉校准码NC<1:n>来设置上拉校准码PC<1:n>。

图4是图示在图2中所示的输出驱动器220的示例配置的示图。输出驱动器220可以基于数据DATA通过驱动数据传输线242来产生输出数据DQ。输出驱动器220可以通过使用电源电压VDDQ来操作，并且可以产生具有在电源电压VDDQ和低电压VL之间的电压电平的输出数据DQ。输出驱动器220可以使用与校准电路210相同的电源电压VDDQ。低电压VL可以是，例如，接地电压VSS。上拉校准电压VCALU和下拉校准电压VCALD可以具有在高电压和低电压VL之间的电压电平。这里，高电压可以具有比输出驱动器220的电源电压VDDQ高的电压电平。输出驱动器220的电阻值可以基于上拉校准电压VCALU和下拉校准电压VCALD来设置。在图4中，输出驱动器220可以包括上拉电阻器410、下拉电阻器420和数据驱动器430。上拉电阻器410可以耦接在电源电压VDDQ的端子和数据驱动器430之间。上拉电阻器410可以具有可以基于上拉校准电压VCALU而改变的电阻值。上拉电阻器410可以以与图3的上拉电阻器PUR基本相同的方式来配置。即，上拉电阻器PUR可以是上拉电阻器410的复制电阻器。下拉电阻器420可以耦接在低电压VL的端子和数据驱动器430之间。下拉电阻器420可以具有可以基于下拉校准电压VCALD而改变的电阻值。下拉电阻器420可以以与图3的下拉电阻器PDR基本相同的方式来配置。即，下拉电阻器PDR可以是下拉电阻器420的复制电阻器。

数据驱动器430可以通过数据焊盘241耦接到数据传输线242，并且可以耦接在上拉电阻器410和下拉电阻器420之间。数据驱动器430可以基于数据DATA驱动数据传输线242。数据驱动器430可以通过驱动数据传输线242来产生输出数据DQ。数据驱动器430可以基于升高信号UP和降低信号DN来上拉或下拉数据传输线242，所述升高信号UP和降低信号DN基于数据DATA来产生。数据驱动器430可以包括上拉驱动器431和下拉驱动器432。上拉驱动器431可以耦接在上拉电阻器410和数据传输线242之间。当升高信号UP被使能时，上拉驱动器431可以将数据传输线242拉到更高的电压。下拉驱动器432可以耦接在数据传输线242和下拉电阻器420之间。当降低信号DN被使能时，下拉驱动器432可以将数据传输线242拉到更低的电压。

在图4中，数据驱动器430还可以包括第一电阻器元件433和第二电阻器元件434。第一电阻器元件433可以耦接在上拉驱动器431和数据传输线242之间。第一电阻器元件433可以耦接到数据焊盘241。第二电阻器元件434可以耦接在数据传输线242和下拉驱动器432之间。第二电阻器元件434可以耦接到数据焊盘241。可以提供第一电阻器元件433和第二电阻器元件434用于静电放电(ESD)目的。

在图4中，上拉电阻器410可以包括第一晶体管T1。第一晶体管T1可以是N沟道MOS晶体管。第一晶体管T1可以通过其栅极接收上拉校准电压VCALU，并且通过其漏极接收电源电压VDDQ。第一晶体管T1的源极可以耦接到上拉驱动器431。下拉电阻器420可以包括第二晶体管T2。第二晶体管T2可以是N沟道MOS晶体管。第二晶体管T2可以通过其栅极接收下拉校准电压VCALD。第二晶体管T2的漏极可以耦接到下拉驱动器432，并且第二晶体管T2的源极可以耦接到低电压VL。第一晶体管T1和第二晶体管T2可以具有可以根据通过其栅极接收的电压的电平而改变的电阻值。由于上拉电阻器410和下拉电阻器420接收每个具有模拟电压的上拉校准电压VCALU和下拉校准电压VCALD，因此即使在缺乏多个电阻器接脚的情况下，上拉电阻器410和下拉电阻器420(其每个具有一个晶体管)也可以执行必要的操作。因此，根据一个实施例的输出驱动器220可以减小尺寸，并且可以允许快速和精确的操作。

上拉驱动器431可以包括第三晶体管T3。第三晶体管T3可以是N沟道MOS晶体管。第三晶体管T3可以通过其栅极接收升高信号UP。第三晶体管T3的漏极可以耦接到第一晶体管T1的源极，并且第三晶体管T3的源极可以耦接到第一电阻器元件433。下拉驱动器432可以包括第四晶体管T4。第四晶体管T4可以是N沟道MOS晶体管。第四晶体管T4可以通过其栅极接收降低信号DN。第四晶体管T4的漏极可以耦接到第二电阻器元件434，而第四晶体管T4的源极可以耦接到第二晶体管T2的漏极。在本公开的一个实施例中，第三晶体管T3和第四晶体管T4可以具有比第一晶体管T1和第二晶体管T2小的尺寸。数据传输线242可以通过上拉驱动器431和下拉驱动器432耦接到上拉电阻器410和下拉电阻器420，而不是直接耦接到上拉电阻器410和下拉电阻器420。因此，数据传输线242未见到高阻抗。因此，可以用相对低的驱动力来驱动数据传输线242，并且可以减小形成上拉驱动器431和下拉驱动器432的第三晶体管T3和第四晶体管T4的尺寸。因此，输出驱动器220可以通过具有上拉电阻器410、上拉驱动器431、下拉驱动器432和下拉电阻器420而在尺寸上减小，所述上拉电阻器410、上拉驱动器431、下拉驱动器432和下拉电阻器420耦接在电源电压VDDQ和低电压VL之间。

图5是图示根据一个实施例的数据传输器件500的示例配置的示图。在图5中，数据传输器件500可以包括校准电路510和输出驱动器520。校准电路510可以耦接到外部参考电阻器ZQ，并且可以执行校准操作。校准电路510可以基于校准操作的结果来设置输出驱动器520的电阻值。校准电路510可以通过校准操作来产生上拉校准码和下拉校准码，并且可以通过对上拉校准码和下拉校准码进行电平转换来产生电平转换的上拉校准码SPC<1:n>和电平转换的下拉校准码SNC<1:n>。例如，上拉校准码和下拉校准码中的每个可以包括多个二进制比特位，并且与逻辑高电平相对应的电压电平可以是第一高电压V1。校准电路510可以通过将与逻辑高电平相对应的电压电平电平转换为第二高电压V2来产生电平转换的上拉校准码SPC<1:n>和电平转换的下拉校准码SNC<1:n>。第二高电压V2可以具有比第一高电压V1高的电平。

输出驱动器520的电阻值可以基于电平转换的上拉校准码SPC<1:n>和电平转换的下拉校准码SNC<1:n>来设置。输出驱动器520可以基于数据DATA产生输出数据DQ。输出驱动器520的上拉电阻值可以基于电平转换的上拉校准码SPC<1:n>来设置，而输出驱动器520的下拉电阻值可以基于电平转换的下拉校准码SNC<1:n>来设置。输出驱动器520可以基于升高信号UP和降低信号DN来产生输出数据DQ，所述升高信号UP和降低信号DN基于数据DATA来产生。输出驱动器520可以通过数据焊盘541耦接到数据传输线542。输出驱动器520可以基于升高信号UP和降低信号DN通过驱动数据传输线542而经由数据传输线542传输输出数据DQ。输出驱动器520可以基于升高信号UP将数据传输线542拉到更高的电压，而基于降低信号DN将数据传输线542拉到更低的电压。

在图5中，数据传输器件500还可以包括预驱动器530。预驱动器530可以响应于数据信号DATA而产生升高信号UP和降低信号DN。例如，当数据信号DATA处于高电平时，预驱动器530可以使能升高信号UP，而当数据信号DATA处于低电平时，预驱动器530使能降低信号DN。预驱动器530可以包含能够根据数据信号DATA的电压电平来选择性地使能升高信号UP和降低信号DN的逻辑电路元件。

图6是图示在图5中所示的校准电路510的示例配置的示图。在图6中，校准电路510可以包括校准码发生器610和电平转换器620。校准码发生器610可以耦接到外部参考电阻器ZQ，并且可以产生上拉校准码PC<1:n>和下拉校准码NC<1:n>。上拉校准码PC<1:n>和下拉校准码NC<1:n>中的每个可以是由多个二进制比特位组成的数字码。电平转换器620可以接收上拉校准码PC<1:n>和下拉校准码NC<1:n>，并且可以产生电平转换的上拉校准码SPC<1:n>和电平转换的下拉校准码SNC<1:n>。这里，上拉校准码PC<1:n>和下拉校准码NC<1:n>中的每个可以是由多个二进制比特位组成的数字码，其逻辑高值(即，逻辑“1”值)由第一高电压V1来表示。在一个实施例中，电平转换器620可以将上拉校准码PC<1:n>和下拉校准码NC<1:n>进行电平转换，并且通过将表示逻辑高值(即，逻辑“1”值)的电压电平从第一高电压V1升高到第二高电压V2来产生电平转换的上拉校准码SPC<1:n>和电平转换的下拉校准码SNC<1:n>。结果，电平转换的上拉校准码SPC<1:n>和电平转换的下拉校准码SNC<1:n>中的每个可以是由多个二进制比特位组成的数字码，其逻辑高值(即，逻辑“1”值)由第二高电压V2来表示。

在图6中，校准码发生器610可以包括参考电阻器接脚RL、第一比较器611、下拉码发生器612、下拉电阻器接脚PDL、上拉电阻器接脚PUL、第二比较器613和上拉码发生器614。参考电阻器接脚RL可以耦接到外部参考电阻器ZQ。外部参考电阻器ZQ可以耦接到第一高电压V1，并且参考电阻器接脚RL可以是，例如，耦接到接地电压VSS的下拉电阻器接脚。在一个实施例中，在外部参考电阻器ZQ耦接到接地电压VSS的情况下，参考电阻器接脚RL可以是耦接到第一高电压V1的上拉电阻器接脚。第一比较器611可以将根据外部参考电阻器ZQ和参考电阻器接脚RL的电阻比确定的电压电平和参考电压VREF的电压电平进行比较。参考电压VREF可以具有与第一高电压V1的电压电平的一半相对应的电压电平。即，参考电压VREF的电压电平可以是校准电路510的电源电压的电压电平的一半。下拉码发生器612可以基于第一比较器611的比较结果而产生下拉校准码NC<1:n>。例如，下拉码发生器612可以根据第一比较器611的比较结果来增加或减小下拉校准码NC<1:n>的值。下拉电阻器接脚PDL的电阻器的电阻值可以基于电平转换的下拉校准码SNC<1:n>来设置。下拉电阻器接脚PDL可以包括多个电阻器接脚，并且可以具有可以基于电平转换的下拉校准码SNC<1:n>而改变的电阻值。

上拉电阻器接脚PUL可以耦接到下拉电阻器接脚PDL。第二比较器613可以将根据上拉电阻器接脚PUL和下拉电阻器接脚PDL的电阻比确定的电压电平与参考电压VREF的电压电平进行比较。上拉码发生器614可以根据第二比较器613的比较结果来产生上拉校准码PC<1:n>。例如，上拉码发生器614可以根据第二比较器613的比较结果来增加或减小上拉校准码PC<1:n>的值。上拉电阻器接脚PUL的电阻器的电阻值可以基于电平转换的上拉校准码SPC<1:n>来设置。上拉电阻器接脚PUL可以包括多个电阻器接脚，并且可以具有可以基于电平转换的上拉校准码SPC<1:n>而改变的电阻值。校准码发生器610可以首先设置上拉校准码PC<1:n>，然后可以根据设置的上拉校准码PC<1:n>来设置下拉校准码NC<1:n>。可选地，校准码发生器610可以首先设置下拉校准码NC<1:n>，然后可以根据设置的下拉校准码NC<1:n>来设置上拉校准码PC<1:n>。

图7是图示在图5中所示的输出驱动器520的示例配置的示图。输出驱动器520可以基于数据DATA通过驱动数据传输线542来产生输出数据DQ。输出驱动器520可以通过使用第一高电压V1来操作，并且可以产生具有在第一高电压V1和低电压VL之间的电压电平的输出数据DQ。低电压VL可以是，例如，接地电压VSS。输出驱动器520的电阻值可以基于电平转换的上拉校准码SPC<1:n>和电平转换的下拉校准码SNC<1:n>来设置。在图7中，输出驱动器520可以包括上拉电阻器接脚710、下拉电阻器接脚720和数据驱动器730。上拉电阻器接脚710可以耦接在第一高电压V1的端子和数据驱动器730之间。上拉电阻器接脚710可以具有可以基于电平转换的上拉校准码SPC<1:n>而改变的电阻值。上拉电阻器接脚710可以包括耦接在第一高电压V1的端子和数据驱动器730之间的多个电阻器接脚。上拉电阻器接脚710可以以与图6的上拉电阻器接脚PUL基本相同的方式来配置。即，上拉电阻器接脚PUL可以是上拉电阻器接脚710的复制电阻器。上拉电阻器接脚710的多个电阻器接脚可以响应于电平转换的上拉校准码SPC<1:n>的相应比特位来导通。下拉电阻器接脚720可以耦接在数据驱动器730和低电压VL的端子之间。下拉电阻器接脚720可以具有可以基于电平转换的下拉校准码SNC<1:n>而改变的电阻值。下拉电阻器接脚720可以包括耦接在数据驱动器730和低电压VL的端子之间的多个电阻器接脚。下拉电阻器接脚720可以以与图6的下拉电阻器接脚PDL基本相同的方式来配置。即，下拉电阻器接脚PDL可以是下拉电阻器接脚720的复制电阻器。下拉电阻器接脚720的多个电阻器接脚可以响应于电平转换的下拉校准码SNC<1:n>的相应比特位来导通。

数据驱动器730可以通过数据焊盘541耦接到数据传输线542，并且可以耦接在上拉电阻器接脚710和下拉电阻器接脚720之间。数据驱动器730可以基于数据DATA来驱动数据传输线542。数据驱动器730可以通过驱动数据传输线542来产生输出数据DQ。数据驱动器730可以基于升高信号UP和降低信号DN来上拉或下拉数据传输线542，所述升高信号UP和降低信号DN基于数据DATA来产生。数据驱动器730可以包括上拉驱动器731和下拉驱动器732。上拉驱动器731可以耦接在上拉电阻器接脚710和数据传输线542之间。当升高信号UP被使能时，上拉驱动器731可以上拉数据传输线542。下拉驱动器732可以耦接在下拉电阻器接脚720和数据传输线542之间。当降低信号DN被使能时，下拉驱动器732可以下拉数据传输线542。

在图7中，数据驱动器730还可以包括第一电阻器元件733和第二电阻器元件734。第一电阻器元件733可以耦接在上拉驱动器731和数据传输线542之间。第一电阻器元件733可以耦接到数据焊盘541。第二电阻器元件734可以耦接在数据传输线542和下拉驱动器732之间。第二电阻器元件734可以耦接到数据焊盘541。可以提供第一电阻器元件733和第二电阻器元件734用于静电放电(ESD)目的。

在图7中，上拉电阻器接脚710可以包括第一上拉晶体管到第n上拉晶体管TU1、TU2……和TUn。第一上拉晶体管到第n上拉晶体管TU1、TU2……和TUn可以是N沟道MOS晶体管。第一上拉晶体管到第n上拉晶体管TU1、TU2……和TUn可以通过第一上拉晶体管到第n上拉晶体管TU1、TU2……和TUn的栅极来接收分配给它们的电平转换的上拉校准码SPC<1:n>的相应比特位，并且可以通过第一上拉晶体管到第n上拉晶体管TU1、TU2……和TUn的漏极来接收第一高电压V1。第一上拉晶体管到第n上拉晶体管TU1、TU2……和TUn的源极可以耦接到上拉驱动器731。上拉电阻器接脚710可以具有这样的电阻值，该电阻值可以根据基于电平转换的上拉校准码SPC<1:n>，使第一上拉晶体管到第n上拉晶体管TU1、TU2……和Tun之中多少晶体管导通而改变。下拉电阻器接脚720可以包括第一下拉晶体管到第n下拉晶体管TD1、TD2……和TDn。第一下拉晶体管到第n下拉晶体管TD1、TD2……和TDn可以是N沟道MOS晶体管。第一下拉晶体管到第n下拉晶体管TD1、TD2……和TDn可以通过第一下拉晶体管到第n下拉晶体管TD1、TD2……和TDn的栅极来接收分配给它们的电平转换的下拉校准码SNC<1:n>的相应比特位。第一下拉晶体管到第n下拉晶体管TD1、TD2……和TDn的漏极可以耦接到下拉驱动器732，而第一下拉晶体管到第n下拉晶体管TD1、TD2……和TDn的源极可以耦接到低电压VL。下拉电阻器接脚720可以具有这样的电阻值，该电阻值可以根据基于电平转换的下拉校准码SNC<1:n>，使第一下拉晶体管到第n下拉晶体管TD1、TD2……和TDn之中多少晶体管导通而改变。控制上拉电阻器接脚710和下拉电阻器接脚720的电平转换的上拉校准码SPC<1:n>和电平转换的下拉校准码SNC<1:n>的逻辑高电平可以是比输出驱动器520的电源电压高的电平。因此，可以高速和低功耗来操作输出驱动器520，并且可以减少数据传输线542的负载。

上拉驱动器731可以包括第一晶体管T11。第一晶体管T11可以是N沟道MOS晶体管。第一晶体管T11可以通过其栅极接收升高信号UP。第一晶体管T11的漏极可以共同耦接到第一上拉晶体管到第n上拉晶体管TU1、TU2……和TUn的源极，而第一晶体管T11的源极可以耦接到第一电阻器元件733。下拉驱动器732可以包括第二晶体管T12。第二晶体管T12可以是N沟道MOS晶体管。第二晶体管T12可以通过栅极接收降低信号DN。第二晶体管T12的漏极可以耦接到第二电阻器元件734，而第二晶体管T12的源极可以共同耦接到第一下拉晶体管到第n下拉晶体管TD1、TD2……和TDn的漏极。在本公开的一个实施例中，第一晶体管T11和第二晶体管T12可以具有比第一上拉晶体管到第n上拉晶体管TU1、TU2……和TUn以及第一下拉晶体管到第n下拉晶体管TD1、TD2……和TDn小的尺寸。数据传输线542可以通过上拉驱动器731和下拉驱动器732耦接到上拉电阻器接脚710和下拉电阻器接脚720，而不是可以直接耦接到上拉电阻器接脚710和下拉电阻器接脚720。因此，数据传输线542未见到高阻抗。因此，可以用相对低的驱动力来驱动数据传输线542，并且可以减小形成上拉驱动器731和下拉驱动器732的第一晶体管T11和第二晶体管T12的尺寸。因此，输出驱动器520可以通过具有上拉电阻器接脚710、上拉驱动器731、下拉驱动器732和下拉电阻器接脚720而在尺寸上减小，所述上拉电阻器接脚710、上拉驱动器731、下拉驱动器732和下拉电阻器接脚720耦接在第一高电压V1和低电压VL之间。

虽然上面已经描述了各种实施例，但是本领域技术人员将理解的是，所描述的实施例仅是示例。因此，不应基于所描述的实施例来限制本文中描述的数据传输器件以及包括其的半导体器件和系统。

Claims (28)

1.一种数据传输器件，包括：

校准电路，被配置为执行校准操作，以及产生上拉校准电压和下拉校准电压；以及

输出驱动器，被配置为接收所述上拉校准电压和所述下拉校准电压以及基于所述上拉校准电压、所述下拉校准电压和数据来驱动数据传输线,

其中，所述校准电路包括：

校准码发生器，所述校准码发生器耦接到外部参考电阻器，并且被配置为产生上拉校准码和下拉校准码；以及

校准电压发生器，被配置为基于所述上拉校准码来产生所述上拉校准电压，以及基于所述下拉校准码来产生所述下拉校准电压。

2.如权利要求1所述的数据传输器件，其中，所述上拉校准电压和所述下拉校准电压是模拟电压。

3.如权利要求1所述的数据传输器件，其中：

所述上拉校准电压和所述下拉校准电压具有在高电压和接地电压之间的电压电平；以及

所述高电压具有比所述输出驱动器的电源电压高的电平。

4.如权利要求1所述的数据传输器件，其中，所述输出驱动器包括：

数据驱动器，被配置为基于所述数据来驱动所述数据传输线；

上拉电阻器，所述上拉电阻器耦接在电源电压和数据驱动器之间，并且具有基于所述上拉校准电压而改变的电阻值；以及

下拉电阻器，所述下拉电阻器耦接在所述数据驱动器和接地电压之间，并且具有基于所述下拉校准电压而改变的电阻值。

5.如权利要求4所述的数据传输器件，其中，所述数据驱动器包括：

上拉驱动器，被配置为基于升高信号将所述数据传输线拉到更高的电压，所述升高信号基于所述数据来产生；以及

下拉驱动器，被配置为基于降低信号将所述数据传输线拉到更低的电压，所述降低信号基于所述数据来产生。

6.如权利要求5所述的数据传输器件，其中，所述数据驱动器还包括：

第一电阻器元件，所述第一电阻器元件耦接在所述上拉驱动器与所述数据传输线之间；以及

第二电阻器元件，所述第二电阻器元件耦接在所述数据传输线和所述下拉驱动器之间。

7.如权利要求5所述的数据传输器件，还包括：

预驱动器，被配置为基于所述数据来产生所述升高信号和所述降低信号。

8.一种具有输出驱动器的数据传输器件，包括：

上拉电阻器，所述上拉电阻器耦接到电源电压，接收上拉校准电压，并且具有基于上拉校准电压而改变的电阻值；

下拉电阻器，所述下拉电阻器耦接到低电压，接收下拉校准电压，并且具有基于下拉校准电压而改变的电阻值；

数据驱动器，所述数据驱动器耦接在所述上拉电阻器和所述下拉电阻器之间，并且被配置为基于数据来驱动数据传输线，以及

校准电路，所述校准电路耦接到外部参考电阻器，并且被配置为产生所述上拉校准电压和所述下拉校准电压

其中，所述校准电路包括：

校准码发生器，所述校准码发生器耦接到所述外部参考电阻器，并且被配置为产生上拉校准码和下拉校准码；以及

校准电压发生器，被配置为基于所述上拉校准码来产生所述上拉校准电压，以及基于所述下拉校准码来产生所述下拉校准电压。

9.如权利要求8所述的数据传输器件，其中，所述上拉校准电压和所述下拉校准电压是模拟电压。

10.如权利要求8所述的数据传输器件，其中：

所述上拉校准电压和所述下拉校准电压具有在高电压和接地电压之间的电压电平；以及

所述高电压具有比所述输出驱动器的电源电压高的电平。

11.如权利要求8所述的数据传输器件，其中，所述数据驱动器包括：

上拉驱动器，所述上拉驱动器耦接在所述上拉电阻器和所述数据传输线之间，并且被配置为基于升高信号将所述数据传输线拉到更高的电压，所述升高信号基于所述数据来产生；以及

下拉驱动器，所述下拉驱动器耦接在所述数据传输线和所述下拉电阻器之间，并且被配置为基于降低信号将所述数据传输线拉到更低的电压，所述降低信号基于所述数据来产生。

12.如权利要求11所述的数据传输器件，其中，所述数据驱动器还包括：

第一电阻器元件，所述第一电阻器元件耦接在所述上拉驱动器与所述数据传输线之间；以及

第二电阻器元件，所述第二电阻器元件耦接在所述数据传输线和所述下拉驱动器之间。

13.如权利要求11所述的数据传输器件，还包括：

预驱动器，被配置为基于所述数据来产生所述升高信号和所述降低信号。

14.一种数据传输器件，包括：

校准电路，被配置为通过执行校准操作来产生上拉校准码和下拉校准码，以及通过对所述上拉校准码和所述下拉校准码进行电平转换来产生电平转换的上拉校准码以及电平转换的下拉校准码；以及

输出驱动器，被配置为基于所述电平转换的上拉校准码、所述电平转换的下拉校准码和数据来驱动数据传输线。

15.如权利要求14所述的数据传输器件，其中，所述上拉校准码和所述下拉校准码中的每个是由多个比特位组成的数字码，其逻辑高值由第一高电压来表示，以及电平转换的上拉校准码和电平转换的下拉校准码中的每个是由多个比特位组成的数字码，其逻辑高值由比所述第一高电压高的第二高电压来表示。

16.如权利要求14所述的数据传输器件，其中，所述校准电路包括：

校准码发生器，所述校准码发生器耦接到外部参考电阻器，并且被配置为产生所述上拉校准码和所述下拉校准码；以及

电平转换器，被配置为通过对所述上拉校准码进行电平转换来产生所述电平转换的上拉校准码，以及通过对所述下拉校准码进行电平转换来产生所述电平转换的下拉校准码。

17.如权利要求14所述的数据传输器件，其中，所述输出驱动器包括：

数据驱动器，被配置为基于所述数据来驱动所述数据传输线；

上拉电阻器接脚，所述上拉电阻器接脚耦接在电源电压和所述数据驱动器之间，并且具有基于所述电平转换的上拉校准码而改变的电阻值；以及

下拉电阻器接脚，所述下拉电阻器接脚耦接在所述数据驱动器和接地电压之间，并且具有基于所述电平转换的下拉校准码而改变的电阻值。

18.如权利要求17所述的数据传输器件，其中：

所述上拉电阻器接脚包括多个电阻器接脚，并且所述上拉电阻器接脚的所述多个电阻器接脚响应于所述电平转换的上拉校准码的相应比特位而导通，以及

所述下拉电阻器接脚包括多个电阻器接脚，并且所述下拉电阻器接脚的所述多个电阻器接脚响应于所述电平转换的下拉校准码的相应比特位而导通。

19.如权利要求17所述的数据传输器件，其中，所述数据驱动器包括：

上拉驱动器，被配置为基于升高信号将所述数据传输线拉到更高的电压，所述升高信号基于所述数据来产生；以及

下拉驱动器，被配置为基于降低信号将所述数据传输线拉到更低的电压，所述降低信号基于所述数据来产生。

20.如权利要求19所述的数据传输器件，其中，所述数据驱动器还包括：

第一电阻器元件，所述第一电阻器元件耦接在所述上拉驱动器与所述数据传输线之间；以及

第二电阻器元件，所述第二电阻器元件耦接在所述数据传输线和所述下拉驱动器之间。

21.如权利要求19所述的数据传输器件，还包括：

预驱动器，被配置为基于所述数据来产生所述升高信号和所述降低信号。

22.一种具有输出驱动器的数据传输器件，包括：

校准电路，被配置为通过执行校准操作来产生上拉校准码和下拉校准码，以及通过对所述上拉校准码和所述下拉校准码进行电平转换来产生电平转换的上拉校准码以及电平转换的下拉校准码，

上拉电阻器接脚，所述上拉电阻器接脚耦接到电源电压，并且具有基于所述电平转换的上拉校准码而改变的电阻值；

下拉电阻器接脚，所述下拉电阻器接脚耦接到低电压，并且具有基于所述电平转换的下拉校准码而改变的电阻值；以及

数据驱动器，所述数据驱动器耦接在所述上拉电阻器接脚和所述下拉电阻器接脚之间，并且被配置为基于数据来驱动数据传输线。

23.如权利要求22所述的数据传输器件，其中：

所述上拉电阻器接脚包括多个电阻器接脚，并且所述上拉电阻器接脚的所述多个电阻器接脚响应于所述电平转换的上拉校准码的相应比特位而导通；以及

所述下拉电阻器接脚包括多个电阻器接脚，并且所述下拉电阻器接脚的所述多个电阻器接脚响应于所述电平转换的下拉校准码的相应比特位而导通。

24.如权利要求22所述的数据传输器件，其中，所述校准电路包括：

校准码发生器，所述校准码发生器耦接到外部参考电阻器，并且被配置为产生上拉校准码和下拉校准码；以及

电平转换器，被配置为通过对所述上拉校准码进行电平转换来产生所述电平转换的上拉校准码，以及通过对所述下拉校准码进行电平转换来产生所述电平转换的下拉校准码。

25.如权利要求24所述的数据传输器件，其中，所述上拉校准码和所述下拉校准码中的每个是由多个比特位组成的数字码，其逻辑高值由第一高电压来表示，以及电平转换的上拉校准码和电平转换的下拉校准码中的每个是由多个比特位组成的数字码，其逻辑高值由比所述第一高电压高的第二高电压来表示。

26.如权利要求22所述的数据传输器件，其中，所述数据驱动器包括：

上拉驱动器，所述上拉驱动器耦接在所述上拉电阻器接脚和所述数据传输线之间，并且被配置为基于升高信号将所述数据传输线拉到更高的电压，所述升高信号基于所述数据来产生；以及

下拉驱动器，所述下拉驱动器耦接在所述数据传输线和所述下拉电阻器接脚之间，并且被配置为基于降低信号将所述数据传输线拉到更低的电压，所述降低信号基于所述数据来产生。

27.如权利要求26所述的数据传输器件，其中，所述数据驱动器还包括：

第一电阻器元件，所述第一电阻器元件耦接在所述上拉驱动器与所述数据传输线之间；以及

第二电阻器元件，所述第二电阻器元件耦接在所述数据传输线和所述下拉驱动器之间。

28.如权利要求27所述的数据传输器件，还包括：

预驱动器，被配置为基于所述数据来产生所述升高信号和所述降低信号。

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