JP2009118480A - オンダイターミネーション装置及びこれを備える半導体メモリ装置 - Google Patents
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Abstract
【課題】キャリブレーションコードを転送するラインの本数を減らすことにより、オンダイターミネーション装置及びこれを適用したチップ全体の面積を縮小させること。
【解決手段】本発明のオンダイターミネーション装置は、ターミネーション抵抗値を決定するためのキャリブレーションコードを生成するキャリブレーション回路410と、時間に応じて増加するカウントコードを生成するカウント回路420と、カウントコードに応答してキャリブレーションコードを順次転送する転送回路430と、カウントコードに応答して転送回路430からキャリブレーションコードを順次受信する受信回路440と、受信回路440からのキャリブレーションコードに応じて決定される抵抗値でインピーダンス整合を行うターミネーション抵抗回路450と、を備える。
【選択図】図4
【解決手段】本発明のオンダイターミネーション装置は、ターミネーション抵抗値を決定するためのキャリブレーションコードを生成するキャリブレーション回路410と、時間に応じて増加するカウントコードを生成するカウント回路420と、カウントコードに応答してキャリブレーションコードを順次転送する転送回路430と、カウントコードに応答して転送回路430からキャリブレーションコードを順次受信する受信回路440と、受信回路440からのキャリブレーションコードに応じて決定される抵抗値でインピーダンス整合を行うターミネーション抵抗回路450と、を備える。
【選択図】図4
Description
本発明は、オンダイターミネーション(On Die Termination)装置及びこれを備える半導体メモリ装置に関し、より詳細には、オンダイターミネーション装置の面積を縮小するためのものである。
CPU、メモリ及びゲートアレイなどのように、集積回路チップで具現される多様な半導体装置は、パソコン、サーバまたはワークステーションのような多様な電気製品内に組み込まれる。ほとんどの場合、前記半導体装置は、外部からの各種信号を入力パッドを介して受信する受信回路と、内部信号を出力パッドを介して外部に提供する出力回路とを備えている。
一方、電気製品の動作速度が高速化するにつれ、前記半導体装置間でインタフェースされる信号のスイング幅は次第に減少している。その理由は、信号の伝達にかかる遅延時間を最小化するためである。しかし、信号のスイング幅が減少するほど、外部ノイズへの影響は大きくなり、インタフェース端において、インピーダンス不整合による信号の反射も深刻になる。前記インピーダンス不整合は、外部ノイズや、電源電圧の変動、動作温度の変化、製造工程の変化などに起因して発生する。インピーダンス不整合が発生すると、データの高速伝送が困難になり、半導体装置のデータ出力端から出力される出力データの歪みが生じ得る。したがって、受信側の半導体装置が前記歪んだ出力信号を入力端で受信した場合、セットアップ/ホールドミスまたは入力レベルの判断ミスなどの問題が頻繁に起こり得る。
特に、動作速度の高速化が要求されるメモリ装置は、上述した問題を解決するために、オンダイターミネーションと呼ばれるインピーダンス整合回路を集積回路チップ内のパッドの近傍に採用している。通常、オンダイターミネーションスキーム(方式)において、伝送側では、出力回路によるソースターミネーションが行われ、受信側では、前記入力パッドに接続された受信回路に対して並列接続されたターミネーション回路によって並列ターミネーションが行われる。
ZQキャリブレーションとは、PVT(Process、Voltage、Temperature)条件の変化によって変化するプルアップコード及びプルダウンコードを生成する過程を指す。そして、ZQキャリブレーションの結果として生成された前記コードを用いて、オンダイターミネーション装置の抵抗値(メモリ装置の場合、DQパッド側のターミネーション抵抗値)を調整することになる(キャリブレーション用ノードのZQノードを用いてキャリブレーションが行われるため、ZQキャリブレーションという)。なお、ターミネーション抵抗は、終端抵抗を意味する。
以下、オンダイターミネーション装置で行われるZQキャリブレーションについて説明する。
図1は、従来のオンダイターミネーション装置においてZQキャリブレーション動作を行うキャリブレーション回路の構成図である。
同図に示すように、従来のオンダイターミネーション装置は、第1キャリブレーション抵抗部110と、第2キャリブレーション抵抗部(120+130)と、基準電圧発生部102と、比較部103,104と、カウント部105,106とを備えることにより、ZQキャリブレーション動作を行い、その動作がイネーブルされるか否かは、動作制御部107及びカウント部108によって制御される。
第1キャリブレーション抵抗部110は、プルアップキャリブレーションコードPCODE<0:N>に応答してオン/オフされる複数のプルアップ抵抗を備えて構成される。また、第2キャリブレーション抵抗部(120+130)は、プルアップキャリブレーション抵抗部120と、プルダウンキャリブレーション抵抗部130とを備えて構成される。プルアップキャリブレーション抵抗部120は、第1キャリブレーション抵抗部110と同様に構成され、プルダウンキャリブレーション抵抗部130は、プルダウンキャリブレーションコードNCODE<0:N>に応答してオン/オフされる複数のプルダウン抵抗を備えて構成される。
第1キャリブレーション抵抗部110は、ZQノードに接続された外部抵抗101とキャリブレーションされながら、一次キャリブレーションコードPCODE<0:N>を生成するためのものである。第2キャリブレーション抵抗部(120+130)は、第1キャリブレーション抵抗部110によって生成された一次的なキャリブレーションコードPCODE<0:N>を用いて二次キャリブレーションコードNCODE<0:N>を生成するためのものである。
その動作をみると、比較部103は、ZQピン(ZQノードのチップの外部)に接続された外部抵抗101(一般的に、240Ω)と第1キャリブレーション抵抗部110とを接続して生成されるZQノードの電圧と、内部の基準電圧発生部102で生成される基準電圧VREF(一般的に、VDDQ/2に設定される)とを比較して、アップ/ダウン信号UP/DOWNを生成する。
カウント部105は、前記アップ/ダウン信号UP/DOWNを受信して二進コードPCODE<0:N>を生成するが、生成された二進コードPCODE<0:N>により、第1キャリブレーション抵抗部110の並列接続された抵抗をオン/オフして抵抗値を調整する。調整された第1キャリブレーション抵抗部110の抵抗値は、再びZQノードの電圧に影響を与え、上記の動作が繰り返される。つまり、第1キャリブレーション抵抗部110全体の抵抗値が外部抵抗101(一般的に、240Ω)の抵抗値と等しくなるように、第1キャリブレーション抵抗部110がキャリブレーションされる(プルアップキャリブレーション)。
上述したプルアップキャリブレーション動作中に生成される二進コードのプルアップキャリブレーションコードPCODE<0:N>は、プルアップキャリブレーション抵抗部120に入力され、プルアップキャリブレーション抵抗部120全体の抵抗値を決定する。その後、プルダウンキャリブレーション動作が始まるが、プルアップキャリブレーション動作と同様に、比較部104及びカウント部106を用いて、Aノードの電圧が基準電圧VREFと等しくなるように、つまり、プルダウンキャリブレーション抵抗部130全体の抵抗値がプルアップキャリブレーション抵抗部120全体の抵抗値と等しくなるようにキャリブレーションされる(プルダウンキャリブレーション)。
上述したZQキャリブレーション(プルアップキャリブレーション及びプルダウンキャリブレーション)の結果として生成された二進コードPCODE<0:N>,NCODE<0:N>は、図1のキャリブレーション回路のプルアップキャリブレーション抵抗部及びプルダウンキャリブレーション抵抗部と同様にレイアウトされている入出力パッド側のプルアップ抵抗及びプルダウン抵抗(ターミネーション抵抗)に入力され、オンダイターミネーション装置の抵抗値を決定する(メモリ装置の場合、DQパッド側にあるプルアップターミネーション抵抗値及びプルダウンターミネーション抵抗値を決定する)。
上述したZQキャリブレーション動作のイネーブル、すなわち、キャリブレーション回路のイネーブルは、動作制御部107及びカウント部108によって決定される。動作制御部107では、どのようなZQキャリブレーション動作を行うのかを決定する信号(ZQINIT、ZQOPER、ZQCS:動作毎にキャリブレーション時間に差がある)を出力する。カウント部108は、クロックCLKをカウントし、各ZQキャリブレーション動作の種類に応じて、所定時間の間、比較部103,104をイネーブル(CAL_OPER)させ、ZQキャリブレーション動作を行うようにする。
図2は、図1のキャリブレーション回路で生成されたキャリブレーションコードPCODE<0:N>,NCODE<0:N>を用いて半導体メモリ装置の出力ドライバのターミネーション抵抗値を決定することを示す図である。
出力ドライバは、半導体メモリ装置においてデータを出力するものであり、図2のように、プルアッププリドライバ部210及びプルダウンプリドライバ部220と、データを出力するプルアップターミネーション抵抗部230と、プルダウンターミネーション抵抗部240とを備えて構成される。
その動作を簡単に説明すると、プルアッププリドライバ部210及びプルダウンプリドライバ部220は、プルアップターミネーション抵抗部230及びプルダウンターミネーション抵抗部240をそれぞれ制御する。ハイレベルのデータを出力するときは、プルアップターミネーション抵抗部230がターンオンされ、データピンDQをハイ状態にし、ローレベルのデータを出力するときは、プルダウンターミネーション抵抗部240がターンオンされ、データピンDQをロー状態にする。つまり、プルアップまたはプルダウンターミネーション(終端)させることにより、ハイレベルまたはローレベルのデータを出力する。
このとき、ターンオンされるプルアップターミネーション抵抗部230及びプルダウンターミネーション抵抗部240内の抵抗の個数は、プルアップキャリブレーションコードPCODE<0:N>及びプルダウンキャリブレーションコードNCODE<0:N>によって決定される。つまり、プルアップターミネーション抵抗部230をターンオンするのか、プルダウンターミネーション抵抗部240をターンオンするのかは、出力するデータの論理状態によって決定されるが、ターンオンされるプルアップターミネーション抵抗部230及びプルダウンターミネーション抵抗部240内の各抵抗のオン/オフは、キャリブレーションコードPCODE<0:N>,NCODE<0:N>によって決定される。
参考として、プルアップターミネーション抵抗部230及びプルダウンターミネーション抵抗部240のターゲット値は、必ずしもキャリブレーション抵抗部(図1の110,120,130)の抵抗値(240Ω)と等しいものではなく、240Ωの1/2である120Ω 、1/4である60Ωなどとなり得る。図2のプルアッププリドライバ部210及びプルダウンプリドライバ部220にそれぞれ入力されるDQP_CTRL及びDQN_CTRLは、プルアッププリドライバ部210及びプルダウンプリドライバ部220に入力される複数の制御信号を一括化したものである。
図3は、従来のオンダイターミネーション装置全体の構成図であり、キャリブレーション回路(図1)で生成されたコードがターミネーション抵抗回路(出力ドライバ)(図2)に転送されることを示す図である。
キャリブレーション回路310では、プルアップキャリブレーションコードPCODE<0:N>及びプルダウンキャリブレーションコードNCODE<0:N>が生成される。前記コードは、図3のように、キャリブレーション回路310からターミネーション抵抗回路(出力ドライバ)320まで延びているメタルラインを介して転送される。プルアップキャリブレーションコードPCODE<0:N>及びプルダウンキャリブレーションコードNCODE<0:N>の総数は、2(N+1)個であるため、メタルラインも2(N+1)本が必要になる。キャリブレーション回路310は、ZQパッドの近傍に位置しており、ターミネーション抵抗回路320は、DQパッドの近傍に位置しているが、これらパッド間の距離は、半導体メモリ装置としては非常に遠い距離にあたる。従来のように、この遠距離を2(N+1)本のメタルラインで結ぶことは、チップ面積を大きく拡大させるという問題があった。
そこで、本発明は、上記の問題を解決するためになされたものであって、その目的は、キャリブレーションコードを転送するラインの本数を減らすことにより、オンダイターミネーション装置及びこれを適用したチップ全体の面積を縮小させることにある。
上記の目的を達成するために、本発明は、ターミネーション抵抗値を決定するためのキャリブレーションコードを生成するキャリブレーション回路と、時間に応じて増加するカウントコードを生成するカウント回路と、前記カウントコードに応答して前記キャリブレーションコードを順次転送する転送回路と、前記カウントコードに応答して前記転送回路から前記キャリブレーションコードを順次受信する受信回路と、該受信回路からの前記キャリブレーションコードに応じて決定される抵抗値でインピーダンス整合を行うターミネーション抵抗回路と、を備えるオンダイターミネーション装置を提供する。
上記の目的を達成するために、本発明は、出力ドライバのターミネーション抵抗値を決定するためのプルアップキャリブレーションコード及びプルダウンキャリブレーションコードを生成するキャリブレーション回路と、時間に応じて増加するカウントコードを生成するカウント回路と、前記カウントコードに応答して前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードを順次転送する転送回路と、前記カウントコードに応答して前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードを順次受信する受信回路と、該受信回路からの前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードに応じて決定される抵抗値でデータ出力ノードをプルアップまたはプルダウンターミネーションしてデータを出力する出力ドライバと、を備える半導体メモリ装置を提供する。
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術思想を容易に実施できるように詳細に説明するため、添付図面を参照して本発明の好ましい実施形態を説明する。
図4は、本発明の一実施形態に係るオンダイターミネーション装置の構成図である。
同図に示すように、本発明に係るオンダイターミネーション装置は、ターミネーション抵抗値を決定するためのキャリブレーションコードPCODE<0:15>,NCODE<0:15>を生成するキャリブレーション回路410と、時間に応じて増加するカウントコードCTRL<0:3>を生成するカウント回路420と、カウントコードCTRL<0:3>に応答してキャリブレーションコードPCODE<0:15>,NCODE<0:15>(各コードが16ビットからなる場合を示す)を順次転送する転送回路430と、カウントコードCTRL<0:3>に応答して転送回路430からキャリブレーションコードPCODE<0:15>,NCODE<0:15>を順次受信する受信回路440と、受信回路440からのキャリブレーションコードPCODE<0:15>,NCODE<0:15>に応じて決定される抵抗値でインピーダンス整合を行うターミネーション抵抗回路450と、を備えて構成される。
キャリブレーション回路410は、ターミネーション抵抗値を決定するためのキャリブレーションコードPCODE<0:15>,NCODE<0:15>を生成する。一般的に、キャリブレーションコードPCODE<0:15>,NCODE<0:15>は、プルアップ側のターミネーション抵抗値を決定するためのプルアップキャリブレーションコードPCODE<0:15>と、プルダウン側のターミネーション抵抗値を決定するためのプルダウンキャリブレーションコードNCODE<0:15>とを含むが、オンダイターミネーション装置を適用したシステムによっては、キャリブレーションコードは、プルアップキャリブレーションコードPCODE<0:15>のみ、またはプルダウンキャリブレーションコードNCODE<0:15>のみを含むこともある。
例えば、オンダイターミネーション装置のターミネーション抵抗回路450が入出力ノードをプルアップにのみターミネーションする場合、キャリブレーションコードは、プルアップキャリブレーションコードPCODE<0:15>のみを含み、ターミネーション抵抗回路450が入出力ノードをプルダウンにのみターミネーションする場合、キャリブレーションコードは、プルダウンキャリブレーションコードNCODE<0:15>のみを含む。
半導体メモリ装置の場合は、ターミネーション抵抗回路450となる出力ドライバがプルアップ及びプルダウンに出力ノードDQをターミネーションするため、キャリブレーション回路410では、プルアップキャリブレーションコードPCODE<0:15>及びプルダウンキャリブレーションコードNCODE<0:15>を全て生成しなければならない。このようなキャリブレーション回路410としては、図1に示すキャリブレーション回路をそのまま用いることができる。本発明の核心は、キャリブレーションコードPCODE<0:15>,NCODE<0:15>の生成ではなく、転送にあるため、それに関する詳細な説明は省略する。
カウント回路420は、時間に応じて増加するカウントコードCTRL<0:3>を生成する。このカウントコードCTRL<0:3>は、クロックCLKをカウントして生成され得る。従来にも、キャリブレーション回路410のイネーブル時間を調節するためにクロックをカウントするカウント部(図1の108を参照)が用いられていたことから、そのカウント部をそのまま用いることができる。キャリブレーション回路410は、動作モードに応じて最大512サイクル(512クロック)まで動作する。このため、カウント回路420は、一般的に、9ビットまでコードをカウントできるように構成されるが、本発明は、そのうち、一部のカウントコードを用いることができる。図4に示すように、キャリブレーションコードPCODE<0:15>,NCODE<0:15>がそれぞれ16ビットからなる場合、カウントコードCTRL<0:3>は、4ビットを用いればよい(CTRL<0:8>中、CTRL<0:3>のみを用いる)。
図4には、カウント回路420として、図1のカウント部108をそのまま用いる実施形態を示しており、図中のCAL_OPER信号は、キャリブレーション回路410のイネーブルを制御する信号であり、クロックCLKをカウントした結果として生成されたカウントコードCTRL<0:8>に基づいてイネーブルまたはディセーブルされる。
転送回路430は、カウントコードCTRL<0:3>に応答してキャリブレーションコードPCODE<0:15>,NCODE<0:15>を受信回路440に順次転送する。同図に示す実施形態において、転送回路430と受信回路440とは、第1ライン431及び第2ライン432の両ラインで接続され、第1ライン431を介してはプルアップキャリブレーションコードPCODE<0:15>が、第2ライン432を介してはプルダウンキャリブレーションコードNCODE<0:15>が順次転送される。詳細には、カウントコードCTRL<0:3>は、プルアップキャリブレーションコードPCODE<0:15>及びプルダウンキャリブレーションコードNCODE<0:15>の特定コードにそれぞれ対応し、カウントコードCTRL<0:3>の値に応じて、対応するプルアップキャリブレーションコードPCODE<0:15>及びプルダウンキャリブレーションコードNCODE<0:15>が第1ライン431及び第2ライン432を介して転送される。
例えば、カウントコードが(0,0,0,0)のときはPCODE<0>及びNCODE<0>が、(0,0,0,1)のときはPCODE<1>及びNCODE<1>が、(0,0,1,0)のときはPCODE<2>及びNCODE<2>が、……、(1,1,1,1)のときはPCODE<15>及びNCODE<15>がそれぞれ第1ライン431及び第2ライン432を介して転送される。
図4の実施形態では、転送回路430と受信回路440とが第1ライン431及び第2ライン432の両ラインで接続され、それぞれプルアップキャリブレーションコードPCODE<0:15>及びプルダウンキャリブレーションコードNCODE<0:15>を転送する場合を示しているが、転送回路430と受信回路440とを1つのラインで接続することもできる。例えば、カウントコードを5ビット(CTRL<0:4>)用いると、プルアップキャリブレーションコードPCODE<0:15>及びプルダウンキャリブレーションコードNCODE<0:15>を1本のラインを介して転送することが可能であるが、この場合、カウントコードが(0,0,0,0,0)のときはPCODE<0>が、(0,0,0,0,1)のときはPCODE<1>が、……、(1,1,1,1,0)のときはNCODE<14>が、(1,1,1,1,1)のときはNCODE<15>が1本のラインを介して転送されるように構成すればよい。つまり、本発明は、使用されるカウントコードCTRL<0:N>のビット数に応じて、1本以上の任意数のラインを介して転送回路430から受信回路440までキャリブレーションコードPCODE<0:15>,NCODE<0:15>を転送する。
受信回路440は、カウントコードCTRL<0:3>に応答して転送回路430からキャリブレーションコードPCODE<0:15>,NCODE<0:15>を順次受信する。つまり、第1ライン431を介して転送されたプルアップキャリブレーションコードPCODE<0:15>と、第2ライン432を介して転送されたプルダウンキャリブレーションコードNCODE<0:15>とを、カウントコードCTRL<0:4>に応じて順次受信し、各コードの正しい経路に転送する。例えば、カウントコードCTRL<0:3>が(0,0,0,0)のときは、第1ライン431を介して転送されたコードをPCODE<0>としてPCODE<0>の転送されるべき経路に転送し、第2ライン432を介して転送されたコードをNCODE<0>としてNCODE<0>の転送されるべき経路に転送する。同じように、カウントコードCTRL<0:3>が(1,1,1,1)であれば、第1ライン431を介して転送されたコードはPCODE<15>として、第2ライン432を介して転送されたコードはNCODE<15>として各々の正しい経路に転送する。
転送回路430及び受信回路440の動作を要約すると、転送回路430がキャリブレーションコードPCODE<0:15>,NCODE<0:15>の総数(32個)だけのラインを、2本のライン431,432に減らして受信回路440に転送すると、受信回路440は逆に、キャリブレーションコードPCODE<0:15>,NCODE<0:15>の総数だけのラインに増やしてターミネーション抵抗回路450に転送し、キャリブレーションコードPCODE<0:15>,NCODE<0:15>がそれぞれ自らの経路に入力できるようにする。
ターミネーション抵抗回路450は、受信回路440からキャリブレーションコードPCODE<0:15>,NCODE<0:15>を受信し、キャリブレーションコードPCODE<0:15>,NCODE<0:15>に応じて決定される抵抗値でインピーダンス整合を行う。このようなターミネーション抵抗回路450の代表例としては、半導体メモリ装置の出力ドライバ(図2を参照)があり、半導体メモリ装置の出力ドライバは、データ出力ノードDQをプルアップまたはプルダウンターミネーションしてデータを出力する。
従来のオンダイターミネーション装置は、キャリブレーションコードPCODE<0:15>,NCODE<0:15>が32個からなる場合、キャリブレーション回路410からターミネーション抵抗回路450まで32本のラインが必要であった。しかし、本発明では、32個のキャリブレーションコードPCODE<0:15>,NCODE<0:15>を、たった2本のラインまたはそれ以下のラインを介して転送することも可能である。もちろん、カウントコードCTRL<0:3>を転送するラインの追加がさらに要求されるが、図4のように、カウントコードCTRL<0:3>を4ビットだけ用いても、キャリブレーションコードPCODE<0:15>,NCODE<0:15>を転送するラインをたった2本に減らすことが可能である。
つまり、従来の32本のラインを、キャリブレーションコードPCODE<0:15>,NCODE<0:15>を転送するライン2本と、カウントコードCTRL<0:3>を転送するライン4本、つまり合計6本のラインに減らすことが可能である。本発明は、キャリブレーション回路410とターミネーション抵抗回路450(出力ドライバ)との間のラインの本数を減らすことにより、オンダイターミネーション装置を適用した半導体チップの面積を縮小させる。
半導体メモリ装置において、キャリブレーション動作は、動作モードに応じて一度に最大512サイクル(クロック)まで動作するため、カウント回路420は、一般的に、9ビットまでのコードCTRL<0:8>をカウントするように設計される。図4に示す本発明は、4ビットのカウントコードCTRL<0:3>を用いる。そのため、カウント回路420がカウントコードCTRL<0:8>を512サイクルまでカウントする間、4ビットのカウントコードCTRL<0:3>が複数回繰り返される。これは、同じキャリブレーションコードPCODE<0:15>,NCODE<0:15>の各々が複数回、キャリブレーション回路410からターミネーション抵抗回路450まで転送されることを意味する。そのため、ラインを減らしてキャリブレーションコードPCODE<0:15>,NCODE<0:15>を順次転送しても、キャリブレーションコードPCODE<0:15>,NCODE<0:15>の安定した転送が可能である。
図5は、図4に示す転送回路430の構成図である。
上述のように、転送回路430は、キャリブレーション回路410で生成されたキャリブレーションコードPCODE<0:15>,NCODE<0:15>を、カウントコードCTRL<0:3>に応答して受信回路440に順次転送する。この転送回路430は、プルアップキャリブレーションコードPCODE<0:15>の各々を受信して第1ライン431に転送する第1パスゲートPG100〜PG115と、プルダウンキャリブレーションコードNCODE<0:15>の各々を受信して第2ライン432に転送する第2パスゲートPG200〜PG215とを備え、第1パスゲートPG100〜PG115及び第2パスゲートPG200〜PG215は、カウントコードCTRL<0:3>のコード値に応じてオン/オフされることを特徴とする。
第1パスゲートPG100〜PG115及び第2パスゲートPG200〜PG215は、カウントコードCTRL<0:3>を直接受信してオン/オフされるのではなく、デコード部510によってカウントコードCTRL<0:3>がデコードされた制御信号CTRL_CODE<0:15>を受信してオン/オフされる。デコード部510は、二進コードのカウントコードCTRL<0:3>をデコードして、第1パスゲートPG100〜PG115及び第2パスゲートPG200〜PG215をオン/オフする制御信号CTRL_CODE<0:15>を生成するが、前記信号は、下記表1のように生成される。
つまり、カウントコードCTRL<0:3>が十進コードに変換されたとき、各数字に該当する制御信号CTRL_CODE<0:15>がイネーブルされる。
カウントコードCTRL<0:3>の変化に伴い、各々の制御信号CTRL_CODE<0:15>が順次イネーブルされ、各制御信号CTRL_CODE<0:15>のイネーブルにより、第1パスゲートPG100〜PG115及び第2パスゲートPG200〜PG215が順次オン/オフされる。また、その結果として、第1ライン431を介してはプルアップキャリブレーションコードPCODE<0:15>が、第2ライン432を介してはプルダウンキャリブレーションコードNCODE<0:15>が順次転送される。
例えば、カウントコードCTRL<0:3>が(0,0,0,0)のときはPCODE<0>及びNCODE<0>が、(0,0,0,1)のときはPCODE<1>及びNCODE<1>が、(1,1,1,1)のときはPCODE<15>及びNCODE<15>がそれぞれ第1ライン431及び第2ライン432を介して転送回路430から受信回路440まで転送される。
図6は、図5に示すデコード部510の構成図である。
同図に示すように、デコード部510は、NORゲートとインバータとの組合せにより構成され得、このような論理ゲートの組合せによりカウントコードCTRL<0:3>をデコードして、二進コードのカウントコードCTRL<0:3>に対応する数字の制御信号CTRL_CODE<0:15>をイネーブルする(上記表1を参照)。このようなデコード部510は、図6に示す実施形態のほか、様々な論理ゲートの組合せによっても可能であることはいうまでもなく、このようなデコード部510は、本発明の属する技術分野における通常の知識を有する者であれば容易に設計できることから、それ以上の詳細な説明は省略する。
図7は、図4に示す受信回路440の構成図である。
同図に示すように、受信回路440は、転送回路430から転送されたキャリブレーションコードPCODE<0:15>,NCODE<0:15>を順次受信してターミネーション抵抗回路450に転送する。この受信回路440は、第1ライン431から転送されたプルアップキャリブレーションコードPCODE<0:15>の各々を、各コードの入力経路に転送する第3パスゲートPG300〜PG315と、第2ライン432から転送されたプルダウンキャリブレーションコードNCODE<0:15>の各々を、各コードの入力経路に転送する第4パスゲートPG400〜PG415とを備え、第3パスゲートPG300〜PG315及び第4パスゲートPG400〜PG415は、カウントコードCTRL<0:3>のコード値に応じてオン/オフされることを特徴とする。
第3パスゲートPG300〜PG315及び第4パスゲートPG400〜PG415は、カウントコードCTRL<0:3>を直接受信してオン/オフされるのではなく、デコード部710によってカウントコードCTRL<0:3>がデコードされた制御信号CTRL_CODE<0:15>を受信してオン/オフされる。ここでのデコード部710は、転送回路のデコード部510(図6)と同じデコード部が用いられ、これにより、デコード部710からの制御信号CTRL_CODE<0:15>も、表1に従ってイネーブルされる。
要約すると、第3パスゲートPG300〜PG315及び第4パスゲートPG400〜PG415は、上述した転送回路の第1パスゲートPG100〜PG115及び第2パスゲートPG200〜PG215と同様に順次オン/オフされ、第1ライン431及び第2ライン432を介して入力されるキャリブレーションコードPCODE<0:15>,NCODE<0:15>を、32本のラインを介してターミネーション抵抗回路450に転送する。したがって、転送回路430(キャリブレーション回路に近接して位置)と受信回路440(ターミネーション抵抗回路に近接して位置)との間におけるラインを32本から2本に減らすことができる。これは、カウントコードCTRL<0:3>を転送するラインが4本増加するのを考慮しても、従来に比べて、キャリブレーション回路410とターミネーション抵抗回路450との間におけるラインの本数を画期的に減らすことになるため、オンダイターミネーション装置を適用した半導体装置の面積を縮小させる。
本発明によれば、1ラインあたり複数個のキャリブレーションコードを転送することにより、オンダイターミネーション装置のキャリブレーション回路とターミネーション抵抗部とを結ぶラインの本数を減らす。したがって、転送ラインの配置に必要な面積が縮小し、これにより、チップ全体の面積を縮小させるという長所がある。
本発明の技術思想は、上記の好ましい実施形態に従って具体的に記述されたが、上記の実施形態はそれを説明するためのものであって、それを制限するものではないことに注意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で多様な実施形態が可能であることを理解することができる。
410 キャリブレーション回路
420 カウント回路
430 転送回路
440 受信回路
450 ターミネーション抵抗回路
510 デコード部
710 デコード部
420 カウント回路
430 転送回路
440 受信回路
450 ターミネーション抵抗回路
510 デコード部
710 デコード部
Claims (20)
- ターミネーション抵抗値を決定するためのキャリブレーションコードを生成するキャリブレーション回路と、
時間に応じて増加するカウントコードを生成するカウント回路と、
前記カウントコードに応答して前記キャリブレーションコードを順次転送する転送回路と、
前記カウントコードに応答して前記転送回路から前記キャリブレーションコードを順次受信する受信回路と、
該受信回路からの前記キャリブレーションコードに応じて決定される抵抗値でインピーダンス整合を行うターミネーション抵抗回路と、
を備えることを特徴とするオンダイターミネーション装置。 - 前記転送回路と前記受信回路とが1本以上のラインで接続され、
前記受信回路が、前記ラインを介して前記転送回路から前記キャリブレーションコードを順次受信することを特徴とする請求項1に記載のオンダイターミネーション装置。 - 前記キャリブレーションコードが、プルアップ抵抗値を決定するためのプルアップキャリブレーションコードと、プルダウン抵抗値を決定するためのプルダウンキャリブレーションコードとを含み、
前記転送回路と前記受信回路とが第1ライン及び第2ラインで接続され、
前記受信回路が、前記第1ラインを介して前記転送回路から前記プルアップキャリブレーションコードを順次受信し、
前記受信回路が、前記第2ラインを介して前記転送回路から前記プルダウンキャリブレーションコードを順次受信することを特徴とする請求項1に記載のオンダイターミネーション装置。 - 前記カウントコードが、前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードの特定コードにそれぞれ対応し、前記カウントコードの値に応じて、対応する前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードが前記第1ライン及び前記第2ラインを介して転送されることを特徴とする請求項3に記載のオンダイターミネーション装置。
- 前記転送回路が、
前記プルアップキャリブレーションコードの各々を受信して前記第1ラインに転送する第1パスゲートと、
前記プルダウンキャリブレーションコードの各々を受信して前記第2ラインに転送する第2パスゲートとを備え、
前記第1パスゲート及び前記第2パスゲートが、前記カウントコードのコード値に応じてオン/オフされることを特徴とする請求項4に記載のオンダイターミネーション装置。 - 前記受信回路が、
前記第1ラインから転送された前記プルアップキャリブレーションコードの各々を、各コードの入力経路に転送する第3パスゲートと、
前記第2ラインから転送された前記プルダウンキャリブレーションコードの各々を、各コードの入力経路に転送する第4パスゲートとを備え、
前記第3パスゲート及び前記第4パスゲートが、前記カウントコードのコード値に応じてオン/オフされることを特徴とする請求項5に記載のオンダイターミネーション装置。 - 前記転送回路が、
二進コードの前記カウントコードをデコードして、前記第1パスゲート及び前記第2パスゲートをオン/オフする信号を生成するデコード部をさらに備えることを特徴とする請求項6に記載のオンダイターミネーション装置。 - 前記受信回路が、
二進コードの前記カウントコードをデコードして、前記第3パスゲート及び前記第4パスゲートをオン/オフする信号を生成するデコード部をさらに備えることを特徴とする請求項7に記載のオンダイターミネーション装置。 - 前記転送回路及び前記受信回路が、
前記カウントコード全体のうち、一部のコードを用いることを特徴とする請求項1〜8のいずれか1項に記載のオンダイターミネーション装置。 - 前記カウント回路が、
クロックをカウントして前記カウントコードを生成し、
生成されたカウントコードを用いて、キャリブレーション動作モードに応じて前記キャリブレーション回路のイネーブル時間を制御することを特徴とする請求項1〜8のいずれか1項に記載のオンダイターミネーション装置。 - 出力ドライバのターミネーション抵抗値を決定するためのプルアップキャリブレーションコード及びプルダウンキャリブレーションコードを生成するキャリブレーション回路と、
時間に応じて増加するカウントコードを生成するカウント回路と、
前記カウントコードに応答して前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードを順次転送する転送回路と、
前記カウントコードに応答して前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードを順次受信する受信回路と、
該受信回路からの前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードに応じて決定される抵抗値でデータ出力ノードをプルアップまたはプルダウンターミネーションしてデータを出力する出力ドライバと、
を備えることを特徴とする半導体メモリ装置。 - 前記転送回路と前記受信回路とが1本以上のラインで接続され、
前記受信回路が、前記ラインを介して前記転送回路から前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードを順次受信することを特徴とする請求項11に記載の半導体メモリ装置。 - 前記転送回路と前記受信回路とが第1ライン及び第2ラインで接続され、
前記受信回路が、前記第1ラインを介して前記転送回路から前記プルアップキャリブレーションコードを順次受信し、
前記受信回路が、前記第2ラインを介して前記転送回路から前記プルダウンキャリブレーションコードを順次受信することを特徴とする請求項11に記載の半導体メモリ装置。 - 前記カウントコードが、前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードの特定コードにそれぞれ対応し、前記カウントコードの値に応じて、対応する前記プルアップキャリブレーションコード及び前記プルダウンキャリブレーションコードが前記第1ライン及び前記第2ラインを介して転送されることを特徴とする請求項13に記載の半導体メモリ装置。
- 前記転送回路が、
前記プルアップキャリブレーションコードの各々を受信して前記第1ラインに転送する第1パスゲートと、
前記プルダウンキャリブレーションコードの各々を受信して前記第2ラインに転送する第2パスゲートとを備え、
前記第1パスゲート及び前記第2パスゲートが、前記カウントコードのコード値に応じてオン/オフされることを特徴とする請求項14に記載の半導体メモリ装置。 - 前記受信回路が、
前記第1ラインから転送された前記プルアップキャリブレーションコードの各々を、各コードの入力経路に転送する第3パスゲートと、
前記第2ラインから転送された前記プルダウンキャリブレーションコードの各々を、各コードの入力経路に転送する第4パスゲートとを備え、
前記第3パスゲート及び前記第4パスゲートが、前記カウントコードのコード値に応じてオン/オフされることを特徴とする請求項15に記載の半導体メモリ装置。 - 前記転送回路が、
二進コードの前記カウントコードをデコードして、前記第1パスゲート及び前記第2パスゲートをオン/オフする信号を生成するデコード部をさらに備えることを特徴とする請求項16に記載の半導体メモリ装置。 - 前記受信回路が、
二進コードの前記カウントコードをデコードして、前記第3パスゲート及び前記第4パスゲートをオン/オフする信号を生成するデコード部をさらに備えることを特徴とする請求項17に記載の半導体メモリ装置。 - 前記転送回路及び前記受信回路が、
前記カウントコード全体のうち、一部のコードを用いることを特徴とする請求項11〜18のいずれか1項に記載の半導体メモリ装置。 - 前記カウント回路が、
クロックをカウントして前記カウントコードを生成し、
生成されたカウントコードを用いて、キャリブレーション動作モードに応じて前記キャリブレーション回路のイネーブル時間を制御することを特徴とする請求項11〜18のいずれか1項に記載の半導体メモリ装置。
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110804 |
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