KR20100006886A - 터미네이션 저항 회로, 온 다이 터미네이션 장치 및 반도체메모리 장치 - Google Patents

터미네이션 저항 회로, 온 다이 터미네이션 장치 및 반도체메모리 장치 Download PDF

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Abstract

본 발명은 터미네이션 저항 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치에 관한 것으로서, 상호 병렬 연결되며 데이터 출력 패드와 접속되는 다수의 저항 유닛; 및 커팅 여부에 따라 하이 또는 로우 레벨의 퓨즈신호를 생성하는 퓨즈수단을 포함하되, 상기 다수의 저항 유닛은 상기 다수의 저항 유닛에 각각 대응하는 유닛 턴온 제어 신호- 상기 유닛 턴온 제어 신호는 적어도 상기 퓨즈신호를 포함함 -에 기초하여 개별적으로 턴온됨. 본 발명에 따르면, 메탈 옵션대신 퓨즈를 채택하여 메탈 레이어의 리비전 없이 저항 수단의 저항값 단위를 변경함으로써 기생 저항 효과를 감소시킴.
캘리브래이션, 터미네이션 회로, 퓨즈

Description

터미네이션 저항 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치{TERMINATION RESISTANCE CIRCUIT, ON DIE TERMINATION DEVICE, AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 터미네이션 저항 회로, 온 다이 터미네이션 장치(on die termination device) 및 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 출력 회로의 임피던스를 조정하는 터미네이션 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치 에 관한 것이다.
터미네이션 회로 설명을 위해 우선 온 다이 터미네이션 장치 및 반도체 메모리 장치의 캘리브래이션 회로에 대해 설명된다.
CPU, 메모리 및 게이트 어레이 등과 같이 집적회로 칩으로 구현되는 다양한 반도체 장치는 PC, 서버 또는 워크스테이션 등의 다양한 전기 제품에 채택된된다. 대부분의 경우, 상기 반도체 장치는 입력 패드를 통해 외부로부터 전송되는 각종 신호를 수신하는 수신회로와 출력 패드를 통해 내부 신호를 외부로 제공하는 출력 회로를 포함한다.
전기 제품의 동작이 고속화 됨에 따라 상기 반도체 장치간에 교환되는 신호의 스윙 폭을 감소시켜 신호전달 과정에서 발생하는 지연시간을 최소화한다. 그러나 신호의 스윙 폭이 감소될수록 노이즈 영향은 증가되고, 상기 반도체 장치간의 인터페이스에서 임피던스 부정합에 따른 신호의 반사도 심각해 진다. 상기 임피던스 부정합은 외부 노이즈, 전원 전압의 변동, 동작 온도의 변화, 제조 공정의 변화 등에 의해 발생한다. 임피던스 부정합으로 인해 데이터의 고속전송이 어렵게 되고 출력 데이터가 왜곡될 수 있다. 따라서, 수신 장치가 상기 왜곡된 출력 데이터를 수신하면 셋업/홀드 페일(setup/hold fail) 또는 입력 레벨의 판단미스 등의 문제들이 발생될 수 있다.
따라서, 고속 동작이 요구되는 메모리장치는 상기 문제의 해결을 위해 온 다이 터미네이션이라 불리우는 임피던스 매칭회로를 칩 내부의 패드 근방에 채용한다. 통상적으로 온 다이 터미네이션 스킴에 있어서, 전송 장치는 출력 회로에 의한 소스 터미네이션(Source Termination)을 수행하며, 수신 장치는 상기 입력 패드에 연결된 수신 회로에 병렬로 접속된 터미네이션 회로를 통해 병렬 터미네이션을 수행한다.
ZQ 캘리브래이션(ZQ calibration)은 캘리브래이션을 위한 노드인 ZQ 노드에서 수행되는 과정으로서 PVT(Process, Voltage, Temperature: 프로세스, 전압, 온도) 조건에 따라 변화하는 풀업(pull up) 캘리브레이션 코드(PCODE) 및 풀다 운(pull down) 캘리브래이션 코드(NCODE)를 생성하는 과정이다. ZQ 캘리브래이션 결과로 생성된 상기 코드를 이용하여 온 다이 터미네이션 장치의 저항값, 반도체 메모리 장치의 경우에는 DQ 패드의 터미네이션 저항값을 조정한다.
도1은 온 다이 터미네이션 장치 또는 반도체 메모리 장치에 채용되는 ZQ 캘리브래이션 회로를 나타내는 구성도이다.
도면에 도시된 바와 같이, 온 다이 터미네이션 장치 또는 반도체 메모리 장치에 채용되는 ZQ 캘리브래이션 회로는 풀업 캘리브래이션 저항 회로(101), 더미 캘리브래이션 저항 회로(103), 풀다운 캘리브래이션 저항 회로(105), 기준전압 발생기(107), 비교기(109, 111), 풀업 카운터(113) 및 풀다운 카운터(113)로 구성된다.
풀업 캘리브래이션 저항 회로(101)는 풀업 캘리브래이션 코드(PCODE<N:0>)에 의해 온/오프되는 다수의 풀업 저항을 포함한다. 풀업 캘리브래이션 저항 회로(101)는 ZQ 노드에 연결된 외부저항(117)과 캘리브래이션 되면서 PCODE<N:0>를 생성한다.
비교기(109)는 ZQ 핀에 연결되는 외부저항(117)과 풀업 캘리브래이션 저항부(101)가 접속되는 ZQ 노드의 전압과 기준전압 발생기(107)에서 생성되며 일반적으로 VDDQ/2로 설정되는 기준전압(VREF)을 비교하여 업/다운(UP/DOWN) 신호를 생성한다.
풀업 카운터(113)는 비교기(109)로부터 출력되는 업/다운 신호에 기초하여 PCODE<N:0>를 생성한다. 생성된 PCODE<N:0>는 풀업 캘리브래이션 저항 회로(101)의 병렬 저항을 온/오프하여 저항값을 조절한다. 풀업 캘리브래이션 저항 회로(101)의 조절된 저항값은 다시 ZQ 노드의 전압을 변동시킨다.
상기된 과정이 반복됨으로써 풀업 캘리브래이션 저항 회로(101)의 전체 저항값은 외부저항(117)의 저항값, 일반적으로 240오옴과 일치된다. 이로써 풀업 캘리브레이션 과정이 완성된다.
더미 캘리브래이션 저항 회로(103)는 풀업 캘리브래이션 저항 회로(101)와 동일한 구성이다. 풀다운 캘리브래이션 저항 회로(105)는 풀다운 캘리브래이션 코드(NCODE<N:0>)에 의해 온/오프되는 다수의 풀다운 저항을 포함한다.
더미 캘리브래이션 저항 회로(103)와 풀다운 캘리브래이션 저항 회로(105)는 풀업 캘리브래이션 저항 회로(101)에 의해 생성된 PCODE<N:0>에 기초하여 NCODE<N:0>를 생성한다.
상기 풀업 캘리브래이션 과정에 의해 생성되는 PCODE<N:0>는 더미 캘리브래이션 저항 회로(103)로 입력되어 더미 캘리브래이션 저항 회로(103)의 전체 저항값이 결정된다. 따라서 더미 캘리브래이션 저항 회로(103)는 풀업 캘리브래이션 저항 회로(101)와 동일한 저항값을 갖는다.
이후 풀다운 캘리브래이션 과정이 수행된다.
상기 풀업 캘리브래이션 과정과 유사하게, 노드a의 전압이 기준전압(VREF)과 일치하도록, 즉 풀다운 캘리브래이션 저항 회로(105)의 전체 저항값이 더미 캘리브래이션 저항 회로(103)의 전체 저항값과 일치하도록 캘리브래이션 된다.
상기 풀업 및 풀다운 캘리브래이션 과정에 의해 생성된 PCODE<N:0> 및 NCODE<N:0>에 의해, 풀업 및 풀다운 터미네이션 저항값이 결정된다. 이로써 온 다이 터미네이션 장치의 저항값 또는 반도체 메모리 장치의 DQ 패드의 풀업 및 풀다운 터미네이션 저항값이 결정된다. 예를 들어 반도체 메모리 장치의 경우, DQ 패드의 풀업 및 풀다운 저항은 도1의 풀업 및 풀다운 캘리브래이션 저항 회로(101, 105)와 동일한 레이아웃이다.
도2는 풀업 및 풀다운 터미네이션 저항 회로를 나타내는 구성도이다.
도면에 도시된 바와 같이, 예를 들어 반도체 메모리 장치의 경우, DQ 패드의 출력 드라이버에 구비된 풀업 및 풀다운 터미네이션 저항 회로는 데이터를 출력하기 위한 풀업 터미네이션 저항 회로(201)와 풀다운 터미네이션 저항 회로(205), 상기 풀업 터미네이션 저항 회로(201)와 풀다운 터미네이션 저항 회로(205)의 입력단에 각각 구비된 프리 드라이버(203, 207)를 포함한다.
프리 드라이버(203, 207)가 출력하는 신호에 의해 풀업 터미네이션 저항 회로(201)가 턴온되어 DQ 핀을 하이 상태로 유지시키고, 프리 드라이버(203, 207)가 출력하는 신호에 의해 풀다운 터미네이션 저항 회로(205)가 턴온되어 DQ 핀을 로우 상태로 유지시킨다. 즉, 풀업 터미네이션 또는 풀다운 터미네이션에 의해 하이 레벨 또는 로우 레벨의 데이터를 출력한다.
여기서, 풀업 터미네이션 저항 회로(201)와 풀다운 터미네이션 저항 회로(205)의 턴온 저항의 개수는 PCODE<N:0>와 NCODE<N:0>의 구체적인 코드값에 의해 결정된다. 즉, 풀업 터미네이션 저항 회로(201)와 풀다운 터미네이션 저항 회 로(205)의 턴온 여부는 프리 드라이버(203, 207)가 출력하는 PCODE<N:0>와 NCODE<N:0>의 논리 상태에 따라 결정되지만, 터미네이션 저항 회로(201, 205)을 구성하는 개별 저항의 온/오프는 PCODE<N:0>와 NCODE<N:0>의 구체적인 코드값에 의해 결정된다.
프리 드라이버(203, 207)로 입력되는 DQp_CTRL, DQn_CTRL은 여러 제어신호를 나타낸다.
한편, 풀업 터미네이션 저항 회로(201)와 풀다운 터미네이션 저항 회로(205)의 타겟 저항값은 반드시 캘리브래이션 저항 회로(101, 103, 105)의 저항값, 예를 들어 240오옴과 일치될 필요는 없으며, 예를 들어 120오옴, 60오옴 등의 값이 될 수 있다.
이하에서는 종래의 터미네이션 회로에 대해 자세히 살펴본다.
도3은 도2의 풀업 및 풀다운 터미네이션 저항 회로를 나타내는 구성도이고, 도4는 도3에 도시된 저항 유닛의 상세 구성도이다.
도3, 4에 도시된 바와 같이, 풀업 터미네이션 저항 회로(301) 및 풀다운 터미네이션 저항 회로(303)는 각각 저항 유닛(401, 403) 및 인에이블 제어부(311, 313)로 구성된다.
인에이블 제어부(311, 313)는 각각 2개의 낸드 게이트 또는 노어 게이트로 구성된다. 인에이블 제어부(311, 313)는 하이 인에이블되는 제1 제어 신호(CAL_EN) 에 응하여 풀업 터미네이션 저항 회로(301) 및 풀다운 터미네이션 저항 회로(303)로 입력되는 신호의 전달을 제어한다. 이하에서는 제어 신호(CAL_EN)가 하이 인에이블된 상태가 설명된다. 풀업 터미네이션 저항 회로(301)의 인에이블 제어부(311)는 풀업 캘리브래이션 과정에 의해 생성된 PCODE<4:0>(N=4)를 반전하여 제2 제어 신호(UP<4:0>)를 출력한다. 풀다운 터미네이션 저항 회로(303)의 인에이블 제어부(313)는 풀다운 캘리브래이션 과정에 의해 생성된 NCODE<4:0>(N=4)를 제3 제어 신호(DN<4:0>)로서 출력한다. 또한, 인에이블 제어부(311, 313)는 DQ 패드로 출력되는 데이터 신호의 논리 레벨에 따라 하이 인에이블되거나 로우 인에이블되는 제4 제어 신호(HI_EN) 및 제5 제어 신호(LO_EN)를 각각 반전하여 제6 제어 신호(UP<5>) 및 제7 제어 신호(DN<5>)를 출력한다. 로우 레벨의 제6 제어 신호(UP<5>)는 하이 레벨의 데이터 신호를 반영하며, 하이 레벨의 제7 제어 신호(DN<5>)는 로우 레벨의 데이터 신호를 반영한다.
도4에 도시된 바와 같이, 저항 유닛(401, 403)은 각각 다수개의 병렬 피모스 트랜지스터 및 엔모스 트랜지스터로 구성된다. 제6 제어 신호(UP<5>) 및 제7 제어 신호(DN<5>)는 저항 유닛(401, 403)의 턴온을 제어하며, 제2 제어 신호(UP<4:0>) 및 제3 제어 신호(DN<4:0>)의 개별 코드값은 저항 유닛(401, 403)을 구성하는 개별 트랜지스터의 턴온을 제어한다. 저항 유닛(401, 403)이 턴온된 상태에서, 개별 트랜지스터의 턴온 여부에 따라 저항 유닛(401, 403)의 저항값이 결정된다.
본 명세서에서 저항 유닛(401, 403)의 전체 저항값은 240오옴으로 설명된다.
한편, 반도체 메모리 장치의 설계상 필연적으로 기생 저항이 존재한다. 예를 들어, 풀업 및 풀다운 터미네이션 저항 회로의 경우 DQ 패드까지의 경로에 기생 저항이 존재한다. 풀업 및 풀다운 터미네이션 저항 회로는 예를 들어 34오옴의 목표 저항값을 의도하여 240오옴 단위의 저항 수단을 7개로 구성하는데, 사용되는 저항 수단의 개수가 많아질수록 상기 기생 저항의 영향이 커지게 되고 따라서 풀업 또는 풀다운 터미네이션 저항 회로의 전체 저항값을 원래 의도하였던 목표 저항값으로 조정할 수 없다는 문제가 있다. 상기 문제점을 해소하기 위한 종래기술에 따르면, 상기 저항 수단의 저항값 단위를 240오옴보다 작게 변경한다. 이로써 기생 저항의 영향을 감소시킨다.
도5는 종래기술로서 다수의 저항 유닛을 포함하는 풀업 및 풀다운 터미네이션 저항 회로를 나타내는 구성도이다.
도면에 도시된 바와 같이, 풀업 및 풀다운 터미네이션 저항 회로(501, 503)는 각각 240오옴 단위의 저항 유닛(401, 403)을 다수개 구비한다. 도5는 예를 들어 4개의 저항 유닛(401, 403)이 병렬 접속되는 실시예를 도시한다. 각 저항 유닛(401, 403)의 출력단에는 메탈 옵션(metal option, 505)이 구비된다. 도5는 메탈 옵션(505)이 4개의 저항 유닛(401, 403) 중 일부에 구비된 실시예를 도시한다.
이러한 종래기술에 따르면, 메탈 옵션(505)의 선택적 단락에 따라 240오옴 단위의 저항 유닛(401, 403)이 다수로 구성된 저항 수단의 저항값 단위가 240오옴으로부터, 예를 들어 120오옴, 60오옴 등으로 변경되며 따라서 기생 저항의 영향이 감소된다.
그러나 이러한 종래기술에 따르면 메탈 옵션(505)의 선택적 단락을 위해 메탈 레이어가 리비전(revision)되어야 하는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로, 메탈 옵션대신 퓨즈를 채택하여 메탈 레이어의 리비전 없이 저항 수단의 저항값 단위를 변경함으로써 기생 저항 효과를 감소시킬 수 있는 터미네이션 저항 회로, 온 다이 터미네이션 장치 및 반도체 메모리 장치를 제공하는데 그 목적이 있다.
본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 목적을 달성하기 위해 본 발명은 상호 병렬 연결되며 데이터 출력 패드와 접속되는 다수의 저항 유닛; 및 커팅 여부에 따라 하이 또는 로우 레벨의 퓨즈신호를 생성하는 퓨즈수단을 포함하되, 상기 다수의 저항 유닛은 상기 다수의 저항 유닛에 각각 대응하는 유닛 턴온 제어 신호- 상기 유닛 턴온 제어 신호는 적어도 상기 퓨즈신호를 포함함 -에 기초하여 개별적으로 턴온되는 터미네이션 저항 회로를 제공한다.
바람직하게, 상기 다수의 저항 유닛은 각각 캘리브래이션 신호에 기초하여 내부 트랜지스터의 턴온을 제어한다.
상기 유닛 턴온 제어 신호는 출력 데이터의 논리 레벨을 반영하는 제어 신호를 더 포함한다.
상기 퓨즈수단은 커팅되었을 때 로우 레벨의 퓨즈신호를 출력하고, 커팅되지 않았을 때 하이 레벨의 퓨즈신호를 출력한다.
또한, 상기 목적을 달성하기 위해 본 발명은 상호 병렬 연결되며 캘리브래이션 코드에 의해 개별적으로 턴온 제어되는 다수의 저항에 의해 형성되는 전압과 기준 전압을 비교하여 상기 캘리브래이션 코드를 갱신하는 캘리브래이션수단; 상호 병렬 연결되며 입출력 패드와 접속되어 상기 캘리브래이션 코드에 기초하여 내부 트랜지스터의 턴온을 제어하는 다수의 저항 유닛; 및 커팅 여부에 따라 하이 또는 로우 레벨의 퓨즈신호를 생성하는 퓨즈수단을 포함하되, 상기 다수의 저항 유닛은 상기 다수의 저항 유닛에 각각 대응하는 유닛 턴온 제어 신호- 상기 유닛 턴온 제어 신호는 적어도 상기 퓨즈신호를 포함함 -에 기초하여 개별적으로 턴온되는 온 다이 터미네이션 장치를 제공한다.
그리고, 상기 목적을 달성하기 위해 본 발명은 상호 병렬 연결되며 캘리브래이션 코드에 의해 개별적으로 턴온 제어되는 다수의 저항에 의해 형성되는 전압과 기준 전압을 비교하여 상기 캘리브래이션 코드를 갱신하는 캘리브래이션수단; 상호 병렬 연결되며 데이터 출력 패드와 접속되어 상기 캘리브래이션 코드에 기초하여 내부 트랜지스터의 턴온을 제어하는 다수의 저항 유닛; 및 커팅 여부에 따라 하이 또는 로우 레벨의 퓨즈신호를 생성하는 퓨즈수단을 포함하되, 상기 다수의 저항 유닛은 상기 다수의 저항 유닛에 각각 대응하는 유닛 턴온 제어 신호- 상기 유닛 턴온 제어 신호는 적어도 상기 퓨즈신호를 포함함 -에 기초하여 개별적으로 턴온되는 반도체 메모리 장치를 제공한다.
본 발명에 따르면, 메탈 옵션대신 퓨즈를 채택하여 메탈 레이어의 리비전 없이 저항 수단의 저항값 단위를 변경함으로써 기생 저항 효과를 감소시킬 수 있다.
이하의 내용은 단지 본 발명의 원리를 예시한다. 그러므로 당업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 본 발명의 원리를 구현하고 본 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다. 또한, 본 명세서에 열거된 모든 조건부 용어 및 실시예들은 원칙적으로, 본 발명의 개념이 이해되도록 하기 위한 목적으로만 명백히 의도되고, 이와 같이 특별히 열거된 실시예들 및 상태들에 제한적이지 않는 것으로 이해되어야 한다. 또한, 본 발명의 원리, 관점 및 실시예들 뿐만 아니라 특정 실시예를 열거하는 모든 상세한 설명은 이러한 사항의 구조적 및 기능적 균등물을 포함하도록 의도되는 것으로 이해되어야 한다. 또한 이러한 균등물들은 현재 공지된 균등물뿐만 아니라 장래에 개발될 균등물 즉 구조와 무관하게 동일한 기능을 수행하도록 발명된 모든 소자를 포함하는 것으로 이해되어야 한다.
상술한 목적, 특징 및 장점들은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 우선 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
도6은 본 발명의 일실시예에 따른 풀업 및 풀다운 터미네이션 저항 회로를 나타내는 구성도이다.
도6에 도시된 바와 같이, 본 발명의 일실시예에 따른 풀업 및 풀다운 터미네이션 저항 회로(601, 603)는 각각 인에이블 제어부(701, 703)를 포함한다. 인에이블 제어부(701, 703)는 하이 인에이블되는 제1 제어 신호(CAL_EN)에 응하여 풀업 터미네이션 저항 회로(601) 및 풀다운 터미네이션 저항 회로(603)로 입력되는 신호의 전달을 제어한다. 이하에서는 제어 신호(CAL_EN)가 하이 인에이블된 상태가 설명된다. 풀업 터미네이션 저항 회로(601)의 인에이블 제어부(701)는 풀업 캘리브래이션 과정에 의해 생성된 PCODE<4:0>(N=4)를 반전하여 제2 제어 신호(UP<4:0>)를 출력한다. 풀다운 터미네이션 저항 회로(603)의 인에이블 제어부(703)는 풀다운 캘 리브래이션 과정에 의해 생성된 NCODE<4:0>(N=4)를 제3 제어 신호(DN<4:0>)로서 출력한다. 또한, 인에이블 제어부(701, 703)는 DQ 패드로 출력되는 데이터 신호의 논리 레벨에 따라 하이 인에이블되거나 로우 인에이블되는 제4 제어 신호(HI_EN) 및 제5 제어 신호(LO_EN)를 각각 반전하여 제6 제어 신호(UP<5>) 및 제7 제어 신호(DN<5>)를 출력한다. 로우 레벨의 제6 제어 신호(UP<5>)는 하이 레벨의 데이터 신호를 반영하며, 하이 레벨의 제7 제어 신호(DN<5>)는 로우 레벨의 데이터 신호를 반영한다.
한편, 도면에 도시되지는 않았으나 본 발명의 일실시예에 따르면 풀업 및 풀다운 터미네이션 저항 회로(601, 603)는 예를 들어 2개의 퓨즈를 구비하며, 상기 2개 퓨즈 각각은 퓨즈 커팅 여부에 따라 하이 레벨(VDDQ) 또는 로우 레벨(VSSQ)의 퓨즈신호(FUSE<0>, FUSE<1>)를 출력한다.
인에이블 제어부(701, 703)는 퓨즈신호(FUSE<0>, FUSE<1>)에 기초하여 저항 유닛(401, 403)을 선택적으로 턴온시킨다.
풀업 및 풀다운 터미네이션 저항 회로(601, 603)는 각각 240오옴 단위의 저항 유닛(401, 403)을 다수개 구비하는 저항 수단을 포함한다. 도6은 예를 들어 4개의 병렬 접속된 저항 유닛(401, 403)에 의해 저항 수단이 구성되는 실시예를 도시한다.
전술된 바와 같이, 저항 유닛(401, 403)은 각각 다수개의 병렬 피모스 트랜 지스터 및 엔모스 트랜지스터로 구성된다. 인에이블 제어부(701, 703)로부터 출력되는 제6 제어 신호(UP<5>) 및 제7 제어 신호(DN<5>)는 다수의 저항 유닛(401, 403)중 일부 저항 유닛의 턴온을 제어하며, 제2 제어 신호(UP<4:0>) 및 제3 제어 신호(DN<4:0>)의 개별 코드값은 저항 유닛(401, 403)을 구성하는 개별 트랜지스터의 턴온을 제어한다. 저항 유닛(401, 403)이 턴온된 상태에서, 개별 트랜지스터의 턴온 여부에 따라 저항 유닛(401, 403)의 저항값이 결정된다. 도6은 제6 제어 신호(UP<5>) 및 제7 제어 신호(DN<5>)가 다수의 저항 유닛(401, 403)중 1개 저항 유닛의 턴온을 제어하는 실시예를 도시한다.
한편, 인에이블 제어부(701, 703)로부터 출력되는 퓨즈신호(FUSE<0>, FUSE<1>, FUSEb<0>, FUSEb<1>)는 다수의 저항 유닛(401, 403)중 나머지 저항 유닛의 턴온을 제어한다. 나머지 저항 유닛은 제6 제어 신호(UP<5>) 및 제7 제어 신호(DN<5>)에 의해 턴온 제어되는 저항 유닛을 제외한 것이다. 도6은 퓨즈신호(FUSE<0>, FUSE<1>, FUSEb<0>, FUSEb<1>)가 다수의 저항 유닛(401, 403)중 나머지 3개 저항 유닛의 턴온을 제어하는 실시예를 도시한다.
퓨즈신호(FUSE<0>, FUSE<1>, FUSEb<0>, FUSEb<1>)에 의해 턴온 제어되는 저항 유닛(401, 403)의 경우, 예를 들어 도4에서 제6 제어 신호(UP<5>)가 퓨즈신호(FUSE<0>, FUSE<1>, FUSEb<0>, FUSEb<1>)로 대체된다.
정리하면, 제6 제어 신호(UP<5>), 제7 제어 신호(DN<5>) 및 퓨즈신호(FUSE<0>, FUSE<1>, FUSEb<0>, FUSEb<1>)은 다수개 저항 유닛(401, 403)의 턴온을 제어하며, 저항 유닛(401, 403)이 턴온된 상태에서, PCODE<4:0> 및 NCODE<4:0> 를 각각 반영하는 제2 제어 신호(UP<4:0>) 및 제3 제어 신호(DN<4:0>)의 개별 코드값은 저항 유닛(401, 403)을 구성하는 개별 트랜지스터의 턴온을 제어한다.
결국, 제6 제어 신호(UP<5>), 제7 제어 신호(DN<5>) 및 퓨즈신호(FUSE<0>, FUSE<1>, FUSEb<0>, FUSEb<1>)에 의해 턴온 제어되는 다수개 저항 유닛(401, 403)에 의해 저항 수단의 저항값 단위가 변경된다. 도6에 도시된 실시예에 따르면 저항 수단의 선택 가능한 저항값 단위는 240오옴, 120오옴, 80오옴, 60오옴이다.
예를 들어, 퓨즈가 커팅되어 퓨즈신호(FUSE<0>, FUSE<1>)가 모두 로우 레벨 상태가 되면 도6에 도시된 풀업 터미네이션 저항 회로(601)의 저항 유닛(401)이 모두 턴온되어 저항 수단의 저항값 단위는 60오옴이 된다.
반대로 퓨즈가 커팅되지 않아 퓨즈신호(FUSE<0>, FUSE<1>)가 모두 하이 레벨 상태를 유지하면 도6에 도시된 풀업 터미네이션 저항 회로(601)의 저항 유닛(401)이 모두 턴오프되어 저항 수단의 저항값 단위는 240오옴이 된다.
한편, 2개 퓨즈중 어느 하나만 커팅되어 퓨즈신호(FUSE<1>)만 로우 레벨 상태가 되면 도6에 도시된 풀업 터미네이션 저항 회로(601)의 저항 유닛(401)이 2개만 턴온되어 저항 수단의 저항값 단위는 120오옴이 된다.
반대로, 2개 퓨즈중 어느 하나만 커팅되어 퓨즈신호(FUSE<0>)만 로우 레벨 상태가 되면 도6에 도시된 풀업 터미네이션 저항 회로(601)의 저항 유닛(401)이 3개만 턴온되어 저항 수단의 저항값 단위는 80오옴이 된다.
도7은 도6에 도시된 인에이블 제어부의 상세 구성도이다.
도면에 도시된 바와 같이, 일실시예로서 인에이블 제어부(701, 703)는 각각 4개의 낸드 게이트 또는 노어 게이트로 구성된다. 하이 인에이블되는 제1 제어 신호(CAL_EN)는 모든 게이트로 입력되어 각 게이트의 출력이 제어된다. 제어 신호(CAL_EN)가 하이 인에이블된 상태에서, 인에이블 제어부(701)는 PCODE<4:0>(N=4)를 반전하여 제2 제어 신호(UP<4:0>)를 출력한다. 인에이블 제어부(703)는 NCODE<4:0>(N=4)를 제3 제어 신호(DN<4:0>)로서 출력한다. 인에이블 제어부(701, 703)는 데이터 신호의 논리 레벨에 따라 하이 인에이블되거나 로우 인에이블되는 제4 제어 신호(HI_EN) 및 제5 제어 신호(LO_EN)를 각각 반전하여 제6 제어 신호(UP<5>) 및 제7 제어 신호(DN<5>)를 출력한다. 로우 레벨의 제6 제어 신호(UP<5>)는 하이 레벨의 데이터 신호를 반영하며, 하이 레벨의 제7 제어 신호(DN<5>)는 로우 레벨의 데이터 신호를 반영한다. 인에이블 제어부(701)는 퓨즈신호(FUSE<0>, FUSE<1>)를 반전없이 출력한다. 인에이블 제어부(703)는 반전된 퓨즈신호(FUSEb<0>, FUSEb<1>)를 출력한다.
이상에서 설명된 본 발명은 일실시예로서 터미네이션 저항 회로를 중심으로 설명되었으나, 본 발명의 일실시예에 따른 터미네이션 저항 회로는, 다른 일실시예로서 온 다이 터미네이션 장치 및 반도체 메모리 장치에서 구현될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어서 명백하다 할 것이다.
도1은 온 다이 터미네이션 장치 또는 반도체 메모리 장치에 채용되는 ZQ 캘리브래이션 회로를 나타내는 구성도,
도2는 풀업 및 풀다운 터미네이션 저항 회로를 나타내는 구성도,
도3은 도2의 풀업 및 풀다운 터미네이션 저항 회로를 나타내는 구성도,
도4는 도3에 도시된 저항 유닛의 상세 구성도,
도5는 종래기술로서 다수의 저항 유닛을 포함하는 풀업 및 풀다운 터미네이션 저항 회로를 나타내는 구성도,
도6은 본 발명의 일실시예에 따른 풀업 및 풀다운 터미네이션 저항 회로를 나타내는 구성도,
도7은 도6에 도시된 인에이블 제어부의 상세 구성도이다.

Claims (10)

  1. 상호 병렬 연결되며 데이터 출력 패드와 접속되는 다수의 저항 유닛; 및
    커팅 여부에 따라 하이 또는 로우 레벨의 퓨즈신호를 생성하는 퓨즈수단
    을 포함하되,
    상기 다수의 저항 유닛은
    상기 다수의 저항 유닛에 각각 대응하는 유닛 턴온 제어 신호- 상기 유닛 턴온 제어 신호는 적어도 상기 퓨즈신호를 포함함 -에 기초하여 개별적으로 턴온되는
    터미네이션 저항 회로.
  2. 제1항에 있어서,
    상기 다수의 저항 유닛은 각각
    캘리브래이션 신호에 기초하여 내부 트랜지스터의 턴온을 제어하는
    터미네이션 저항 회로.
  3. 제1항에 있어서,
    상기 유닛 턴온 제어 신호는
    출력 데이터의 논리 레벨을 반영하는 제어 신호
    를 더 포함하는 터미네이션 저항 회로.
  4. 제1항에 있어서,
    상기 퓨즈수단은
    커팅되었을 때 로우 레벨의 퓨즈신호를 출력하고, 커팅되지 않았을 때 하이 레벨의 퓨즈신호를 출력하는
    터미네이션 저항 회로.
  5. 상호 병렬 연결되며 캘리브래이션 코드에 의해 개별적으로 턴온 제어되는 다수의 저항에 의해 형성되는 전압과 기준 전압을 비교하여 상기 캘리브래이션 코드를 갱신하는 캘리브래이션수단;
    상호 병렬 연결되며 입출력 패드와 접속되어 상기 캘리브래이션 코드에 기초하여 내부 트랜지스터의 턴온을 제어하는 다수의 저항 유닛; 및
    커팅 여부에 따라 하이 또는 로우 레벨의 퓨즈신호를 생성하는 퓨즈수단
    을 포함하되,
    상기 다수의 저항 유닛은
    상기 다수의 저항 유닛에 각각 대응하는 유닛 턴온 제어 신호- 상기 유닛 턴온 제어 신호는 적어도 상기 퓨즈신호를 포함함 -에 기초하여 개별적으로 턴온되는
    온 다이 터미네이션 장치.
  6. 제5항에 있어서,
    상기 유닛 턴온 제어 신호는
    출력 데이터의 논리 레벨을 반영하는 제어 신호
    를 더 포함하는 온 다이 터미네이션 장치.
  7. 제5항에 있어서,
    상기 퓨즈수단은
    커팅되었을 때 로우 레벨의 퓨즈신호를 출력하고, 커팅되지 않았을 때 하이 레벨의 퓨즈신호를 출력하는
    온 다이 터미네이션 장치.
  8. 상호 병렬 연결되며 캘리브래이션 코드에 의해 개별적으로 턴온 제어되는 다수의 저항에 의해 형성되는 전압과 기준 전압을 비교하여 상기 캘리브래이션 코드를 갱신하는 캘리브래이션수단;
    상호 병렬 연결되며 데이터 출력 패드와 접속되어 상기 캘리브래이션 코드에 기초하여 내부 트랜지스터의 턴온을 제어하는 다수의 저항 유닛; 및
    커팅 여부에 따라 하이 또는 로우 레벨의 퓨즈신호를 생성하는 퓨즈수단
    을 포함하되,
    상기 다수의 저항 유닛은
    상기 다수의 저항 유닛에 각각 대응하는 유닛 턴온 제어 신호- 상기 유닛 턴온 제어 신호는 적어도 상기 퓨즈신호를 포함함 -에 기초하여 개별적으로 턴온되는
    반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 유닛 턴온 제어 신호는
    출력 데이터의 논리 레벨을 반영하는 제어 신호
    를 더 포함하는 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 퓨즈수단은
    커팅되었을 때 로우 레벨의 퓨즈신호를 출력하고, 커팅되지 않았을 때 하이 레벨의 퓨즈신호를 출력하는
    반도체 메모리 장치.
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