KR101839881B1 - 임피던스 조절회로 및 이를 포함하는 반도체 장치 - Google Patents

임피던스 조절회로 및 이를 포함하는 반도체 장치 Download PDF

Info

Publication number
KR101839881B1
KR101839881B1 KR1020110116074A KR20110116074A KR101839881B1 KR 101839881 B1 KR101839881 B1 KR 101839881B1 KR 1020110116074 A KR1020110116074 A KR 1020110116074A KR 20110116074 A KR20110116074 A KR 20110116074A KR 101839881 B1 KR101839881 B1 KR 101839881B1
Authority
KR
South Korea
Prior art keywords
pull
impedance
control code
impedance control
response
Prior art date
Application number
KR1020110116074A
Other languages
English (en)
Other versions
KR20130050821A (ko
Inventor
고형준
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110116074A priority Critical patent/KR101839881B1/ko
Priority to US13/610,621 priority patent/US9077332B2/en
Publication of KR20130050821A publication Critical patent/KR20130050821A/ko
Application granted granted Critical
Publication of KR101839881B1 publication Critical patent/KR101839881B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명의 실시예에 따른 임피던스 조절회로는, 외부저항이 연결되는 제1노드의 전압을 이용해 풀업 임피던스 제어코드를 생성하는 풀업 코드생성부; 상기 풀업 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지고 상기 제1노드를 풀업 구동하는 풀업 임피던스부; 각각이 상기 풀업 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지며, 제1 내지 제M선택신호(단, M은 자연수) 각각에 응답해 활성화/비활성화되고, 제2노드를 풀업 구동하는 제1 내지 제M더미 임피던스부; 상기 제2노드의 전압을 이용해 풀다운 임피던스 제어코드를 생성하는 풀다운 코드생성부; 및 각각이 상기 풀다운 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지며, 상기 제1 내지 제M선택신호 각각에 응답해 활성화/비활성화되고, 상기 제2노드를 풀다운 구동하는 제1 내지 제M풀다운 임피던스부를 포함할 수 있다.

Description

임피던스 조절회로 및 이를 포함하는 반도체 장치{CIRCUIT FOR CONTROLLING IMPEDANCE AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은 임피던스 값을 조절하기 위한 임피던스 제어코드를 생성하는 임피던스 조절 회로에 관한 것이다.
CPU, 메모리 및 게이트 어레이 등과 같이 집적회로 칩으로 구현되는 다양한 반도체장치들(semiconductor devices)은 퍼스널 컴퓨터, 서버 또는 워크스테이션과 같은 다양한 전기적 제품 내로 합체된다. 대부분의 경우에, 반도체장치는 외부에서 전송되는 각종 신호들을 입력패드를 통해 수신하기 위한 수신회로와 내부의 신호를 출력패드를 통해 외부로 제공하기 위한 출력회로를 가지고 있다.
한편, 전기적 제품의 동작 스피드가 고속화 됨에 따라 반도체장치들간에 인터페이스되는 신호의 스윙(swing)폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(impedancd mismatching, 부정합이라고도 함)에 따른 신호의 반사도 심각해진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화등에 기인하여 발생한다. 임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 반도체장치의 데이터 출력단으로부터 출력되는 출력데이터가 왜곡될 수 있다. 따라서, 수신 측의 반도체장치가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일(setup/hold fail) 또는 입력레벨의 판단미스 등의 문제들이 빈번히 야기될 수 있다.
특히, 동작스피드의 고속화가 요구되는 메모리장치는 상술한 문제들의 해결을 위해 온 다이 터미네이션이라 불리우는 임피던스 매칭회로를 집적회로 칩내의 패드 근방에 채용하고 있다. 통상적으로 온 다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소오스 터미네이션이 행해지고, 수신측에서는 상기 입력패드에 연결된 수신회로에 대하여 병렬로 연결된 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.
ZQ캘리브래이션(ZQ calibration)이란 PVT(Process, Voltage, Temperature: 프로세스, 전압, 온도) 조건이 변함에 따라 변화하는 임피던스 코드를 생성하는 과정을 말하는데, ZQ캘리브래이션 결과로 생성된 임피던스 코드를 이용하여 터미네이션 임피던스 값을 조절하게 된다. 일반적으로 캘리브래이션의 기준이 되는 외부저항이 연결되는 패드를 ZQ패드(ZQ PAD)라 하는데, 이러한 이유로 ZQ캘리브래이션이라는 용어가 주로 사용된다.
이하, 캘리브래이션을 수행하는 임피던스 조절회로(10)에 대해 알아보기로 한다.
도 1a은 종래의 임피던스 조절회로(10) 및 임피던스 조절회로 제어부(15)를 나타낸 도면이다.
임피던스 조절회로 제어부(15)는 임피던스 조절회로(10)의 동작을 제어하는데, 도 1b와 함께 자세히 설명하기로 한다.
도 1a에 도시된 종래의 임피던스 조절회로(10)는 풀업 임피던스부(40), 더미 입피던스부(60), 풀다운 임피던스부(90), 풀업 및 풀다운 비교부(20, 70), 풀업 및 풀다운 카운터부(30, 80)를 포함하여 구성된다.
캘리브래이션 동작이 시작되면 캘리브래이션 활성화 신호(CAL_EN)가 활성화된다. 활성화된 캘리브래이션 활성화 신호(CAL_EN)에 응답하여 풀업 비교부(20)가 ZQ패드(ZQ PAD)에 연결된 외부저항(RZQ, 이하 240Ω이라고 가정함)과 풀업 임피던스부(40)의 전압분배에 의해 생성되는 제1노드(ZQ노드)의 전압과 기준전압(VREF, 일반적으로 VDD/2로 설정됨)을 비교하고 비교결과에 따라 제1업/다운 신호(UP/DN1)를 생성한다.
캘리브래이션 활성화 신호(CAL_EN)가 활성화되면 풀업 카운터부(30)는 제1업/다운 신호(UP/DN1)를 입력받아 풀업 임피던스 제어코드(PCODE<N:0>)를 생성한다. 풀업 임피던스 제어코드(PCODE<N:0>)는 풀업 임피던스부(40)내의 병렬 저항들(각각의 임피던스 값은 binary weight에 맞게 설계됨)을 온/오프하여 풀업 임피던스부(40)의 임피던스 값을 조절한다. 조절된 풀업 임피던스부(40)의 임피던스 값은 다시 제1노드(ZQ노드)의 전압에 영향을 주고 상기한 바와 같은 동작이 반복된다. 결과적으로, 풀업 임피던스부(40)의 전체 임피던스 값이 외부저항(RZQ)의 임피던스 값과 같아질 때까지 캘리브래이션 동작이 반복된다(풀업 캘리브래이션).
상술한 풀업 캘리브래이션 동작에 의해 생성되는 풀업 임피던스 제어코드(PCODE<N:0>)는 더미 임피던스부(60)에 입력되어 더미 임피던스부(60)의 전체 임피던스 값을 결정하게 된다.
이제 풀다운 캘리브래이션 동작이 시작되는데 풀다운 캘리브래이션 동작은 풀업 캘리브래이션의 경우와 비슷하다. 캘리브래이션 활성화 신호(CAL_EN)가 활성화되면 비교동작을 수행하여 제2업/다운신호(UP/DN2)를 생성하는 풀다운 비교부(70)와 캘리브래이션 활성화 신호(CAL_EN)가 활성화되면 제2업/다운 신호(UP/DN2)를 입력받아 풀다운 임피던스 제어코드(NCODE<N:0>)를 생성하는 풀다운 카운터부(80)를 사용하여 제2노드(A노드)의 전압이 기준전압(VREF)과 같아지도록, 즉 풀다운 임피던스부(90)의 전체 임피던스 값이 더미 임피던스부(60)의 전체 임피던스 값과 같아지도록 캘리브래이션 된다(풀다운 캘리브래이션).
도 1b는 도 1a에 도시된 종래의 임피던스 조절회로 제어부(15)를 나타낸 도면이다.
임피던스 조절회로 제어부(15)는 클럭 카운터부(15A)와 제어논리부(15B)를 포함한다. 클럭 카운터부(15A)는 클럭(CLK)을 카운팅해 카운팅 코드(CNT<Y:0>)를 출력한다. 구체적으로 캘리브래이션(calibration) 명령(ZQC)이 인에이블되어 입력되는 순간부터 클럭(CLK)이 인에이블되어 입력될 때마다 클럭 카운터부(15A)는 자신의 코드(CNT<Y:0>)값을 증가시킨다. 제어논리부(15B)는 캘리브래이션 동작의 종류에 따라 카운팅 코드(CNT<Y:0>)의 값이 일정 값에 도달할 때까지 임피던스 조절회로(10)를 동작시킨다. 예를 들어, 제어논리부(15B)는 쇼트 캘리브래이션(short calibration)모드인 경우에 카운팅코드(CNT<Y:0>)가 64가 될 때까지 캘리브래이션 활성화 신호(CAL_EN)를 활성화시켜 임피던스 조절회로(10)가 동작되도록 한다. 또한 제어논리부(15B)는 롱 캘리브래이션(long calibration) 모드인 경우에 카운팅 코드(CNT<Y:0>)가 512(또는 256)가 될 때까지 캘리브래이션 활성화 신호(CAL_EN)를 활성화시켜 임피던스 조절회로(10)가 동작되도록 한다.
도 2는 다수의 풀업 터미네이션부(220A, 220B, ..., 220C)와 다수의 풀다운 터미네이션부(270A, 270B, ..., 270C)를 포함하는 종래의 터미네이션 회로를 나타낸 도면이다. 터미네이션 회로란, 도 1에 도시된 임피던스 조절회로(10)에서 생성된 임피던스 제어코드(PCODE<N:0>, NCODE<N:0>)를 전달받아 인터페이스 패드(INTERFACE PAD)를 터미네이션하는 회로를 말한다. 각각의 풀업 터미네이션부(220A, 220B, ..., 220C)의 임피던스 값과 각각의 풀다운 터미네이션부(270A, 270B, ..., 270C)의 임피던스 값은 같을 수도 있고 다를 수도 있다.(이하에서 각각의 모든 터미네이션부(220A, 220B, ..., 220C, 270A, 270B, ..., 270C)의 임피던스 값은 240옴(Ω)이라고 가정하고 설명한다.)
다수의 풀업 터미네이션부(220A, 220B, ..., 220C) 각각은 풀업 임피던스부(40)와 유사하게 설계된다. 또한 같은 풀업 임피던스 제어코드(PCODE<N:0>)에 의해 임피던스 값이 결정되므로 각각의 풀업 터미네이션부(220A, 220B, ..., 220C)와 풀업 임피던스부(40)은 동일하거나 유사한 경향을 가진다.
풀업 드라이버 컨트롤러(210)는 풀업 임피던스 제어코드(PCODE<N:0>)와 풀업 인에이블 신호(PU_EN)에 응답하여 각각의 풀업 터미네이션부(220A, 220B, ..., 220C)를 제어한다. 풀업 인에이블 신호(PU_EN)는 각각의 풀업 터미네이션부(220A, 220B, ..., 220C)를 온/오프 시키는 신호이다. 예를 들어, 풀업 인에이블 신호(PU_EN)가 활성화되면 제1풀업 터미네이션부(220A) 내의 저항들은 풀업 임피던스 제어코드(PCODE<N:0>)에 따라 온/오프된다. 한편, 풀업 인이에블 신호(PU_EN)가 비활성화되면 제1풀업 터미네이션부(220A)는 풀업 임피던스 제어코드(PCODE<N:0>)에 상관없이 동작하지 않는다. 즉 제1풀업 터미네이션부(220A) 내의 저항들은 모두 오프된다.
한편, 풀업 드라이버 컨트롤러(210)는 모드 레지스터 셋 신호(Mode Register Set, MRS<2:0>)에 응답해 다수의 풀업터미네이션부(220A, 220B, ..., 220C) 중 적어도 하나 이상의 풀업 터미네이션부를 활성화한다. 예를 들어, 다수의 풀업 터미네이션부(220A, 220B, ..., 220C)의 목표 임피던스 값이 120옴이라고 하면 풀업 드라이버 컨트롤러(210)는 모드 레지스터 셋 신호(MRS<2:0>)에 응답해 다수의 풀업 터미네이션부(220A, 220B, ..., 220C) 중 2개의 풀업 터미네이션부만 활성화되고 나머지 풀업 터미네이션부들을 비활성화되도록 제어한다. 240옴 저항 2개를 병렬로 연결하면 120옴이 되기 때문이다. 활성화된 풀업 터미네이션부 내의 저항들은 풀업 임피던스 제어코드(PCODE<N:0>)에 따라 온/오프 된다. 비활성화된 풀업 터미네이션부 내의 저항들은 모두 오프 된다.
다수의 풀다운 터미네이션부(270A, 270B, ..., 270C) 각각은 풀다운 임피던스부(90)와 유사하게 설계된다. 또한 같은 풀다운 임피던스 제어코드(NCODE<N:0>)에 의해 임피던스 값이 결정되므로 각각의 풀다운 터미네이션부(270A, 270B, ..., 270C)와 풀다운 임피던스부(90)은 동일하거나 유사한 경향을 가진다.
풀다운 드라이버 컨트롤러(260)는 풀다운 임피던스 제어코드(NCODE<N:0>)와 풀다운 인에이블 신호(PD_EN)에 응답하여 각각의 풀다운 터미네이션부(270A, 270B, ..., 270C)를 제어한다. 풀다운 인에이블 신호(PD_EN)는 각각의 풀다운 터미네이션부(270A, 270B, ..., 270C)를 온/오프 시키는 신호이다. 예를 들어, 풀다운 인에이블 신호(PD_EN)가 활성화되면 제1풀다운 터미네이션부(270A) 내의 저항들은 풀다운 임피던스 제어코드(NCODE<N:0>)에 따라 온/오프된다. 풀다운 인이에블 신호(PD_EN)가 비활성화되면 제1풀다운 터미네이션부(270A)는 풀다운 임피던스 제어코드(NCODE<N:0>)에 상관없이 동작하지 않는다. 즉, 제1풀다운 터미네이션부(270A) 내의 저항들은 모두 오프된다.
한편, 풀다운 드라이버 컨트롤러(260)는 모드 레지스터 셋 신호(Mode Register Set, MRS<2:0>)에 응답해 다수의 풀다운 터미네이션부(270A, 270B, ..., 270C) 중 적어도 하나 이상의 풀다운 터미네이션부를 활성화한다. 예를 들어, 다수의 풀다운 터미네이션부(270A, 270B, ..., 270C)의 목표 임피던스 값이 60옴이라고 하면 풀다운 드라이버 컨트롤러(260)는 모드 레지스터 셋 신호(MRS<2:0>)에 응답해 다수의 풀다운 터미네이션부(270A, 270B, ..., 270C) 중 4개의 풀다운 터미네이션부만 활성화되고 나머지 풀다운 터미네이션부들을 비활성화되도록 제어한다. 240옴 저항 4개를 병렬로 연결하면 60옴이 되기 때문이다. 활성화된 풀다운 터미네이션부 내의 저항들은 풀다운 임피던스 제어코드(NCODE<N:0>)에 따라 온/오프 된다. 비활성화된 풀다운 터미네이션부 내의 저항들은 모두 오프 된다.
다수의 터미네이션부를 이용하는 경우 다양한 임피던스를 설정할 수 있지만 레이아웃(Layout)에서 발생하는 기생저항(Parasitic Resisterance) 때문에 목표 임피던스 값과 실제 임피던스 값 사이에 오차가 발생한다. 일반적으로 터미네이션 동작을 하는 경우 활성화된 풀업 터미네이션부와 활성화된 풀다운 터미네이션부가 같은 임피던스 값을 가지도록 설정한다. 그런데 활성화되는 풀업 터미네이션부와 활성화되는 풀다운 터미네이션부의 숫자가 증가할수록 기생저항에 의해 임피던스 값의 오차가 커지는 문제가 있다. 이러한 오차를 RTT MISMATCH라고 하는데 (2VM/VDD-1)*100이라는 수식을 통해 구할 수 있으며 단위는 (%)이다. 여기서 VM은 터미네이션 회로(도 2)의 인터페이스 노드(INTERFACE PAD가 연결된 노드를 의미함)의 전압을 의미한다. 전압분배의 법칙에 의해 VM의 값을 이용하여 활성화된 터미네이션부의 임피던스 값의 미스매치 정도를 알 수 있는 것이다.
도 3a, 도 3b는 종래의 터미네이션 회로에서 목표 임피던스 값에 따른 RTT MISMATCH를 나타낸 도면이다.
레이아웃에서 발생하는 기생저항으로 인해 병렬 연결되는 터미네이션부의 수가 증가할수록 임피던스 미스매치도 증가한다. 도 3a, 3b에서는 RTT MISMATCH가 터미네이션부의 목표 임피던스 값이 120옴을 중심으로 점점 증가하는 양상을 도시하고 있다.
도 3a는 RTT MISMATCH가 양의 값을 가지는 경우를 나타내는 도면이다.
전압분배의 법칙에 의해서 활성화된 풀업 터미네이션부의 임피던스 값과 활성화된 풀다운 터미네이션부의 임피던스 값의 비는 VDD-VM와 VM의 비와 같다. 도 3a와 같이 RTT MISMATCH가 양의 값을 가지는 경우는 도 2의 설명에서 상술한 수식에 의해 활성화된 풀업 터미네이션부의 임피던스 값이 활성화된 풀다운 터미네이션부의 임피던스 값보다 작다는 것을 의미한다.
도 3b는 RTT MISMATCH가 음의 값을 가지는 경우를 나타내는 도면이다.
전압분배의 법칙에 의해서 활성화된 풀업 터미네이션부의 임피던스 값과 활성화된 풀다운 터미네이션부의 임피던스 값의 비는 VDD-VM와 VM의 비와 같다. 도 3b와 같이 RTT MISMATCH가 음의 값을 가지는 경우는 도 2의 설명에서 상술한 수식에 의해 활성화된 풀업 터미네이션부의 임피던스 값이 활성화된 풀다운 터미네이션부의 임피던스 값보다 크다는 것을 의미한다.
레이아웃 상태에 따라서 RTT MISMATCH 값들은 데이터의 입/출력에 영향을 미칠 수 있을 정도로 커질 수도 있으며, DDR3 JEDEC RTT MISMATCH SPEC을 만족시키는데 문제가 생길 수도 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 기생저항으로 인해 발생하는 풀업 터미네이션부와 풀다운 터미네이션부의 임피던스 미스매치를 줄일 수 있는 임피던스 조절회로 및 이를 포함하는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 임피던스 조절회로는, 외부저항이 연결되는 제1노드의 전압을 이용해 풀업 임피던스 제어코드를 생성하는 풀업 코드생성부; 상기 풀업 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지고 상기 제1노드를 풀업 구동하는 풀업 임피던스부; 각각이 상기 풀업 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지며, 제1 내지 제M선택신호(단, M은 자연수) 각각에 응답해 활성화/비활성화되고, 제2노드를 풀업 구동하는 제1 내지 제M더미 임피던스부; 상기 제2노드의 전압을 이용해 풀다운 임피던스 제어코드를 생성하는 풀다운 코드생성부; 및 각각이 상기 풀다운 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지며, 상기 제1 내지 제M선택신호 각각에 응답해 활성화/비활성화되고, 상기 제2노드를 풀다운 구동하는 제1 내지 제M풀다운 임피던스부를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치는, 터미네이션 임피던스 값을 조절하기 위한 풀업 임피던스 코드 및 풀다운 임피던스 코드를 생성하는 임피던스 조절회로; 상기 풀업 임피던스 코드 및 풀다운 임피던스 코드에 의해 정해지는 임피던스 값으로 인터페이스 패드를 터미네이션하는 터미네이션 회로를 포함할 수 있으며, 여기서 상기 임피던스 조절회로는 외부저항이 연결되는 제1노드의 전압을 이용해 상기 풀업 임피던스 제어코드를 생성하는 풀업 코드생성부; 상기 풀업 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지고 상기 제1노드를 풀업 구동하는 풀업 임피던스부; 각각이 상기 풀업 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지며, 제1 내지 제M선택신호(단, M은 자연수) 각각에 응답해 활성화/비활성화되고, 제2노드를 풀업 구동하는 제1 내지 제M더미 임피던스부; 상기 제2노드의 전압을 이용해 상기 풀다운 임피던스 제어코드를 생성하는 풀다운 코드생성부; 및 각각이 상기 풀다운 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지며, 상기 제1 내지 제M선택신호 각각에 응답해 활성화/비활성화되고, 상기 제2노드를 풀다운 구동하는 제1 내지 제M풀다운 임피던스부를 포함할 수 있다.
본 발명의 실시예에 따르면, 기생저항에 의해 발생하는 풀업 터미네이션부와 풀다운 터미네이션부의 임피던스 미스매치를 줄일 수 있다. 따라서 터미네이션 동작시 임피던스 매칭의 정확도를 향상시킬 수 있다.
도 1a은 종래의 임피던스 조절회로(10) 및 임피던스 조절회로 제어부(15)를 나타낸 도면.
도 1b는 도 1a에 도시된 임피던스 조절회로 제어부(15)를 나타낸 도면.
도 2는 종래의 터미네이션 회로를 나타낸 도면.
도 3a 및 도 3b는 종래의 터미네이션 회로에서 목표 임피던스 값에 따른 RTT 미스매치를 나타낸 도면.
도 4는 본 발명의 제1실시예에 따른 임피던스 조절회로(1000) 및 임피던스 조절회로 제어부(300)를 나타낸 도면.
도 5a는 도 4에 도시된 제1선택부(440)의 일실시예를 나타낸 도면.
도 5b는 도 4에 도시된 제2선택부(640)의 일실시예를 나타낸 도면.
도 6은 본 발명의 제2실시예에 따른 임피던스 조절회로(1000) 및 임피던스 조절회로 제어부(300)를 나타낸 도면.
도 7a는 본 발명의 제3실시예에 따른 임피던스 조절회로(1000) 및 임피던스 조절회로 제어부(305)를 나타낸 도면.
도 7b는 도 7a에 도시된 제어부(305)의 일실시예를 나타낸 도면.
도 8은 도 7b에 도시된 선택신호 생성부(305C)의 일실시예를 나타낸 도면.
도 9은 도 7b에 도시된 래치신호 생성부(305D)의 일실시예를 나타낸 도면.
도 10은 도 7a에 도시된 다수의 선택신호(DRVEN<8:1>) 및 다수의 래치신호(LATEN<8:1>)의 타이밍도.
도 11은 본 발명의 일실시예에 따른 반도체 장치를 나타낸 도면.
도 12는 본 발명에 따른 반도체 장치에서 목표 임피던스 값에 따른 RTT 미스매치를 나타낸 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 제1실시예에 따른 임피던스 조절회로(1000) 및 임피던스 조절회로 제어부(300)를 나타낸 도면이다.
임피던스 조절회로 제어부(300)는 캘리브래이션 명령(ZQC)이 활성화되어 입력되는 순간부터 클럭(CLK)이 활성화되어 입력될 때마다 카운팅 코드(CNT<Y:0>)의 값을 증가시키고, 증가된 카운팅 코드(CNT<Y:0>)가 임계값에 도달할 때까지 캘리브래이션 활성화 신호(CAL_EN)를 활성화시켜 임피던스 조절회로(1000)으로 출력한다. 여기서 임계값은 캘리브래이션 동작의 종류에 따라 다르다. 예를 들어 임계값은 쇼트 캘리브래이션(short calibration) 모드인 경우에는 64이고, 롱 캘리브래이션(long calibration) 모드인 경우에는 256 또는 512일 수 있다.
한편, 임피던스 조절회로 제어부(300)는 출력제어신호(MRS<2:0>)를 디코딩하여 M개의 선택신호들(DRVEN<M:1>)을 생성하여 임피던스 조절회로(1000)로 출력하는데, 그 중 적어도 하나 이상의 선택신호를 활성화시켜 출력한다. 여기서 출력제어신호는 모드 레지스터 셋(MRS: Mode Register Set) 신호일 수 있다. 이하에서는 설명의 편의를 위해 임피던스 조절회로 제어부(300)가 8개의 선택신호들(DRVEN<8:1>)을 생성하는 경우를 예로 들어 설명한다. 예를 들어, 임피던스 조절회로 제어부(300)는 모드 레지스터 셋 신호(MRS<2:0>)가 000 인 경우에 8개의 선택신호들(DRVEN<8:1>)을 생성하는데 그 중 제1선택신호(DRVEN<1>)만이 활성화되고, 모드 레지스터 셋(MRS<2:0>)가 001 인 경우에 8개의 선택신호들(DRVEN<8:1>) 중 제1 및 제2선택신호들(DRVEN<2:1>)이 활성화되고, 모드 레지스터 셋(MRS<2:0>)가 111인 경우에 8개의 선택신호들(DRVEN<8:1>) 모두가 활성화되도록 설계될 수 있다.
임피던스 조절회로(1000)는 풀업 코드생성부(310), 풀업 임피던스부(330), M개(단, M은 자연수)의 더미 임피던스부(350A, 350B, ..., 350C), 풀다운 코드생성부(360), 및 M개의 풀다운 임피던스부(390A, 390B, ..., 390C)를 포함할 수 있다. 이하에서는 설명의 편의를 위해 임피던스 조절회로(1000)가 8개의 더미 임피던스부(350A, 350B, ..., 350C)와 8개의 풀다운 임피던스부(390A, 390B, ..., 390C)를 포함하는 경우를 예로 들어 설명한다.
풀업 코드생성부(310)은 외부저항(RZQ)이 연결되는 제1노드(ZQ 노드)의 전압을 이용해 풀업 임피던스 제어코드(PCODE<N:0>)를 생성한다. 구체적으로 풀업 코드생성부(310)은 풀업 비교부(311) 및 풀업 카운터부(312)를 포함할 수 있다. 풀업 비교부(311)는 캘리브래이션 활성화 신호(CAL_EN)에 응답해 활성화된다. 활성화된 풀업 비교부(311)는 기준전압(VREF)과 제1노드(ZQ노드)의 전압을 비교해 어느 전압이 높은지를 나타내는 제1업/다운신호(UP/DN1)를 생성한다.
풀업 카운터부(312)는 캘리브래이션 활성화 신호(CAL_EN)에 응답해 활성화된다. 활성화된 풀업 카운터부(312)는 제1업/다운신호(UP/DN1)에 응답해 풀업 임피던스 제어코드(PCODE<N:0>)의 값을 늘리거나/줄인다.
풀업 임피던스부(330)는 풀업 임피던스 제어코드(PCODE<N:0>)에 의해 결정되는 임피던스 값을 가지고 제1노드(ZQ 노드)를 풀업 구동한다. 구체적으로 풀업 임피던스부(330)는 각각이 제1노드(ZQ노드)에 병렬로 연결되며, 풀업 임피던스 제어코드(PCODE<N:0>) 각각에 응답해 온/오프되는 다수의 저항을 포함할 수 있다.
8개의 더미 임피던스부(350A, 350B, ..., 350C) 각각은 풀업 임피던스 제어코드(PCODE<N:0>)에 의해 결정되는 임피던스 값을 가지며, 8개의 선택신호(DRVEN<8:1>) 각각에 응답해 활성화/비활성화되고, 제2노드(A)를 풀업 구동한다. 여기서 8개의 선택신호들(DRVEN<8:1>)은 상술한 임피던스 조절회로 제어부(300)에 의해 생성되고 그 중 적어도 하나 이상의 선택신호들이 활성화된다.
제1더미 임피던스부(350A)는 제1선택신호(DRVEN<1>)가 하이 레벨로 활성화되면, 즉 제1반전 선택신호(DRVENB<1>)가 로우 레벨로 활성화되면 인에이블되고, 인에이블된 제1더미 임피던스부(350A)는 입력된 풀업 임피던스 제어코드(PCODE<N:0>)에 의해 임피던스 값이 결정된다. 한편, 제1반전 선택신호(DRVENB<1>)가 하이 레벨로 비활성화되면 제1더미 임피던스부(350A)는 디스에이블된다. 즉, 제1반전 선택신호(DRVENB<1>)가 로우 레벨로 활성화되면 제1더미 임피던스부(350A) 내의 다수의 저항들은 풀업 임피던스 제어코드(PCODE<N:0>)에 응답해 온/오프되고, 제1반전 선택신호(DRVENB<1>)가 하이 레벨로 비활성화되면 제1더미 임피던스부(350A) 내의 다수의 저항들은 모두 오프된다.
그리고 제2더미 임피던스부(350B)는 제2선택신호(DRVEN<2>)가 하이 레벨로 활성화되면, 즉 제2반전 선택신호(DRVENB<2>)가 로우 레벨로 활성화되면 인에이블되고, 인에이블된 제2더미 임피던스부(350B)는 입력된 풀업 임피던스 제어코드(PCODE<N:0>)에 의해 임피던스 값이 결정된다. 한편, 제2반전 선택신호(DRVENB<2>)가 하이 레벨로 비활성화되면 제2더미 임피던스부(350B)는 디스에이블된다. 즉, 제2반전 선택신호(DRVENB<2>)가 로우 레벨로 활성화되면 제2더미 임피던스부(350B) 내의 다수의 저항들은 풀업 임피던스 제어코드(PCODE<N:0>)에 응답해 온/오프되고, 제2반전 선택신호(DRVENB<2>)가 하이 레벨로 비활성화되면 제2더미 임피던스부(350B) 내의 다수의 저항들은 모두 오프된다.
그리고 제3 내지 제8더미 임피던스부(350C)도 제1더미 임피던스부(350A) 또는 제2더미 임피던스부(350B)와 마찬가지로 각각 자신의 반전 선택신호(DRVENB<3>~DRVENB<8>)가 로우 레벨로 활성화되면 인에이블되고, 자신의 반전 선택신호(DRVENB<3>~DRVENB<8>)가 하이 레벨로 비활성화되면 디스에이블된다.
제1 내지 제8더미 임피던스부(350A, 350B, ..., 350C) 각각은 자신에 대응하는 선택신호(DRVEN<8:1>)만 다를 뿐 동일하게 구성될 수 있고, 이 경우 활성화된 더미 임피던스부 각각의 임피던스 값은 풀업 임피던스 제어코드(PCODE<N:0>)에 의해 동일하게 결정될 수 있다.
한편, 활성화/비활성화된 반전 선택신호(DRVENB<K>, 단 1≤K≤M)에 응답해 그에 대응하는 더미 임피던스부를 인에이블/디스에이블시키는 구성은 다양한 형태로 구현될 수 있으며, 도 4에서는 하나의 실시예로써 제1선택부(340)를 통해 상기의 동작을 수행하는 경우를 예시하였다. 즉, 풀업 임피던스 제어코드(PCODE<N:0>)와 8개의 반전 선택신호들(DRVENB<8:1>)이 제1선택부(340)에 입력되면 각각의 더미 임피던스부(350A, 350B, ..., 350C)로 전달될 풀업 임피던스 제어코드(S1_PCODE<N:0>, S2_PCODE<N:0>, ..., S8_PCODE<N:0>)가 결정된다. 예를 들어, 제1반전 선택신호(DRVENB<1>)와 제2반전 선택신호(DRVENB<2>)만이 로우 레벨로 활성화되고 나머지 반전 선택신호들(DRVENB<8:3>)은 하이 레벨로 비활성화되어 제1선택부(340)에 입력된 경우에, 제1선택부(340)는 입력된 풀업 임피던스 제어코드(PCODE<N:0>)와 동일한 값을 가지는 제1풀업 임피던스 제어코드(S1_PCODE<N:0>) 및 제2풀업 임피던스 제어코드(S2_PCODE<N:0>) 각각을 제1 및 제2더미 임피던스부(350A, 350B) 각각에 전달한다. 제1선택부(340)는 각각 하이 레벨의 N+1개 비트로 구성된 제3 내지 제8풀업 임피던스 제어코드(S3_PCODE<N:0> ~ S8_PCODE<N:0>)를 제3 내지 제8더미 임피던스부(350C) 각각에 전달한다. 제1선택부(340)에 대해서는 도 5a와 함께 자세히 설명하기로 한다.
풀다운 코드생성부(360)은 제2노드(A노드)의 전압을 이용해 풀다운 임피던스 제어코드(NCODE<N:0>)를 생성한다. 구체적으로 풀다운 코드생성부(360)는 풀다운 비교부(361) 및 풀다운 카운터부(362)를 포함할 수 있다. 풀다운 코드생성부(360)는 캘리브래이션 활성화 신호(CAL_EN)에 응답해 활성화된다. 활성화된 풀다운 비교부(361)은 기준전압(VREF)과 제2노드(A노드)의 전압을 비교해 어느 전압이 높은지를 나타내는 제2업/다운신호(UP/DN2)를 생성한다. 풀다운 카운터부(380)는 캘리브래이션 활성화 신호(CAL_EN)에 응답해 활성화된다. 활성화된 풀다운 카운터부(380)는 제2업/다운신호(UP/DN2)에 응답해 풀다운 임피던스 제어코드(NCODE<N:0>)의 값을 늘리거나/줄인다.
8개의 풀다운 임피던스부(390A, 390B, ..., 390C) 각각은 풀다운 임피던스 제어코드(NCODE<N:0>)에 의해 결정되는 임피던스 값을 가지며, 제1 내지 제8선택신호(DRVEN<8:1>) 각각에 응답해 활성화/비활성화되고, 제2노드(A노드)를 풀다운 구동한다.
제1풀다운 임피던스부(390A)는 제1선택신호(DRVEN<1>)가 하이 레벨로 활성화되면 인에이블되고, 인에이블된 제1풀다운 임피던스부(390A)는 입력된 풀다운 임피던스 제어코드(NCODE<N:0>)에 의해 임피던스 값이 결정된다. 한편, 제1선택신호(DRVEN<1>)가 로우 레벨로 비활성화되면 제1풀다운 임피던스부(390A)는 디스에이블된다. 즉, 제1선택신호(DRVEN<1>)가 하이 레벨로 활성화되면 제1풀다운 임피던스부(390A) 내의 다수의 저항들은 풀다운 임피던스 제어코드(NCODE<N:0>)에 응답해 온/오프되고, 제1선택신호(DRVEN<1>)가 로우 레벨로 비활성화되면 제1풀다운 임피던스부(390A) 내의 다수의 저항들은 모두 오프된다.
그리고 제2 내지 제8풀다운 임피던스부(390B, ..., 390C)도 제1풀다운 임피던스부(390A)와 마찬가지로 각각 자신의 선택신호(DRVEN<2>~DRVEN<8>)가 하이 레벨로 활성화되면 인에이블되고, 자신의 선택신호(DRVEN<2>~DRVEN<8>)가 로우 레벨로 비활성화되면 디스에이블된다.
제1 내지 제8풀다운 임피던스부(390A, 390B, ..., 390C) 각각은 자신에 대응하는 선택신호(DRVEN<8:1>)만 다를 뿐 동일하게 구성될 수 있고, 이 경우 활성화된 풀다운 임피던스부 각각의 임피던스 값은 풀다운 임피던스 제어코드(NCODE<N:0>)에 의해 동일하게 결정될 수 있다.
한편, 활성화/비활성화된 선택신호(DRVEN<K>, 단 1≤K≤M)에 응답해 그에 대응하는 풀다운 임피던스부를 인에이블/디스에이블시키는 구성은 다양한 형태로 구현될 수 있으며, 도 4에서는 하나의 실시예로써 제2선택부(380)를 통해 상기의 동작을 수행하는 경우를 예시하였다. 즉, 풀다운 임피던스 제어코드(NCODE<N:0>)와 8개의 선택신호들(DRVEN<8:1>)이 제2선택부(380)에 입력되면 각각의 풀다운 임피던스부(390A, 390B, ..., 390C)로 전달될 풀다운 임피던스 제어코드(S1_NCODE<N:0>, S2_NCODE<N:0>, ..., S8_NCODE<N:0>)가 결정된다. 예를 들어, 제1선택신호(DRVEN<1>)와 제2선택신호(DRVEN<2>)만이 하이 레벨로 활성화되고 나머지 선택신호들(DRVEN<8:3>)은 로우 레벨로 비활성화되어 제2선택부(380)에 입력된 경우에, 제2선택부(380)는 입력된 풀다운 임피던스 제어코드(NCODE<N:0>)와 동일한 값을 가지는 제1풀다운 임피던스 제어코드(S1_NCODE<N:0>) 및 제2풀다운 임피던스 제어코드(S2_NCODE<N:0>) 각각을 제1 및 제2풀다운 임피던스부(390A, 390B) 각각에 전달한다. 그리고 제2선택부(380)는 각각 로우 레벨의 N+1개 비트로 구성된 제3 내지 제8풀다운 임피던스 제어코드(S3_NCODE<N:0> ~ S8_NCODE<N:0>)를 제3 내지 제8풀다운 임피던스부(350C) 각각에 전달한다. 제2선택부(380)에 대해서는 도 5b와 함께 자세히 설명하기로 한다.
도 5a는 도 4에 도시된 제1선택부(340)의 실시예를 나타낸 도면이다.
제1선택부(340)는 반전 선택신호(DRVENB<8:1>)가 하이 레벨이면 입력된 풀업 임피던스 제어코드(PCODE<N:0>)와 관계없이 하이 레벨을 가지는 N+1개의 비트로 구성된 풀업 임피던스 제어코드(S1_PCODE<N:0>, S2_PCODE<N:0>, ..., S8_PCODE<N:0>)를 출력한다. 한편, 제1선택부(340)는 반전 선택신호 (DRVENB<8:1>)가 로우 레벨이면 입력된 풀업 임피던스 제어코드(PCODE<N:0>)를 그대로 출력한다. 예를 들어, 제1반전 선택신호(DRVENB<1>)가 하이 레벨이라면 제1오아 게이트(341A)는 입력된 풀업 임피던스 제어코드(PCODE<N:0>)와 관계없이 하이 레벨을 가진 N+1개의 비트로 구성된 풀업 임피던스 제어코드(S1_PCODE<N:0>)를 출력한다. 이 경우, 제1더미 임피던스부(350A)를 구성하는 다수의 저항은 모두 턴오프된다. 한편, 제1반전 선택신호(DRVENB<1>)가 로우 레벨이라면 제1오아 게이트(341A)는 입력된 풀업 임피던스 제어코드(PCODE<N:0>)를 그대로 출력한다. 이 경우, 제1더미 임피던스부(350A)를 구성하는 다수의 저항은 풀업 임피던스 제어코드(S1_PCODE<N:0>) 각각에 응답해 온/오프된다. 마찬가지로, 제2반전 선택신호(DRVENB<2>)가 하이 레벨이면 제2오아 게이트(341B)는 입력된 풀업 임피던스 제어코드(PCODE<N:0>)와 관계없이 하이 레벨을 가진 N+1개의 비트로 구성된 풀업 임피던스 제어코드(S2_PCODE<N:0>)를 출력하고, 이 경우 제2더미 임피던스부(350B)를 구성하는 다수의 저항은 모두 턴오프된다. 그리고, 제2반전 선택신호(DRVENB<2>)가 로우 레벨이라면 제2오아 게이트(341B)는 입력된 풀업 임피던스 제어코드(PCODE<N:0>)를 그대로 출력한다. 이 경우, 제2더미 임피던스부(350B)를 구성하는 다수의 저항은 풀업 임피던스 제어코드(S2_PCODE<N:0>) 각각에 응답해 온/오프된다.
도 5b는 도 4에 도시된 제2선택부(380)의 실시예를 나타낸 도면이다.
제2선택부(380)는 선택신호(DRVEN<8:1>)가 로우 레벨이면 입력된 풀다운 임피던스 제어코드(NCODE<N:0>)와 관계없이 로우 레벨을 가지는 N+1개의 비트로 구성된 풀다운 임피던스 제어코드(S1_NCODE<N:0>, S2_NCODE<N:0>, ..., S8_NCODE<N:0>)를 출력한다. 한편, 제2선택부(380)는 선택신호(DRVEN<8:1>)가 하이 레벨이면 입력된 풀다운 임피던스 제어코드(NCODE<N:0>)를 그대로 출력한다. 예를 들어, 제1선택신호(DRVEN<1>)가 로우 레벨이면 제1앤드 게이트(381A)는 입력된 풀다운 임피던스 제어코드(NCODE<N:0>)와 관계없이 로우 레벨을 가진 N+1개의 비트로 구성된 풀다운 임피던스 제어코드(S1_NCODE<N:0>)를 출력한다. 이 경우, 제1풀다운 임피던스부(390A)를 구성하는 다수의 저항은 모두 턴오프된다. 한편, 제1선택신호 (DRVEN<1>)가 하이 레벨이라면 제1앤드 게이트(381A)는 입력된 풀다운 임피던스 제어코드(NCODE<N:0>)를 그대로 출력한다. 이 경우, 제1풀다운 임피던스부(390A)를 구성하는 다수의 저항은 풀다운 임피던스 제어코드(S1_NCODE<N:0>) 각각에 응답해 온/오프된다. 마찬가지로, 제2선택신호(DRVEN<2>)가 로우 레벨이면 제2앤드 게이트(381B)는 입력된 풀다운 임피던스 제어코드(NCODE<N:0>)와 관계없이 로우 레벨을 가진 N+1개의 비트로 구성된 풀다운 임피던스 제어코드(S2_NCODE<N:0>)를 출력하고, 이 경우 제2풀다운 임피던스부(390B)를 구성하는 다수의 저항은 모두 턴오프된다. 그리고, 제2선택신호(DRVEN<2>)가 하이 레벨이라면 제2앤드 게이트(381B)는 입력된 풀다운 임피던스 제어코드(NCODE<N:0>)를 그대로 출력한다. 이 경우, 제2풀다운 임피던스부(390B)를 구성하는 다수의 저항은 풀다운 임피던스 제어코드(S2_NCODE<N:0>) 각각에 응답해 온/오프된다.
도 4에 도시된 임피던스 조절회로(1000)의 전체 동작을 설명한다.
캘리브래이션 동작이 시작되면 캘리브래이션 활성화 신호(CAL_EN)가 활성화된다. 활성화된 캘리브래이션 활성화 신호(CAL_EN)에 응답해 풀업비교부(311)는 제1노드(ZQ노드)의 전압(ZQ패드(ZQ PAD)에 연결된 외부저항(RZQ)과 풀업 임피던스부(330)의 전압분배에 의해 생성되는 전압)과 기준전압(VREF)을 비교하여 제1업/다운신호(UP/DN1)를 생성한다. 풀업카운터부(312)는 캘리브래이션 활성화 신호(CAL_EN)가 활성화되면, 제1업/다운신호(UP/DN1)을 입력 받아 풀업 임피던스 제어코드(PCODE<N:0>)를 생성한다. 풀업 임피던스 제어코드(PCODE<N:0>)는 풀업 임피던스부(330)내의 병렬 저항들을 온/오프하여 풀업 임피던스부(330)의 임피던스값을 조절한다. 조절된 풀업 임피던스부(330)의 임피던스값은 다시 제1노드(ZQ노드)의 전압에 영향을 주고 상기한 바와 같은 동작이 반복된다. 결과적으로, 풀업 임피던스부(330)의 전체 임피던스 값이 외부저항(RZQ)의 임피던스 값과 같아질 때까지 캘리브래이션 동작이 반복된다(풀업 캘리브래이션).
상술한 풀업 캘리브래이션 동작에 의해 생성되는 풀업 임피던스 제어코드(PCODE<N:0>)는 제1 내지 제8반전 선택신호(DRVENB<8:1>)와 함께 제1 내지 제8더미 임피던스부(350A, 350B, ..., 350C)에 입력된다. 여기서 제1 내지 제8선택신호(DRVEN<8:1>)은 임피던스 조절회로 제어부(300)로부터 전달되는데, 임피던스 조절회로 제어부(300)는 출력제어신호(MRS<2:0>)에 응답해 8개의 선택신호들(DRVEN<8:1>) 중 적어도 하나 이상의 선택신호를 활성화한다. 이하에서는 설명의 편의를 위해, 출력제어신호(MRS<2:0>)가 001이고 출력제어신호(MRS<2:0>)에 응답해 8개의 선택신호들(DRVEN<8:1>) 중 제1 및 제2선택신호(DRVEN<2:1>)가 하이 레벨로 활성화된 경우(제1 및 제2반전 선택신호 (DRVENB<2:1>)는 로우 레벨로 활성화된 경우)를 예로 들어 설명한다. 구체적으로 풀업 임피던스 제어코드(PCODE<N:0>)와 8개의 반전 선택신호(DRVENB<8:1>)가 제1선택부(340)에 입력되면, 제1선택부(340)는 8개의 반전 선택신호(DRVENB<8:1>) 중 로우 레벨로 활성화된 제1 및 제2반전 선택신호(DRVENB<2:1>)에 대응되는 제1 및 제2더미 임피던스부(350A, 350B) 각각에 풀업 임피던스 제어코드(PCODE<N:0>)와 동일한 값을 가지는 제1 및 제2풀업 임피던스 제어코드(S1_PCODE<N:0>, S2_PCODE<N:0>) 각각을 전달하고, 하이 레벨로 비활성화된 제3 내지 제8반전 선택신호(DRVENB<3>~ DRVENB<8>)에 대응되는 제3 내지 제8더미 임피던스부(350C) 각각에 하이 레벨의 N+1개의 비트로 구성된 풀업 임피던스 제어코드(S3_PCODE<N:0>~S8_PCODE<N:0>)를 전달한다. 즉, 제3 내지 제8더미 임피던스부(350C)는 비활성화되고 제1 및 제2더미 임피던스부(350A, 350B)만이 활성화된다. 활성화된 제1 및 제2더미 임피던스부(350A, 350B) 각각의 임피던스 값은 풀업 임피던스 제어코드(PCODE<N:0>)에 의해 결정되고, 결국 병렬로 연결된 제1 및 제2더미 임피던스부(350A, 350B)의 임피던스 값의 합이 8개의 더미 임피던스부(350A,350B, ..., 350C)의 전체 임피던스 값이 된다.
이제 풀다운 캘리브래이션 동작이 시작된다. 캘리브래이션 활성화 신호(CAL_EN)가 활성화되면 비교동작을 수행하여 제2업/다운신호(UP/DN2)를 생성하는 풀다운비교부(361)와 제2업/다운신호(UP/DN2)를 입력받아 풀다운 임피던스 제어코드(NCODE<N:0>)를 생성하는 풀다운 카운터부(362)를 사용하여 제2노드(A노드)의 전압이 기준전압(VREF)과 같아지도록, 즉 8개의 풀다운 임피던스부(390A, 390B, ..., 390C)의 전체 임피던스 값이 8개의 더미 임피던스부(350A, 350B, ..., 350C)의 전체 임피던스 값과 같아지도록 캘리브래이션 된다(풀다운 캘리브래이션). 구체적으로 제1 및 제2선택신호(DRVEN<2:1>)이 하이 레벨로 활성화되었으므로 풀다운 카운터부(362)에서 생성된 풀다운 임피던스 제어코드(NCODE<N:0>)가 그대로 제1 및 제2풀다운 임피던스부(390A, 390B) 각각에 입력되고, 나머지 제3 내지 제8선택신호(DRVEN<8:3>)는 로우 레벨로 비활성화되었으므로 로우 레벨의 N+1개의 비트로 구성된 제3 내지 제8풀다운 임피던스 제어코드(S3_NCODE<N:0>~S8_NCODE<N:0>) 각각이 제3 내지 제8풀다운 임피던스부(390C) 각각에 입력된다. 즉, 제3 내지 제8풀다운 임피던스부(390C)는 비활성화되고, 제1 및 제2풀다운 임피던스부(390A, 390B)만이 활성화된다. 활성화된 제1 및 제2풀다운 임피던스부(390A, 390B) 각각의 임피던스 값은 풀다운 임피던스 제어코드(NCODE<N:0>)에 의해 결정된다. 따라서, 병렬로 연결된 제1 및 제2풀다운 임피던스부(390A, 390B)의 임피던스 값의 합이 8개의 풀다운 임피던스부(390A, 390B, ..., 390C)의 전체 임피던스 값이 된다. 결국, 8개의 풀다운 임피던스부(390A, 390B, ..., 390C)의 전체 임피던스 값이 8개의 더미 임피던스부(350A, 350B, ..., 350C)의 전체 임피던스 값과 같아지도록 풀다운 캘리브래이션 된다.
도 6은 본 발명의 제2실시예에 따른 임피던스 조절회로(1000) 및 임피던스 조절회로 제어부(300)를 나타낸 도면이다.
도 6에 도시된 임피던스 조절회로 제어부(300)는 도 4에 도시된 임피던스 조절회로 제어부(300)와 구성 및 원리가 동일하다.
임피던스 조절회로(1000)는 풀다운 코드생성부(410), 풀다운 임피던스부(420), M개의 더미 임피던스부(470A, 470B, ..., 470C), 풀업 코드생성부(430) 및 M개의 풀업 임피던스부(450A, 450B, ..., 450C)를 포함할 수 있다. 도 6에 도시된 임피던스 조절회로(1000)는 풀다운 캘리브래이션 동작을 먼저 수행하고, 그 이후에 풀업 캘리브래이션 동작을 수행한다는 점에서 도 4에 도시된 임피던스 조절회로(1000)와 차이가 있다. 이하에서는 설명의 편의를 위해 임피던스 조절회로(1000)는 8개의 더미 임피던스부(470A, 470B, ..., 470C)와 8개의 풀업 임피던스부(450A, 450B, ..., 450C)를 포함하는 경우를 예로 들어 설명하고, 도 6에 도시된 임피던스 조절회로(1000)와 도 4에 도시된 임피던스 조절회로(1000)의 차이점에 대해 중점적으로 설명한다.
풀다운 코드생성부(410)은 외부저항(RZQ)이 연결되는 제1노드(ZQ노드)의 전압을 이용해 풀다운 임피던스 제어코드(NCODE<N:0>)를 생성한다. 구체적으로 풀다운 코드생성부(410)는 캘리브래이션 활성화 신호(CAL_EN)가 활성화되면 기준전압(VREF)과 제1노드(ZQ노드)의 전압을 비교해 어느 전압이 높은지를 나타내는 제1업/다운신호(UP/DN1)를 생성하는 풀다운 비교부(411) 및 캘리브래이션 활성화 신호(CAL_EN)가 활성화되면 제1업/다운신호(UP/DN1)에 응답해 풀다운 임피던스 제어코드(NCODE<N:0>)의 값을 늘리거나/줄이는 풀다운 카운터부(412)를 포함할 수 있다.
풀다운 임피던스부(420)는 풀다운 임피던스 제어코드(NCODE<N:0>)에 의해 결정되는 임피던스 값을 가지고 제1노드(ZQ노드)를 풀다운 구동한다. 구체적으로 풀다운 임피던스부(420)는 각각이 제1노드(ZQ노드)에 병렬로 연결되며 풀다운 임피던스 제어코드(NCODE<N:0>) 각각에 응답해 온/오프되는 다수의 저항들을 포함할 수 있다. 즉, 풀다운 임피던스 제어코드(NCODE<N:0>)는 풀다운 임피던스부(420) 내의 병렬 저항들을 온/오프하여 풀다운 임피던스부(420)의 임피던스 값을 조절한다.
제1선택부(460)는 8개의 선택신호(DRVEN<8:1>) 중 K번째 선택신호(DRVEN<K>)가 로우 레벨이면 입력된 풀다운 임피던스 제어코드(NCODE<N:0>)와 관계없이 로우 레벨의 N+1개의 비트로 구성된 풀다운 임피던스 제어코드를 K번째 더미 임피던스부에 전달한다. 한편, 제1선택부(460)는 K번째 선택신호(DRVEN<K>)가 하이 레벨이면 입력된 풀다운 임피던스 제어코드(NCODE<N:0>)를 그대로 K번째 더미 임피던스부에 전달한다. 제1선택부(460)는 도 5b에 도시된 제2선택부(380)과 동일하게 구성될 수 있다.
제1 내지 제8더미 임피던스부(470A, 470B, ..., 470C) 각각은 풀다운 임피던스 제어코드(NCODE<N:0>)에 의해 결정되는 임피던스 값을 가지며, 제1 내지 제8선택신호(DRVEN<8:1>) 각각에 응답해 활성화/비활성화되고, 제2노드(A노드)를 풀다운 구동한다. 여기서 8개의 선택신호들(DRVEN<8:1>)은 도 4와 함께 상술한 임피던스 조절회로 제어부(300)에 의해 생성되고 그 중 적어도 하나 이상의 선택신호들이 활성화된다.
제1더미 임피던스부(470A)는 제1선택신호(DRVEN<1>)가 하이 레벨로 활성화되면 인에이블되고 제1선택신호(DRVEN<1>)가 로우 레벨로 비활성화되면 디스에이블된다. 제1선택신호(DRVEN<1>)에 의해 활성화된 제1더미 임피던스부(470A)는 입력된 풀다운 임피던스 제어코드(NCODE<N:0>)에 의해 임피던스 값이 결정된다. 즉, 제1선택신호(DRVEN<1>)가 하이 레벨로 활성화되면 제1더미 임피던스부(470A) 내의 다수의 저항들은 풀다운 임피던스 제어코드(NCODE<N:0>)에 응답해 온/오프되고, 제1선택신호(DRVEN<1>)가 로우 레벨로 비활성화되면 제1더미 임피던스부(470A) 내의 다수의 저항들은 모두 오프된다.
그리고 제2 내지 제8더미 임피던스부(470B, ..., 470C)도 제1더미 임피던스부(470A)와 마찬가지로 각각 자신의 선택신호(DRVEN<2>~DRVEN<8>)가 하이 레벨로 활성화되면 인에이블되고, 자신의 선택신호(DRVEN<2>~DRVEN<8>)가 로우 레벨로 비활성화되면 디스에이블된다.
제1 내지 제8더미 임피던스부(470A, 470B, ..., 470C) 각각은 자신에 대응하는 선택신호(DRVEN<8:1>)만 다를 뿐 동일하게 구성될 수 있고, 이 경우 활성화된 더미 임피던스부 각각의 임피던스 값은 풀다운 임피던스 제어코드(NCODE<N:0>)에 의해 동일하게 결정될 수 있다.
풀업 코드생성부(430)는 제2노드(A노드)의 전압을 이용해 풀업 임피던스 제어코드(PCODE<N:0>)를 생성한다. 구체적으로 풀업 코드생성부(430)는 풀업 비교부(431) 및 풀업 카운터부(432)를 포함할 수 있다. 풀업 비교부(431)은 캘리브래이션 활성화 신호(CAL_EN)가 활성화되면 기준전압(VREF)과 제2노드(A)의 전압을 비교해 어느 전압이 높은지를 나타내는 제2업/다운신호(UP/DN2)를 생성한다. 풀업 카운터부(432)는 캘리브래이션 활성화 신호(CAL_EN)가 활성화되면 제2업/다운신호(UP/DN2)에 응답해 풀업 임피던스 제어코드(PCODE<N:0>)의 값을 늘리거나/줄인다.
제2선택부(440)는 8개의 반전 선택신호들(DRVENB<8:1>) 중 K번째 반전 선택신호(DRVENB<K>)가 하이 레벨이면 입력된 풀업 임피던스 제어코드(PCODE<N:0>)와 관계없이 하이 레벨의 N+1개의 비트로 구성된 풀업 임피던스 제어코드를 K번째 풀업 임피던스부에 전달한다. 한편, 제2선택부(440)는 K번째 반전 선택신호(DRVENB<K>)가 로우 레벨이면 입력된 풀업 임피던스 제어코드(PCODE<N:0>)를 그대로 K번째 풀업 임피던스부에 전달한다. 제2선택부(440)는 도 5a에 도시된 제1선택부(340)과 동일하게 구성될 수 있다.
제1 내지 제8풀업 임피던스부(450A, 450B, ..., 450C) 각각은 풀업 임피던스 제어코드(PCODE<N:0>)에 의해 결정되는 임피던스 값을 가지며, 제1 내지 제8선택신호(DRVEN<8:1>) 각각에 응답해 활성화/비활성화되고, 제2노드(A노드)를 풀업 구동한다.
제1풀업 임피던스부(450A)는 제1반전 선택신호(DRVENB<1>)가 로우 레벨로 활성화되면 인에이블되고, 인에이블된 제1풀업 임피던스부(450A)는 입력된 풀업 임피던스 제어코드(PCODE<N:0>)에 의해 임피던스 값이 결정된다. 한편, 제1반전 선택신호(DRVENB<1>)가 하이 레벨로 비활성화되면 제1풀업 임피던스부(450A)는 디스에이블된다. 즉, 제1반전 선택신호(DRVENB<1>)가 로우 레벨로 활성화되면 제1풀업 임피던스부(450A) 내의 다수의 저항들은 풀업 임피던스 제어코드(PCODE<N:0>)에 응답해 온/오프되고, 제1반전 선택신호(DRVENB<1>)가 하이 레벨로 비활성화되면 제1풀업 임피던스부(450A) 내의 다수의 저항들은 모두 오프된다.
그리고 제2 내지 제8풀업 임피던스부(450B, ..., 450C)도 제1풀업 임피던스부(450A)와 마찬가지로 각각 자신의 반전 선택신호(DRVENB<2>~DRVENB<8>)가 로우 레벨로 활성화되면 인에이블되고, 자신의 반전 선택신호(DRVENB<2>~DRVENB<8>)가 하이 레벨로 비활성화되면 디스에이블된다.
제1 내지 제8풀업 임피던스부(450A, 450B, ..., 450C) 각각은 자신에 대응하는 선택신호(DRVEN<8:1>)만 다를 뿐 동일하게 구성될 수 있고, 이 경우 활성화된 풀업 임피던스부 각각의 임피던스 값은 풀업 임피던스 제어코드(PCODE<N:0>)에 의해 동일하게 결정될 수 있다.
도 6에 도시된 임피던스 조절회로(1000)의 전체적인 동작은 도 4에 도시된 임피던스 조절회로(1000)의 전체 동작과 유사하므로 그 차이점에 대해서 중점적으로 설명한다.
캘리브래이션 활성화 신호(CAL_EN)가 활성화되면 먼저 풀다운 임피던스부(420)의 전체 임피던스 값이 외부저항(RZQ)와 같아질 때까지 풀다운 캘리브래이션 동작이 수행된다.
그리고 풀다운 캘리브래이션 동작에 의해 생성되는 풀다운 임피던스 제어코드(NCODE<N:0>)는 자신의 선택신호(DRVEN<8:1>)에 응답해 활성화된 적어도 하나 이상의 더미 임피던스부(470A, 470B, ..., 470C)에 입력되어 8개의 더미 임피던스부(470A, 470B, ..., 470C)의 전체 임피던스 값을 결정하게 된다. 여기서 제1 내지 제8선택신호(DRVEN<8:1>)은 임피던스 조절회로 제어부(300)로부터 전달된 신호로써, 임피던스 조절회로 제어부(300)는 출력제어신호(MRS<2:0>)에 응답해 8개의 선택신호들(DRVEN<8:1>) 중 적어도 하나 이상의 선택신호를 활성화한다.
그 후, 8개의 풀업 임피던스부(450A,, 450B, ..., 450C)의 전체 임피던스 값이 8개의 더미 임피던스부(470A, 470B, ..., 470C)의 전체 임피던스 값과 같아지도록 풀업 캘리브래이션 동작이 수행된다.
도 7a은 본 발명의 제3실시예에 따른 임피던스 조절회로(1000) 및 임피던스 조절회로 제어부(305)를 나타낸 도면이다.
임피던스 조절회로 제어부(305)는 캘리브래이션 활성화 신호(CAL_EN), M개의 선택신호(DRVEN<M:1>) 및 M개의 래치신호(LATEN<M:1>)을 생성하여 임피던스 조절회로(1000)로 출력한다. 이하에서는 설명의 편의를 위해 임피던스 조절회로 제어부(305)가 8개의 선택신호(DRVEN<8:1>) 및 8개의 래치신호(LATEN<M:1>)를 생성하는 경우를 예로 들어 설명한다.
구체적으로 임피던스 조절회로 제어부(305)는 도 7b에 도시된 바와 같이 클럭 카운터부(305A), 제어논리부(305B), 선택신호 생성부(305C), 및 래치신호 생성부(305D)를 포함할 수 있다.
클럭 카운터부(305A)는 클럭(CLK)을 카운팅해 카운팅 코드(CNT<Y:0>)를 출력한다. 구체적으로 캘리브래이션 명령(ZQC)이 인에이블되어 입력되는 순간부터 클럭(CLK)이 인에이블되어 입력될 때마다 클럭 카운터부(305A)는 자신의 코드(CNT<Y:0>)값을 증가시킨다. 제어논리부(305B)는 캘리브래이션 동작의 종류에 따라 카운팅 코드(CNT<Y:0>)의 값이 임계값에 도달할 때까지 캘리브래이션 활성화 신호(CAL_EN)를 활성화시켜 임피던스 조절회로(1000)로 출력한다. 여기서 임계값은 캘리브래이션 동작의 종류에 따라 다르다. 예를 들어 임계값은 쇼트 캘리브래이션(short calibration) 모드인 경우에는 64이고, 롱 캘리브래이션(long calibration) 모드인 경우에는 256 또는 512일 수 있다.
선택신호 생성부(305C)는 카운팅 코드(CNT<Y:0>)을 이용해 8개의 선택신호(DRVEN<8:1>)을 생성하여 임피던스 조절회로(1000)로 출력한다. 도 7a에 도시된 제1 내지 제8선택신호(DRVEN<8:1>)는 도 4(또는 도 6)에 도시된 선택신호들(DRVEN<8:1>)과는 달리, 전체 교정시간(이하 T0) 동안 일정한 간격을 가지고 순차적으로 활성화된다. 선택신호(DRVEN<8:1>)에 대해서는 도 8 및 도 10과 함께 자세히 설명하기로 한다.
래치신호 생성부(305D)는 카운팅 코드(CNT<Y:0>)을 이용해 8개의 래치신호(LATEN<8:1>)을 생성하여 임피던스 조절회로(1000)로 출력한다. 래치신호(LATEN<8:1>)에 대해서는 도 9 및 도 10과 함께 자세히 설명하기로 한다.
임피던스 조절회로(1000)는 도 4에 도시된 임피던스 조절회로(1000)의 구성에 저장회로(400)를 더 포함할 수 있다. 즉, 임피던스 조절회로(1000)는 풀업 코드생성부(310), 풀업 임피던스부(330), M개의 더미 임피던스부(350A, 350B, ..., 350C), 풀다운 코드생성부(360), M개의 풀다운 임피던스부(390A, 390B, ..., 390C), 및 저장회로(400)를 포함할 수 있다. 이하에서는 설명의 편의를 위해 임피던스 조절회로(1000)가 8개의 더미 임피던스부(350A, 350B, ..., 350C)와 8개의 풀다운 임피던스부(390A, 390B, ..., 390C)를 포함하는 경우를 예로 들어 설명한다.
저장회로(400)는 8개의 풀다운 임피던스부(390A, 390B, ..., 390C) 중 자신의 선택신호에 응답해 활성화된 풀다운 임피던스부의 개수가 변화될 때마다 생성되는 풀다운 임피던스 제어코드(NCODE<N:0>)들을 저장하고, 출력제어신호(MRS<2:0>)에 응답해 저장된 풀다운 임피던스 제어코드(NCODE<N:0>)들 중 어느 하나의 풀다운 임피던스 제어코드(NCODE<N:0>)를 선택하여 출력한다. 구체적으로 저장회로(400)는 8개의 풀다운 임피던스부(390A, 390B, ..., 390C) 중 활성화된 풀다운 임피던스부의 개수가 변화될 때마다 생성되는 풀다운 임피던스 제어코드(NCODE<N:0>)을 저장하는 8개의 래치부(401A, 401B, ..., 401C) 및 출력제어신호(MRS<0:2>)에 응답해 8개의 래치부(401A, 401B, ..., 401C)에 저장된 풀다운 임피던스 제어코드(NCODE<N:0>) 중 어느 하나를 선택해 출력하는 출력부(402)를 포함할 수 있다. 예를 들어, 8개의 풀다운 임피던스부(390A, 390B, ..., 390C) 중 제1풀다운 임피던스부(390A)만 활성화된 경우에 생성되는 풀다운 임피던스 제어코드(NCODE<N:0>)를 제1래치신호(LATEN<1>)에 응답해 제1래치부(401A)에 저장하고, 그 후 8개의 풀다운 임피던스부(390A, 390B, ..., 390C) 중 제1 및 제2풀다운 임피던스부(390A, 390B)가 활성화된 경우에 생성되는 풀다운 임피던스 제어코드(NCODE<N:0>)를 제2래치신호(LATEN<2>)에 응답해 제2래치부(402A)에 저장하고, 마찬가지로 8개의 풀다운 임피던스부(390A, 390B, ..., 390C) 모두가 활성화된 경우에 생성되는 풀다운 임피던스 제어코드(NCODE<N:0>)를 제8래치신호(LATEN<8>)에 응답해 제8래치부(402C)에 저장한다. 그리고 저장된 8개의 풀다운 임피던스 제어코드(NCODE<N:0>) 중 어느 하나를 출력제어신호(MRS<2:0>)에 응답해 선택하여 출력한다. 여기서 출력제어신호는 모드 레지스터 셋 신호(MRS<2:0>)일 수 있다. 예를 들어, 출력제어신호(MRS<2:0>)가 000인 경우에 제1래치부(401A)에 저장된 풀다운 임피던스 제어코드(NCODE<N:0>)을 출력하고, 출력제어신호(MRS<2:0>)가 111인 경우에 제8래치부(401C)에 저장된 풀다운 임피던스 제어코드(NCODE<N:0>)을 출력하도록 설계될 수 있다.
한편, 저장회로(400)는 전체 교정시간을 M등분한 제1 내지 제M분할 교정시간(이하, TD1 내지 TD8) 각각에 생성되는 풀다운 임피던스 제어코드(NCODE<N:0>)를 저장하고, 출력제어신호(MRS<2:0>)에 응답해 저장된 풀다운 임피던스 제어코드들 중 어느 하나의 풀다운 임피던스 제어코드(NCODE<N:0>)를 선택하여 출력하도록 설계될 수도 있다. 구체적으로 저장회로(400)는 M개의 래치부(401A, 401B, ..., 401C) 및 출력부(402)를 포함할 수 있다. 이하에서는 설명의 편의를 저장회로(400)는 8개의 래치부(401A, 401B, ..., 401C)를 포함하고 있는 경우를 예로 들어 설명한다. 제1 내지 제8래치부(401A, 401B, ..., 401C) 각각은 제1 내지 제8래치신호(LATEN<8:1>) 각각에 응답해 제1 내지 제8분할 교정시간(TD1~TD8) 각각에 생성되는 풀다운 임피던스 제어코드(NCODE<N:0>)를 저장한다. 출력부(402)는 출력제어신호(MRS<2:0>)에 응답해 제1 내지 제8래치부(401A, 401B, ..., 401C) 각각에 저장된 풀다운 임피던스 제어코드들 중 어느 하나의 풀다운 임피던스 제어코드(NCODE<N:0>)를 선택하여 출력한다.
도 8는 도 7b에 도시된 선택신호 생성회로(305C)의 일실시예를 나타낸 도면이다. 도 8에서는 설명의 편의를 위해 카운팅 코드(CNT<Y:0>) 중 상위 3개의 비트(CNT<Y:Y-2>)를 이용해 8개의 선택신호들(DRVEN<8:1>)을 생성하는 경우를 예시하였다. 카운팅 코드(CNT<Y:0>) 중 상위 3개 비트(CNT<Y:Y-2>)에 의해 8개의 선택신호들(DRVEN<8:1>)의 활성화 구간이 결정되는데, 선택신호들(DRVEN<8:1>)의 활성화 구간에 대해서는 도 10와 함께 자세히 설명하기로 한다.
도 9는 도 7b에 도시된 래치신호 생성회로(305D)의 일실시예를 나타낸 도면이다. 도 9에서는 설명의 편의를 위해 카운팅 코드(CNT<Y:0>) 중 상위 3개의 비트(CNT<Y:Y-2>)를 이용해 8개의 래치신호들(LATEN<8:1>)을 생성하는 경우를 예시하였다. 카운팅 코드(CNT<Y:0>) 중 상위 3개 비트(CNT<Y:Y-2>)에 의해 8개의 래치신호들(LATEN<8:1>)의 활성화 구간이 결정되는데, 래치신호들(LATEN<8:1>)의 활성화 구간에 대해서는 도 10와 함께 자세히 설명하기로 한다.
도 10은 도 7a에 도시된 8개의 선택신호(DRVEN<8:1>) 및 8개의 래치신호(LATEN<8:1>)의 타이밍도이다. 제1 내지 제8분할 교정시간(TD1~TD8) 각각은 전체 교정시간(T0)를 8등분한 T0/8 이다.
제1선택신호(DRVEN<1>)는 전체 교정 시간(T0)과 동일한 구간(T1) 동안 활성화될 수 있다. 제2선택신호(DRVEN<2>)는 제1분할 교정시간(TD1)이 경과한 후부터 전체 교정시간(T0)이 종료될 때까지 활성화된다. 즉, 제2선택신호(DRVEN<2>)는 T2구간동안 활성화된다. 제3선택신호(DRVEN<3>)는 제2분할 교정시간(TD2)가 경과한 이후부터 전체 교정시간(T0)이 종료될 때까지 활성화된다. 즉, 제3선택신호(DRVEN<3>)는 T3구간 동안 활성화된다. 결국, 제A선택신호(DRVEN<A>, 단, 2≤A≤M)는 제A-1분할 교정시간(TD<A-1>)이 경과한 이후부터 전체 교정시간(T0)이 종료될 때까지 활성화된다.
한편, 제1래치신호(LATEN<1>)는 제1분할 교정시간(TD1) 동안 활성화되고, 제2래치신호(LATEN<2>)는 제2분할 교정시간(TD2) 동안 활성화된다. 즉, 제A래치신호(LATEN<A>)는 제A분할 교정시간(TD<A>) 동안 활성화된다.
도 10과 함께 도 7a에 도시된 임피던스 조절회로(1000)의 전체 동작을 설명한다.
캘리브래이션 동작이 시작되면 캘리브래이션 활성화 신호(CAL_EN)가 활성화된다. 활성화된 캘리브래이션 활성화 신호(CAL_EN)에 응답해 풀업 비교부(311)가 제1노드(ZQ노드)의 전압(ZQ패드(ZQ PAD)에 연결된 외부저항(RZQ)과 풀업 임피던스부(330)의 전압분배에 의해 생성되는 전압)과 기준전압(VREF)을 비교하고 그 비교결과에 따라 제1업/다운신호(UP/DN1)를 생성한다. 캘리브래이션 활성화 신호(CAL_EN)가 활성화되면 풀업 카운터부(312)는 제1업/다운신호(UP/DN1)를 입력받아 풀업 임피던스 제어코드(PCODE<N:0>)를 생성한다. 풀업 임피던스 제어코드(PCODE<N:0>)는 풀업 임피던스부(330)내의 병렬 저항들을 온/오프하여 풀업 임피던스부(330)의 임피던스값을 조절한다. 조절된 풀업 임피던스부(330)의 임피던스값은 다시 제1노드(ZQ노드)의 전압에 영향을 주고 상기한 바와 같은 동작이 반복된다. 결과적으로, 풀업 임피던스부(330)의 전체 임피던스 값이 외부저항(RZQ)의 임피던스 값과 같아질 때까지 캘리브래이션 동작이 반복된다(풀업 캘리브래이션).
제1분할 교정시간(TD1) 동안에 제1선택신호(DRVEN<1>)만이 하이 레벨로 활성화되므로, 즉 제1반전 선택신호(DRVENB<1>)만이 로우 레벨로 활성화되므로 제1더미 임피던스부(350A)만이 활성화되고, 풀업 임피던스 제어코드(PCODE<N:0>)에 의해 결정되는 제1더미 임피던스부(350A)의 임피던스 값이 결국 8개의 더미 임피던스부(350A, 350B, ..., 350C)의 전체 임피던스 값이 된다.
그리고 풀다운 캘리브래이션 동작이 수행된다. 캘리브래이션 활성화 신호(CAL_EN)가 활성화되면 풀다운 비교부(361)가 제2노드(A노드)의 전압과 기준전압(VREF)을 비교하고 비교결과에 따라 제2업/다운신호(UP/DN2)를 생성한다. 캘리브래이션 활성화 신호(CAL_EN)가 활성화되면 풀다운 카운터부(362)는 제2업/다운신호(UP/DN2)를 입력받아 풀다운 임피던스 제어코드(NCODE<N:0>)를 생성한다. 제1분할 교정시간(TD1) 동안에 제1선택신호(DRVEN<1>)만이 하이 레벨로 활성화되므로 8개의 풀다운 임피던스부(390A, 390B,...,390C) 중 제1풀다운 임피던스부(390A)만이 활성화된다. 풀다운 임피던스 제어코드(NCODE<N:0>)는 제1풀다운 임피던스부(390A)내의 병렬 저항들을 온/오프하여 제1풀다운 임피던스부(390A)의 임피던스값을 조절한다. 결국 제1풀다운 임피던스부(390A)의 임피던스 값이 8개의 풀다운 임피던스부(390A, 390B, ..., 390C)의 전체 임피던스 값이 된다. 조절된 제1풀다운 임피던스부(390A)의 임피던스 값은 다시 제2노드(A노드)의 전압에 영향을 주고 상기한 바와 같은 동작이 반복된다. 결과적으로, 제1풀다운 임피던스부(390A)의 임피던스 값이 제1더미 임피던스부(350A)의 임피던스 값과 같아지도록 캘리브래이션 된다(풀다운 캘리브래이션).
그리고 제1풀다운 임피던스부(390A)만이 활성화되었을 때의 풀다운 임피던스 제어코드(NCODE<N:0>)는 제1래치신호(LATEN<1>)에 응답해 저장회로(400)내의 제1래치부(401A)에 저장된다.
제2분할 교정시간(TD2) 동안에는 8개의 반전 선택신호(DRVENB<8:1>) 중 제1 및 제2반전 선택신호(DRVENB<2:1>)만이 로우 레벨로 활성화되므로 8개의 더미 임피던스부(350A, 350B, ..., 350C) 중 제1 및 제2더미 임피던스부(350A, 350B)만이 활성화된다. 풀업 임피던스 제어코드(PCODE<N:0>)에 의해 제1 및 제2더미 임피던스부(350A, 350B)의 임피던스 값이 결정된다. 결국, 제2노드(A노드)에 병렬로 연결된 제1 및 제2더미 임피던스부(350A)의 임피던스 값의 합이 8개의 더미 임피던스부(350A, 350B, ..., 350C)의 전체 임피던스 값이 된다. 다시 풀다운 캘리브래이션 동작이 수행되는데, 제2분할 교정시간(TD2) 동안에 8개의 선택신호들(DRVEN<8:1>) 중 제1 및 제2선택신호(DRVEN<2:1>)만이 하이 레벨로 활성화되므로 8개의 풀다운 임피던스부(390A, 390B,...,390C) 중 제1 및 제2풀다운 임피던스부(390A, 390B)만이 활성화된다. 결국 제2노드(A노드)에 병렬로 연결된 제1 및 제2풀다운 임피던스부(390A, 390B)의 임피던스 값의 합이 8개의 풀다운 임피던스부(390A, 390B, ..., 390C)의 전체 임피던스 값이 된다. 결과적으로, 제2노드(A노드)에 병렬로 연결된 제1 및 제2풀다운 임피던스부(390A, 390B)의 임피던스 값의 합이 제2노드(A노드)에 병렬로 연결된 제1 및 제2더미 임피던스부(350A, 350B)의 임피던스 값의 합과 같아지도록 캘리브래이션 된다.
그리고 제1 및 제2풀다운 임피던스부(390A, 390B)만이 활성화되었을 때의 풀다운 임피던스 제어코드(NCODE<N:0>)는 제2래치신호(LATEN<2>)에 응답해 저장회로(400)내의 제2래치부(401B)에 저장된다.
상기와 같은 동작이 8개의 풀다운 임피던스부(390A, 390B, ..., 390C) 모두가 활성화될 때까지 반복된다. 그리고 8개의 풀다운 임피던스부(390A, 390B, ..., 390C) 모두가 활성화되었을 때의 풀다운 임피던스 제어코드(NCODE<N:0>)는 제8래치신호(LATEN<8>)에 응답해 저장회로(400)내의 제8래치부(401C)에 저장된다.
그리고 저장회로(400) 내의 출력부(402)는 8개의 래치부(401A, 401B, ..., 401C)에 저장된 풀다운 임피던스 제어코드(NCODE<N:0>)들 중 어느 하나의 풀다운 임피던스 제어코드(NCODE<N:0>)를 출력제어신호(MRS<2:0>)에 응답해 선택하여 출력한다. 예를 들어 출력부(402)는 출력제어신호(MRS<2:0>)가 001인 경우 제2래치부(401B)에 저장된 풀다운 임피던스 제어코드(NCODE<N:0>)을 출력하고, 출력제어신호(MRS<2:0>)가 111인 경우 제8래치부(401C)에 저장된 풀다운 임피던스 제어코드(NCODE<N:0>)을 출력하도록 설계될 수 있다.
한편, 각각의 분할 교정시간(TD1~TD8)은 조정이 가능하다. 예를 들어, 8개의 풀다운 임피던스부(390A, 390B, ..., 390C) 중 제1풀다운 임피던스부(390A)만이 활성화되었을 때의 제1분할 교정시간(TD1)을 다른 분할 교정시간(TD2~TD8)에 비해 상대적으로 더 길게 설정할 수도 있다.
한편, 본 발명에 따른 임피던스 조절회로는 도 6에 도시된 임피던스 조절회로(1000)의 구성에 도 7a에 도시된 저장회로(400)를 더 포함하도록 설계될 수도 있다. 이 경우 저장회로(400)는 8개의 풀업 임피던스부(450A, 450B, ..., 450C) 중 자신의 선택신호에 응답해 활성화된 풀업 임피던스부의 개수가 변화될 때마다 생성되는 풀업 임피던스 제어코드(PCODE<N:0>)들을 저장하고, 저장된 8개의 풀업 임피던스 제어코드(PCODE<N:0>)들 중 어느 하나의 풀업 임피던스 제어코드(PCODE<N:0>)를 출력제어신호(MRS<2:0>)에 응답해 선택하여 출력하도록 설계될 수 있다.
도 11은 본 발명의 일실시예에 따른 반도체 장치를 나타낸 도면이다.
반도체 장치는 임피던스 조절회로(1000)와 터미네이션 회로(2000)를 포함할 수 있다.
임피던스 조절회로(1000)는 터미네이션 임피던스 값을 조절하기 위한 풀업 임피던스 코드(PCODE<N:0>) 및 풀다운 임피던스 코드(NCODE<N:0>)를 생성하여 터미네이션 회로(2000)로 출력한다. 임피던스 조절회로(1000)는 도 4, 도 6 또는 도 7a에 도시된 임피던스 조절회로(1000)와 동일하게 설계될 수 있다.
터미네이션 회로(2000)는 임피던스 조절회로(1000)로부터 출력된 풀업 임피던스 코드(PCODE<N:0>) 및 풀다운 임피던스 코드(NCODE<N:0>)에 의해 정해지는 임피던스 값으로 인터페이스 패드(INTERFACE PAD)를 터미네이션한다. 구체적으로 터미네이션 회로(2000)는 M개의 풀업 터미네이션부(2220A, 2220B, ..., 2220C)와 M개의 풀다운 터미네이션부(2270A, 2270B, ..., 2270C)를 포함할 수 있다. 이하에서는 설명의 편의를 위해 터미네이션 회로(2000)가 8개의 풀업 터미네이션부(2220A, 2220B, ..., 2220C)와 8개의 풀다운 터미네이션부(2270A, 2270B, ..., 2270C)를 포함하는 경우를 예로 들어 설명한다.
제1 내지 제8풀업 터미네이션부(2220A, 2220B, ..., 2220C)는 도 4 또는 도 7a에 도시된 제1 내지 제8더미 터미네이션부(350A, 350B, ..., 350C)와 유사하게 설계될 수 있다. 또한, 제1 내지 제8풀업 터미네이션부(2220A, 2220B, ..., 2220C)는 도 6에 도시된 제1 내지 제8풀업 터미네이션부(450A, 450B, ..., 450C)와 유사하게 설계될 수 있다.
풀업 드라이버 컨트롤러(2210)는 풀업 임피던스 제어코드(PCODE<N:0>)와 풀업 인에이블 신호(PU_EN)에 응답하여 8개의 풀업 터미네이션부(2220A, 2220B, ..., 2220C) 각각을 제어한다. 여기서 풀업 인에이블 신호(PU_EN)는 8개의 풀업 터미네이션부(2220A, 2220B, ..., 2220C) 각각을 활성화/비활성화하는 신호이다. 예를 들어, 풀업 인에이블 신호(PU_EN)가 활성화되면 제1풀업 터미네이션부(2220A) 내의 저항들은 풀업 임피던스 제어코드(PCODE<N:0>)에 따라 온/오프된다. 반대로 풀업 인이에블 신호(PU_EN)가 비활성화되면 제1풀업 터미네이션부(2220A)는 풀업 임피던스 제어코드(PCODE<N:0>)에 상관없이 동작하지 않는다. 즉 제1풀업 터미네이션부(2220A) 내의 저항들은 모두 오프된다. 풀업 드라이버 컨트롤러(2210)는 제2 내지 제8풀업 터미네이션부(2220B, ..., 2220C)에 대해서도 제1풀업 터미네이션부(2220A)를 제어하는 것과 동일하게 제어할 수 있다.
한편, 풀업 드라이버 컨트롤러(2210)는 출력제어신호(MRS<2:0>)에 응답해 8개의 풀업 터미네이션부(2220A, 2220B, ..., 2220C) 중 적어도 하나 이상의 풀업 터미네이션부를 활성화한다. 여기서 출력제어신호는 모드 레지스터 셋 신호(Mode Register Set, MRS<2:0>)일 수 있다. 즉, 풀업 드라이버 컨트롤러(2210)는 출력제어신호(MRS<2:0>)에 응답해 8개의 풀업 터미네이션부(2220A, 2220B, ..., 2220C) 중 적어도 하나 이상의 풀업 터미네이션부를 활성화하고, 활성화된 풀업 터미네이션부 내의 저항들이 풀업 임피던스 제어코드(PCODE<N:0>)에 따라 온/오프되고, 비활성화된 나머지 풀업 터미네이션부 내의 저항들은 모두 오프되도록 한다.
제1 내지 제8풀다운 터미네이션부(2270A, 2270B, ..., 2270C)는 도 4 또는 도 7a에 도시된 제1 내지 제8풀다운 터미네이션부(390A, 390B, ..., 390C)와 유사하게 설계될 수 있다. 또한, 제1 내지 제8풀다운 터미네이션부(2270A, 2270B, ..., 2270C)는 도 6에 도시된 제1 내지 제8더미 터미네이션부(470A, 470B, ..., 470C)와 유사하게 설계될 수 있다.
풀다운 드라이버 컨트롤러(2260)는 풀다운 임피던스 제어코드(NCODE<N:0>)와 풀다운 인에이블 신호(PD_EN)에 응답하여 8개의 풀다운 터미네이션부(2270A, 2270B, ..., 2270C) 각각을 제어한다. 풀다운 인에이블 신호(PD_EN)는 8개의 풀다운 터미네이션부(2270A, 2270B, ..., 2270C)를 활성화/비활성화하는 신호이다. 예를 들어, 풀다운 인에이블 신호(PD_EN)가 활성화되면 제1풀다운 터미네이션부(2270A) 내의 저항들은 풀다운 임피던스 제어코드(NCODE<N:0>)에 따라 온/오프된다. 반대로, 풀다운 인이에블 신호(PD_EN)가 비활성화되면 제1풀다운 터미네이션부(2270A)는 풀다운 임피던스 제어코드(NCODE<N:0>)에 상관없이 동작하지 않는다. 즉, 제1풀다운 터미네이션부(2270A) 내의 저항들은 모두 오프된다.
한편, 풀다운 드라이버 컨트롤러(2260)는 출력제어신호(MRS<2:0>)에 응답해 8개의 풀다운 터미네이션부(2270A, 2270B, ..., 2270C) 중 적어도 하나 이상의 풀다운 터미네이션부를 활성화한다. 즉, 풀다운 드라이버 컨트롤러(2260)는 출력제어신호(MRS<2:0>)에 응답해 8개의 풀다운 터미네이션부(2270A, 2270B, ..., 2270C) 중 적어도 하나 이상의 풀다운 터미네이션부를 활성화하고, 활성화된 풀다운 터미네이션부 내의 저항들이 풀다운 임피던스 제어코드(NCODE<N:0>)에 따라 온/오프되고, 비활성화된 나머지 풀다운 터미네이션부 내의 저항들이 모두 오프되도록 한다.
한편, 터미네이션 회로는 데이터를 출력하는 출력드라이버(Output Driver)의 메인 드라이버가 될 수도 있다. 풀업 인에이블 신호(PU_EN)가 활성화되면 8개의 풀업 터미네이션부(2220A, 2220B, ..., 2220C)가 인터페이스 패드(INTERFACE PAD, 이 경우에는 DQ PAD)를 하이 레벨로 만들고, 이로 인하여 인터페이스 패드(INTERFACE PAD)를 통해 하이 데이터가 출력될 것이다. 또한, 풀다운 인에이브 신호(PD_EN)가 활성화되면 8개의 풀다운 터미네이션부(2270A, 2270B, ..., 2270C)가 인터페이스 패드(INTERFACE PAD)를 로우 레벨로 만들고, 이로 인하여 인터페이스 패드(INTERFACE PAD)를 통해 로우 데이터가 출력될 것이다
한편, 도 11에서는 터미네이션 회로(2000)가 M개의 풀업 터미네이션부(2220A, 2220B, ..., 2220C)와 M개의 풀다운 터미네이션부(2270A, 2270B, ..., 2270C)를 포함하는 경우를 도시하였으나, 터미네이션 스킴(scheme)에 따라서 터미네이션 회로(2000)가 M개의 풀업 터미네이션부(2220A, 2220B, ..., 2220C)만을 포함하게 구성되거나, M개의 풀다운 터미네이션부(2270A, 2270B, ..., 2270C)만을 포함하게 구성될 수도 있다.
도 12는 본 발명에 따른 반도체 장치에서 목표 임피던스 값에 따른 RTT 미스매치를 나타낸 도면이다.
임피던스 조절회로(1000)를 터미네이션 회로(2000)의 레이아웃과 유사하게 설계함으로써, 즉 임피던스 조절회로(1000)가 도 4 또는 도 7a와 같이 M개의 풀다운 임피던스부를 포함하거나 도 6과 같이 M개의 풀업 임피던스부를 포함하도록 설계함으로써 터미네이션 회로(2000)의 레이아웃에서 발생하는 기생저항 성분에 의한 RTT MISMATCH를 줄일 수 있다. 즉, 임피던스 조절회로(1000)가 임피던스 제어코드(PCODE<N:0>, NCODE<N:0>)을 생성할 때에 레이아웃에서 발생하는 기생저항 성분, 활성화되는 터미네이션부의 개수에 따라 변화되는 기생저항 성분에 의한 전압 강하 등 임피던스 미스매치 요인들을 모두 고려하여 임피던스 제어코드(PCODE<N:0>, NCODE<N:0>)를 생성하게 되므로, 이러한 임피던스 미스매치 요인들을 모두 고려하여 생성된 임피던스 제어코드(PCODE<N:0>, NCODE<N:0>)를 터미네이션 회로(2000)가 사용함으로써 RTT MISMATCH를 줄일 수 있게 된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
300, 305: 임피던스 조절회로 제어부 310, 430: 풀업코드 생성부
330, 450A~450C: 풀업 임피던스부 360, 410: 풀다운코드 생성부
350A~350C, 470A~470C: 더미 임피던스부
390A~390C, 420: 풀다운 임피던스부
400: 저장회로
2210: 풀업 드라이버 컨트롤러 2260: 풀다운 드라이버 컨트롤러
2220A~2220C: 풀업 터미네이션부 2270A~2270C: 풀다운 터미네이션부

Claims (19)

  1. 외부저항이 연결되는 제1노드의 전압을 이용해 풀업 임피던스 제어코드를 생성하는 풀업 코드생성부;
    상기 풀업 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지고 상기 제1노드를 풀업 구동하는 풀업 임피던스부;
    각각이 상기 풀업 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지며, 제1 내지 제M선택신호(단, M은 자연수) 각각에 응답해 활성화/비활성화되고, 제2노드를 풀업 구동하는 제1 내지 제M더미 임피던스부;
    상기 제2노드의 전압을 이용해 풀다운 임피던스 제어코드를 생성하는 풀다운 코드생성부; 및
    각각이 상기 풀다운 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지며, 상기 제1 내지 제M선택신호 각각에 응답해 활성화/비활성화되고, 상기 제2노드를 풀다운 구동하는 제1 내지 제M풀다운 임피던스부
    를 포함하는 임피던스 조절회로.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    제 1항에 있어서,
    출력제어신호에 응답해 상기 제1 내지 제M선택신호들 중 적어도 하나 이상의 선택신호가 활성화되는
    임피던스 조절회로.
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    제 1항에 있어서,
    상기 제1 내지 제M풀다운 임피던스부 중 자신의 선택신호에 응답해 활성화된 풀다운 임피던스부의 개수가 변화될 때마다 생성되는 풀다운 임피던스 제어코드들을 저장하고, 저장된 풀다운 임피던스 제어코드들 중 어느 하나의 풀다운 임피던스 제어코드를 출력제어신호에 응답해 선택하여 출력하는 저장회로를 더 포함하는
    임피던스 조절회로.
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제 1항에 있어서,
    전체 교정시간을 M등분한 제1 내지 제M분할 교정시간마다 생성되는 상기 풀다운 임피던스 제어코드를 저장하고 저장된 풀다운 임피던스 제어코드들 중 어느 하나의 풀다운 임피던스 제어코드를 출력제어신호에 응답해 선택하여 출력하는 저장회로를 더 포함하며,
    상기 제A선택신호(단, 2≤A≤M)의 활성화 구간은 상기 제A-1분할 교정시간이 경과한 이후부터 상기 전체 교정시간이 종료될 때까지인
    임피던스 조절회로.
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    제 4항에 있어서,
    상기 저장회로는
    각각이 상기 제1 내지 제M분할 교정시간마다 생성되는 각각의 상기 풀다운 임피던스 제어코드를 제1 내지 제M래치신호 각각에 응답해 저장하는 제1 내지 제M래치부; 및
    상기 제1 내지 제M래치부에 저장된 풀다운 임피던스 제어코드들 중 어느 하나의 풀다운 임피던스 제어코드를 상기 출력제어신호에 응답해 선택하여 출력하는 출력부를 포함하는
    임피던스 조절회로.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제 2항 내지 제 5항 중 어느 한 항에 있어서,
    상기 출력제어신호는 모드 레지스터 셋(Mode Register Set) 신호인
    임피던스 조절회로.
  7. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]
    제 1항에 있어서,
    상기 풀업 코드생성부는
    기준전압과 상기 제1노드의 전압을 비교해 어느 전압이 높은지를 나타내는 제1업/다운신호를 생성하는 풀업 비교부; 및 상기 제1업/다운신호에 응답해 상기 풀업 임피던스 제어코드의 값을 늘리거나/줄이는 풀업 카운터부를 포함하고,
    상기 풀다운 코드생성부는
    상기 기준전압과 상기 제2노드의 전압을 비교해 어느 전압이 높은지를 나타내는 제2업/다운신호를 생성하는 풀다운 비교부; 및 상기 제2업/다운신호에 응답해 상기 풀다운 임피던스 제어코드의 값을 늘리거나/줄이는 풀다운 카운터부를 포함하는
    임피던스 조절회로
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    제 1항에 있어서,
    상기 풀업 임피던스부는 각각이 상기 제1노드에 병렬로 연결되며 상기 풀업 임피던스 제어코드 각각에 응답해 온/오프되는 다수의 저항을 포함하고,
    상기 제B풀다운 임피던스부(단, 1≤B≤M)는 각각이 상기 제2노드에 병렬로 연결되며 상기 풀다운 임피던스 제어코드 각각에 응답해 온/오프되는 다수의 저항을 포함하는
    임피던스 조절회로.
  9. 외부저항이 연결되는 제1노드의 전압을 이용해 풀다운 임피던스 제어코드를 생성하는 풀다운 코드생성부;
    상기 풀다운 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지고 상기 제1노드를 풀다운 구동하는 풀다운 임피던스부;
    각각이 상기 풀다운 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지며, 제1 내지 제M선택신호 각각에 응답해 활성화/비활성화되고, 제2노드를 풀다운 구동하는 제1 내지 제M더미 임피던스부;
    상기 제2노드의 전압을 이용해 풀업 임피던스 제어코드를 생성하는 풀업 코드생성부; 및
    각각이 상기 풀업 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지며, 상기 제1 내지 제M선택신호 각각에 응답해 활성화/비활성화되고, 상기 제2노드를 풀업 구동하는 제1 내지 제M풀업 임피던스부
    를 포함하는 임피던스 조절회로.
  10. [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]
    제 9항에 있어서,
    출력제어신호에 응답해 상기 제1 내지 제M선택신호들 중 적어도 하나 이상의 선택신호가 활성화되는
    임피던스 조절회로.
  11. [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]
    제 9항에 있어서,
    상기 제1 내지 제M풀업 임피던스부 중 자신의 선택신호에 응답해 활성화된 풀업 임피던스부의 개수가 변화될 때마다 생성되는 풀업 임피던스 제어코드들을 저장하고, 저장된 풀업 임피던스 제어코드들 중 어느 하나의 풀업 임피던스 제어코드를 출력제어신호에 응답해 선택하여 출력하는 저장회로를 더 포함하는
    임피던스 조절회로.
  12. [청구항 12은(는) 설정등록료 납부시 포기되었습니다.]
    제 9항에 있어서,
    전체 교정시간을 M등분한 제1 내지 제M분할 교정시간마다 생성되는 상기 풀업 임피던스 제어코드를 저장하고 저장된 풀업 임피던스 제어코드들 중 어느 하나의 풀업 임피던스 제어코드를 출력제어신호에 응답해 선택하여 출력하는 저장회로를 더 포함하며,
    상기 제A선택신호(단, 2≤A≤M)의 활성화 구간은 상기 제A-1분할 교정시간이 경과한 이후부터 상기 전체 교정시간이 종료될 때까지인
    임피던스 조절회로.
  13. [청구항 13은(는) 설정등록료 납부시 포기되었습니다.]
    제 12항에 있어서,
    상기 저장회로는
    각각이 상기 제1 내지 제M분할 교정시간마다 생성되는 각각의 상기 풀업 임피던스 제어코드를 제1 내지 제M래치신호 각각에 응답해 저장하는 제1 내지 제M래치부; 및
    상기 제1 내지 제M래치부에 저장된 풀업 임피던스 제어코드들 중 어느 하나의 풀업 임피던스 제어코드를 상기 출력제어신호에 응답해 선택하여 출력하는 출력부를 포함하는
    임피던스 조절회로.
  14. 터미네이션 임피던스 값을 조절하기 위한 풀업 임피던스 제어코드 및 풀다운 임피던스 제어코드를 생성하는 임피던스 조절회로;
    상기 풀업 임피던스 제어코드 및 풀다운 임피던스 제어코드에 의해 정해지는 임피던스 값으로 인터페이스 패드를 터미네이션하는 터미네이션 회로
    를 포함하며,
    상기 임피던스 조절회로는
    외부저항이 연결되는 제1노드의 전압을 이용해 상기 풀업 임피던스 제어코드를 생성하는 풀업 코드생성부;
    상기 풀업 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지고 상기 제1노드를 풀업 구동하는 풀업 임피던스부;
    각각이 상기 풀업 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지며, 제1 내지 제M선택신호(단, M은 자연수) 각각에 응답해 활성화/비활성화되고, 제2노드를 풀업 구동하는 제1 내지 제M더미 임피던스부;
    상기 제2노드의 전압을 이용해 상기 풀다운 임피던스 제어코드를 생성하는 풀다운 코드생성부; 및
    각각이 상기 풀다운 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지며, 상기 제1 내지 제M선택신호 각각에 응답해 활성화/비활성화되고, 상기 제2노드를 풀다운 구동하는 제1 내지 제M풀다운 임피던스부를 포함하는
    반도체 장치.
  15. [청구항 15은(는) 설정등록료 납부시 포기되었습니다.]
    제 14항에 있어서,
    출력제어신호에 응답해 상기 제1 내지 제M선택신호들 중 적어도 하나 이상의 선택신호가 활성화되는
    반도체 장치.
  16. [청구항 16은(는) 설정등록료 납부시 포기되었습니다.]
    제 14항에 있어서,
    상기 임피던스 조절회로는
    상기 제1 내지 제M풀다운 임피던스부 중 자신의 선택신호에 응답해 활성화된 풀다운 임피던스부의 개수가 변화될 때마다 생성되는 상기 풀다운 임피던스 제어코드들을 저장하고, 저장된 상기 풀다운 임피던스 제어코드들 중 어느 하나의 풀다운 임피던스 제어코드를 출력제어신호에 응답해 선택하여 출력하는 저장회로를 더 포함하는
    반도체 장치.
  17. [청구항 17은(는) 설정등록료 납부시 포기되었습니다.]
    제 14항에 있어서,
    상기 임피던스 조절회로는
    전체 교정시간을 M등분한 제1 내지 제M분할 교정시간마다 생성되는 상기 풀다운 임피던스 제어코드를 저장하고, 저장된 풀다운 임피던스 제어코드들 중 어느 하나의 풀다운 임피던스 제어코드를 출력제어신호에 응답해 선택하여 출력하는 저장회로를 더 포함하며,
    상기 제A선택신호(단, 2≤A≤M)의 활성화 구간은 상기 제A-1분할 교정시간이 경과한 이후부터 상기 전체 교정시간이 종료될 때까지인
    반도체 장치.
  18. [청구항 18은(는) 설정등록료 납부시 포기되었습니다.]
    제 17항에 있어서,
    상기 저장회로는
    각각이 상기 제1 내지 제M분할 교정시간마다 생성되는 각각의 상기 풀다운 임피던스 제어코드를 제1 내지 제M래치신호 각각에 응답해 저장하는 제1 내지 제M래치부; 및
    상기 제1 내지 제M래치부에 저장된 풀다운 임피던스 제어코드들 중 어느 하나의 풀다운 임피던스 제어코드를 상기 출력제어신호에 응답해 선택하여 상기 터미네이션 회로로 출력하는 출력부를 포함하는
    반도체 장치.
  19. 터미네이션 임피던스 값을 조절하기 위한 풀업 임피던스 제어코드 및 풀다운 임피던스 제어코드를 생성하는 임피던스 조절회로;
    상기 풀업 임피던스 제어코드 및 상기 풀다운 임피던스 제어코드에 의해 정해지는 임피던스 값으로 인터페이스 패드를 터미네이션하는 터미네이션 회로
    를 포함하며,
    상기 임피던스 조절회로는
    외부저항이 연결되는 제1노드의 전압을 이용해 상기 풀다운 임피던스 제어코드를 생성하는 풀다운 코드생성부;
    상기 풀다운 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지고 상기 제1노드를 풀다운 구동하는 풀다운 임피던스부;
    각각이 상기 풀다운 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지며, 제1 내지 제M선택신호(단, M은 자연수) 각각에 응답해 활성화/비활성화되고, 제2노드를 풀다운 구동하는 제1 내지 제M더미 임피던스부;
    상기 제2노드의 전압을 이용해 상기 풀업 임피던스 제어코드를 생성하는 풀업 코드생성부; 및
    각각이 상기 풀업 임피던스 제어코드에 의해 결정되는 임피던스 값을 가지며, 상기 제1 내지 제M선택신호 각각에 응답해 활성화/비활성화되고, 상기 제2노드를 풀업 구동하는 제1 내지 제M풀업 임피던스부를 포함하는
    반도체 장치.
KR1020110116074A 2011-11-08 2011-11-08 임피던스 조절회로 및 이를 포함하는 반도체 장치 KR101839881B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110116074A KR101839881B1 (ko) 2011-11-08 2011-11-08 임피던스 조절회로 및 이를 포함하는 반도체 장치
US13/610,621 US9077332B2 (en) 2011-11-08 2012-09-11 Impedance control circuit and semiconductor device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110116074A KR101839881B1 (ko) 2011-11-08 2011-11-08 임피던스 조절회로 및 이를 포함하는 반도체 장치

Publications (2)

Publication Number Publication Date
KR20130050821A KR20130050821A (ko) 2013-05-16
KR101839881B1 true KR101839881B1 (ko) 2018-03-20

Family

ID=48223288

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110116074A KR101839881B1 (ko) 2011-11-08 2011-11-08 임피던스 조절회로 및 이를 포함하는 반도체 장치

Country Status (2)

Country Link
US (1) US9077332B2 (ko)
KR (1) KR101839881B1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013085078A (ja) * 2011-10-07 2013-05-09 Elpida Memory Inc 半導体装置及びこれを備える半導体モジュール
US20150255143A1 (en) * 2014-03-05 2015-09-10 Kabushiki Kaisha Toshiba Semiconductor device
US9369128B1 (en) * 2014-08-15 2016-06-14 Altera Corporation Circuits and methods for impedance calibration
KR102226370B1 (ko) 2015-01-13 2021-03-15 삼성전자주식회사 집적 회로 및 집적 회로를 포함하는 스토리지 장치
KR102363346B1 (ko) * 2015-08-20 2022-02-16 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102378520B1 (ko) * 2015-08-26 2022-03-25 에스케이하이닉스 주식회사 반도체 장치 및 시스템
US10284198B2 (en) 2015-10-02 2019-05-07 Samsung Electronics Co., Ltd. Memory systems with ZQ global management and methods of operating same
US9766831B2 (en) 2015-10-14 2017-09-19 Micron Technology, Inc. Apparatuses and methods for arbitrating a shared terminal for calibration of an impedance termination
KR102529968B1 (ko) * 2016-05-11 2023-05-08 삼성전자주식회사 반도체 메모리 장치의 임피던스 조정 회로, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR102635549B1 (ko) * 2016-10-25 2024-02-13 에스케이하이닉스 주식회사 임피던스 교정 회로 및 이를 포함하는 반도체 메모리 장치
US9843324B1 (en) * 2016-11-10 2017-12-12 Qualcomm Incorporated Voltage-mode SerDes with self-calibration
US10348270B2 (en) 2016-12-09 2019-07-09 Micron Technology, Inc. Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
US10193711B2 (en) 2017-06-22 2019-01-29 Micron Technology, Inc. Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device
US10615798B2 (en) 2017-10-30 2020-04-07 Micron Technology, Inc. Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance
US10205451B1 (en) 2018-01-29 2019-02-12 Micron Technology, Inc. Methods and apparatuses for dynamic step size for impedance calibration of a semiconductor device
KR102517713B1 (ko) * 2018-04-17 2023-04-05 에스케이하이닉스 주식회사 터미네이션 회로, 반도체 장치 및 그의 동작 방법
US10747245B1 (en) 2019-11-19 2020-08-18 Micron Technology, Inc. Apparatuses and methods for ZQ calibration
KR20220070643A (ko) 2020-11-23 2022-05-31 삼성전자주식회사 반도체 메모리 장치 및 메모리 시스템

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100886644B1 (ko) 2007-08-29 2009-03-04 주식회사 하이닉스반도체 온 다이 터미네이션 장치의 캘리브래이션 회로

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090121470A (ko) 2008-05-22 2009-11-26 주식회사 하이닉스반도체 임피던스 교정 회로를 포함하는 반도체 메모리 장치
KR100980414B1 (ko) 2008-11-12 2010-09-07 주식회사 하이닉스반도체 캘리브레이션 회로 및 이를 이용하는 데이터 출력 회로
KR101006090B1 (ko) * 2008-12-29 2011-01-06 주식회사 하이닉스반도체 반도체 메모리 장치
KR20130050818A (ko) * 2011-11-08 2013-05-16 에스케이하이닉스 주식회사 임피던스 조절 회로 및 이를 포함하는 반도체 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100886644B1 (ko) 2007-08-29 2009-03-04 주식회사 하이닉스반도체 온 다이 터미네이션 장치의 캘리브래이션 회로

Also Published As

Publication number Publication date
US20130113517A1 (en) 2013-05-09
KR20130050821A (ko) 2013-05-16
US9077332B2 (en) 2015-07-07

Similar Documents

Publication Publication Date Title
KR101839881B1 (ko) 임피던스 조절회로 및 이를 포함하는 반도체 장치
US9641175B2 (en) Output circuit for semiconductor device, semiconductor device having output circuit, and method of adjusting characteristics of output circuit
KR101024244B1 (ko) 임피던스 조절 장치
US7773440B2 (en) ZQ calibration controller and method for ZQ calibration
US8508251B2 (en) Semiconductor devices having on-die termination structures for reducing current consumption and termination methods performed in the semiconductor devices
US8947119B2 (en) Impedance calibration circuits with adjustable reference voltages
KR101145333B1 (ko) 임피던스 조절 장치
KR100772533B1 (ko) 온 다이 터미네이션 회로 및 그의 구동 방법
US8390318B2 (en) Semiconductor device having calibration circuit for adjusting output impedance of output buffer circuit
US8278973B2 (en) Impedance control circuit and semiconductor device including the same
US20080100333A1 (en) Impedance matching circuit of semiconductor memory device
KR20090061279A (ko) 온 다이 터미네이션 장치의 캘리브래이션 회로
KR20130072042A (ko) 터미네이션 회로
KR100568875B1 (ko) 반도체 장치에서의 출력 드라이버
KR101175245B1 (ko) 임피던스 조절회로 및 이를 포함하는 집적회로 칩
KR100968419B1 (ko) 병렬 저항 회로 및 이를 포함하는 온 다이 터미네이션장치, 반도체 메모리 장치
KR100666930B1 (ko) 온-다이 터미네이션 회로를 구비하는 반도체메모리소자
KR101075523B1 (ko) 캘리브래이션 회로 및 이를 포함하는 반도체 장치
KR20120099908A (ko) 임피던스 조절회로
US11626873B2 (en) Off chip driver circuit, off chip driver system, and method for operating an off chip driver circuit

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant