TW201320602A - 阻抗控制電路及包含其之半導體裝置 - Google Patents

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Abstract

一種阻抗控制電路，其包含：一第一阻抗單元，其經組態以使用藉由一阻抗控制碼判定之一阻抗值來終止一阻抗節點；一第二阻抗單元，其經組態以使用藉由一阻抗控制電壓判定之一阻抗值來終止該阻抗節點；一比較電路，其經組態以比較該阻抗節點之一電壓位準與一參考電壓之一電壓位準、產生指示該阻抗節點處之該電壓是否大於該參考電壓之一升/降信號，且產生該阻抗控制電壓，該阻抗控制電壓具有對應於該阻抗節點處之該電壓與該參考電壓之間的一差值的一電壓位準；及一計數器單元，其經組態以回應於該升/降信號而增加或減低該阻抗控制碼之一值。

Description

阻抗控制電路及包含其之半導體裝置
本發明之例示性實施例係關於一種產生用於控制阻抗值之阻抗控制碼之阻抗控制電路，及一種使用經產生之阻抗控制碼來判定介面襯墊之終止阻抗值之半導體裝置。
本申請案主張2011年11月8日申請之韓國專利申請案第10-2011-0116070號之優先權，該申請案之全文以引用的方式併入本文中。
在半導體裝置可以高速而操作時，在半導體裝置之間所交換之信號之邏輯電壓位準之間的擺動減低，以最小化在信號傳輸程序中所誘發之延遲時間。然而，隨著信號之邏輯電壓位準之間的擺動減低，雜訊之影響增加，且歸因於半導體裝置之間的介面上之阻抗失配的信號之反射可影響半導體操作。阻抗失配係歸因於外部雜訊、電力供應電壓之變化、操作溫度、製造製程之改變等等而造成。歸因於阻抗失配，資料之高速傳輸變得困難且輸出資料可能會失真。
因此，在以高速而操作之半導體裝置中，鄰近於晶片之輸入襯墊而採用終止電路。終止電路被稱為晶粒上終止電路(on-die termination circuit)。一般而言，在晶粒上終止方案中，傳輸單元藉由輸出電路而執行來源終止，且接收單元經由並聯地連接至與輸入襯墊連接之接收電路之終止電路而執行並聯終止。
ZQ校準為在作為用於校準之節點之ZQ節點中所執行的程序，且ZQ校準為用於產生根據PVT(製程、電壓及溫度)條件而改變之校準碼的程序。在使用由於ZQ校準而產生之碼的情況下，終止電路之阻抗值受到控制，更具體言之，半導體記憶體裝置中之介面襯墊(例如，輸入/輸出襯墊)之阻抗值受到控制。
圖1說明習知ZQ校準電路。
參看圖1，習知ZQ校準電路包含參考電壓產生器10、比較單元20、計數器單元30及阻抗單元40。
參考電壓產生器10輸出參考電壓V_REF。比較單元20比較參考電壓V_REF之位準與阻抗節點之電壓V1之位準、產生指示參考電壓V_REF抑或電壓V1較大之升/降信號UP/DN，且將升/降信號UP/DN輸出至計數器單元30。計數器單元30回應於升/降信號UP/DN而執行增加或減低阻抗控制碼DGT_CODE<0：N>之值之計數操作。將受控制阻抗控制碼DGT_CODE<0：N>輸出至阻抗單元40。阻抗單元40用藉由阻抗控制碼DGT_CODE<0：N>判定之阻抗值來執行針對阻抗節點之終止。重複此程序，直至阻抗節點處之電壓V1之位準變得與參考電壓V_REF之位準相同為止。
圖2說明阻抗節點處之電壓V1藉由圖1所示之校準操作而接近參考電壓V_REF的程序。
參看圖2，由於構成阻抗單元40之複數個阻抗受到作為數位信號之阻抗控制碼DGT_CODE<0：N>控制，故出現繼電式誤差(bang-bang error)。繼電式誤差指示如下現象： 在校準操作期間阻抗節點處之電壓未精確地對應於參考電壓V_REF之位準，且當相對於參考電壓V_REF進行檢視時阻抗節點處之電壓以逐步方式上升及下降。
因此，在使用阻抗控制碼DGT_CODE<0：N>作為數位信號來執行校準操作時，阻抗節點處之電壓V1之位準難以控制以精確地對應於參考電壓V_REF之位準，如在出現繼電式誤差之狀況下。
本發明之實施例係有關一種可防止在使用縮減區域時出現繼電式誤差且可精確地校準阻抗之阻抗控制電路，及一種包含該阻抗控制電路之半導體裝置。
根據本發明之一實施例，一種阻抗控制電路包含：一第一阻抗單元，其經組態以使用藉由一阻抗控制碼判定之一阻抗值來終止一阻抗節點；一第二阻抗單元，其經組態以使用藉由一阻抗控制電壓判定之一阻抗值來終止該阻抗節點；一比較電路，其經組態以比較該阻抗節點之一電壓位準與一參考電壓之一電壓位準、產生指示該阻抗節點處之該電壓是否大於該參考電壓之一升/降信號，且產生該阻抗控制電壓，該阻抗控制電壓具有對應於該阻抗節點處之該電壓與該參考電壓之間的一差值的一電壓位準；及一計數器單元，其經組態以回應於該升/降信號而增加或減低該阻抗控制碼之一值。
根據本發明之另一實施例，阻抗控制電路包含：一第一阻抗單元，其經組態以使用藉由一阻抗控制碼之一第一位 元群組判定之一阻抗值來終止一阻抗節點；一第二阻抗單元，其經組態以使用回應於不包含於該第一位元群組中的該阻抗控制碼之一剩餘位元及一阻抗控制電壓中的一者而判定的一阻抗值來終止該阻抗節點；一比較電路，其經組態以比較該阻抗節點之一電壓位準與一參考電壓之一電壓位準、產生指示該阻抗節點處之該電壓是否大於該參考電壓之一升/降信號，且產生該阻抗控制電壓，該阻抗控制電壓具有對應於該阻抗節點之該等電壓位準與該參考電壓之間的一差值的一電壓位準；及一計數器單元，其經組態以回應於該升/降信號而增加或減低該阻抗控制碼之一值。
根據本發明之另一實施例，一種阻抗控制電路包含：一第一上拉阻抗單元，其經組態以使用藉由一上拉阻抗控制碼判定之一阻抗值來上拉驅動一阻抗節點；一第二上拉阻抗單元，其經組態以使用藉由一上拉阻抗控制電壓判定之一阻抗值來上拉驅動該阻抗節點；一第一虛設上拉阻抗單元，其係以與該第一上拉阻抗單元相同之方式經組態以上拉驅動一第一節點；一第二虛設上拉阻抗單元，其係以與該第二上拉阻抗單元相同之方式經組態以上拉驅動該第一節點；一第一下拉阻抗單元，其經組態以使用藉由一下拉阻抗控制碼判定之一阻抗值來下拉驅動該第一節點；一第二下拉阻抗單元，其經組態以使用藉由一下拉阻抗控制電壓判定之一阻抗值來下拉驅動該第一節點；一上拉比較電路，其經組態以比較該阻抗節點之一電壓位準與一參考電 壓之一電壓位準、產生指示該阻抗節點處之該電壓是否大於該參考電壓之一第一升/降信號，且產生該上拉阻抗控制電壓，該上拉阻抗控制電壓具有對應於該阻抗節點處之該電壓與該參考電壓之間的一差值的一電壓位準；一下拉比較電路，其經組態以比較該第一節點之一電壓位準與該參考電壓之該電壓位準、產生指示該第一節點處之該電壓是否大於該參考電壓之一第二升/降信號，且產生該下拉阻抗控制電壓，該下拉阻抗控制電壓具有對應於該第一節點之該電壓與該參考電壓之間的一差值的一電壓位準；一上拉計數器單元，其經組態以回應於該第一升/降信號而增加或減低該上拉阻抗控制碼之一值；及一下拉計數器單元，其經組態以回應於該第二升/降信號而增加或減低該下拉阻抗控制碼之一值。
根據本發明之另一實施例，一種阻抗控制電路包含：一第一上拉阻抗單元，其經組態以使用藉由一上拉阻抗控制碼之一第一位元群組判定之一阻抗值來上拉驅動一阻抗節點；一第二上拉阻抗單元，其經組態以使用回應於不包含於該上拉阻抗控制碼之該第一位元群組中的該上拉阻抗控制碼之一剩餘位元及一上拉阻抗控制電壓中的一者而判定的一阻抗值來上拉驅動該阻抗節點；一第一虛設上拉阻抗單元，其係以與該第一上拉阻抗單元相同之方式經組態以上拉驅動一第一節點；一第二虛設上拉阻抗單元，其係以與該第二上拉阻抗單元相同之方式經組態以上拉驅動該第一節點；一第一下拉阻抗單元，其經組態以使用藉由一下 拉阻抗控制碼之一第一位元群組判定之一阻抗值來下拉驅動該第一節點；一第二下拉阻抗單元，其經組態以使用回應於不包含於該下拉阻抗控制碼之該第一位元群組中的該下拉阻抗控制碼之一剩餘位元及一下拉阻抗控制電壓中的一者而判定的一阻抗值來下拉驅動該第一節點；一上拉比較電路，其經組態以比較該阻抗節點之一電壓位準與一參考電壓之一電壓位準、產生指示該阻抗節點處之該電壓是否大於該參考電壓之一第一升/降信號，且產生該上拉阻抗控制電壓，該上拉阻抗控制電壓具有對應於該阻抗節點處之該電壓與該參考電壓之間的一差值的一電壓位準；一下拉比較電路，其經組態以比較該第一節點之一電壓位準與該參考電壓之該位準、產生指示該第一節點處之該電壓是否大於該參考電壓之一第二升/降信號，且產生該下拉阻抗控制電壓，該下拉阻抗控制電壓具有對應於該第一節點之該電壓與該參考電壓之間的一差值的一電壓位準；一上拉計數器單元，其經組態以回應於該第一升/降信號而增加或減低該上拉阻抗控制碼之一值；及一下拉計數器單元，其經組態以回應於該第二升/降信號而增加或減低該下拉阻抗控制碼之一值。
根據本發明之另一實施例，一種半導體裝置包含：一阻抗控制電路，其經組態以產生一阻抗控制碼及一阻抗控制電壓以用於判定一終止阻抗值；及一終止電路，其經組態以使用回應於該阻抗控制碼及該阻抗控制電壓之一阻抗值來終止一介面襯墊，其中該阻抗控制電路包括：一第一阻 抗單元，其經組態以使用藉由該阻抗控制碼之一第一位元群組判定之一阻抗值來終止一阻抗節點；一第二阻抗單元，其經組態以使用回應於不包含於該第一位元群組中的該阻抗控制碼之一剩餘位元及該阻抗控制電壓中的一者而判定的一阻抗值來終止該阻抗節點；一比較電路，其經組態以比較該阻抗節點之一電壓位準與一參考電壓之一電壓位準、產生指示該阻抗節點處之該電壓是否大於該參考電壓之一升/降信號，且產生該阻抗控制電壓，該阻抗控制電壓具有對應於該阻抗節點處之該電壓與該參考電壓之間的一差值的一電壓位準；及一計數器單元，其經組態以回應於該升/降信號而增加或減低該阻抗控制碼之一值。
下文將參看隨附圖式來更詳細地描述本發明之例示性實施例。然而，本發明可以不同形式予以體現，且不應被解釋為限於本文所闡述之實施例。相反地，此等實施例經提供成使得本發明將透徹且完整，且將向熟習此項技術者充分地傳達本發明之範疇。貫穿本發明，類似參考數字貫穿本發明之各圖及各種實施例指代類似部件。
圖3說明根據本發明之第一實施例之阻抗控制電路。
參看圖3，阻抗控制電路包含參考電壓產生器10A、比較電路100、計數器單元200、控制單元300、第一阻抗單元410及第二阻抗單元420。
參考電壓產生器10A經組態以產生參考電壓V_REF，且將參考電壓V_REF輸出至比較電路100。
比較電路100經組態以比較阻抗節點處之電壓V1與參考電壓V_REF，且比較電路100經組態以產生：升/降信號UP/DN，其指示阻抗節點處之電壓V1抑或參考電壓V_REF較大；及阻抗控制電壓ANL_VOL，其具有對應於阻抗節點處之電壓V1與參考電壓V_REF之間的差值的值。
詳言之，若阻抗節點處之電壓V1小於參考電壓V_REF，則比較電路100輸出具有邏輯值0之升/降信號UP/DN，且相反地，若阻抗節點處之電壓V1大於參考電壓V_REF，則比較電路100輸出具有邏輯值1之升/降信號UP/DN。另外，若阻抗節點處之電壓V1大於參考電壓V_REF，則比較電路100輸出阻抗控制電壓ANL_VOL作為類比信號，類比信號對應於藉由自阻抗節點處之電壓V1之電壓位準減去參考電壓V_REF之電壓位準獲得的值。更具體言之，輸出具有量值h＊(V1-V_REF)之阻抗控制電壓ANL_VOL。在此表達式中，h為比例常數且係藉由構成比較電路100之電阻器之值判定。藉由控制h之值，可控制阻抗控制電壓ANL_VOL之位準。舉例而言，若h為1，則輸出阻抗節點處之電壓V1之經輸入位準與參考電壓V_REF之位準之間的差值作為阻抗控制電壓ANL_VOL。
參看圖3，比較電路100可包含第一比較單元110、第二比較單元120及電壓轉移單元130。第一比較單元110經組態以產生指示阻抗節點處之電壓V1是否大於參考電壓V_REF之升/降信號UP/DN。第二比較單元120經組態以輸出對應於該兩個輸入信號之間的差值的類比控制電壓 ANL_VOL。
第一比較單元110包含第一運算放大器111。第一比較單元110接收阻抗節點處之電壓V1及參考電壓V_REF、放大該兩個電壓之間的差值，且輸出升/降信號UP/DN作為具有高或低邏輯位準之數位信號。
第二比較單元120可包含四個電阻器R1至R4及第二運算放大器121。第二運算放大器121接收第一節點X1及第二節點X2之電壓，且輸出類比控制電壓ANL_VOL。詳言之，參考電壓V_REF施加至第一電阻器R1之第一末端，且第一電阻器R1之第二末端係與第一節點X1連接。阻抗節點處之電壓V1施加至第二電阻器R2之第一末端，且第二電阻器R2之第二末端係與第二節點X2連接。第三電阻器R3之第一末端係與第一節點X1連接，且第三電阻器R3之第二末端係與第二運算放大器121之輸出端子連接。最後，接地電壓施加至第四電阻器R4之第一末端，且第四電阻器R4之第二末端係與第二節點X2連接。
如下計算自第二運算放大器121所輸出之阻抗控制電壓ANL_VOL。首先，假定：①無電流輸入至第二運算放大器121之(+)端子及(-)端子；②第一節點X1及第二節點X2之電壓位準藉由虛擬短路而變得相同；及③第一電阻器R1至第四電阻器R4具有相同阻抗值。就假定①及③而言，自第一節點X1流動至第一電阻器R1之電流及自第一節點X1流動至第三電阻器R3之電流具有相反正負號及相同量值。更具體言之，一方程式被建立為：(第一節點X1之電壓-V_REF)/ R1+(第一節點X1之電壓-ANL_VOL)/R3=0。藉由使用假定③來簡化該方程式，一方程式變成：第一節點X1之電壓=(V_REF+ANL_VOL)/2。相似地，就假定①及③而言，自第二節點X2流動至第二電阻器R2之電流及自第二節點X2流動至第四電阻器R4之電流具有相反正負號及相同量值。更具體言之，一方程式被建立為：(第二節點X2之電壓-V_REF)/R2+(第二節點X2之電壓-ANL_VOL)/R4=0。藉由使用假定③來簡化該方程式，一方程式變成：第二節點X2之電壓=V1/2。
由於第一節點X1及第二節點X2之電壓位準藉由假定②而相同，故一方程式被建立為：第一節點X1之電壓位準=第二節點X2之電壓位準，或更具體言之，(V_REF+ANL_VOL)/2=V1/2。藉由簡化該方程式，一方程式變成：阻抗控制電壓ANL_VOL=V1-V_REF。若第一電阻器R1及第二電阻器R2之阻抗值相同且第三電阻器R3及第四電阻器R4之阻抗值相同，則比例常數h可表示為第一電阻器R1與第三電阻器R3之比率(h=R1/R3)，且可藉由控制第一電阻器R1及第三電阻器R3之阻抗值來控制比例常數h之值。舉例而言，第一電阻器R1及第二電阻器R2之阻抗值可為50歐姆，且第三電阻器R3及第四電阻器R4之阻抗值可為100歐姆，比例常數h變成0.5，且阻抗控制電壓ANL_VOL具有值0.5＊(V1-V_REF)。
電壓轉移單元130經組態以將阻抗節點(ZQ節點)之電壓轉移至第一比較單元110及第二比較單元120。詳言之，電 壓轉移單元130可經組態為電壓增益為1之單位增益緩衝器，或更具體言之，經組態為電壓隨耦器。詳言之，電壓轉移單元130可包含運算放大器。當使用運算放大器時，輸入至運算放大器之(+)端子之電壓及運算放大器之輸出電壓可彼此相同。更具體言之，電壓轉移單元130將阻抗節點(亦即，ZQ節點)處之電壓轉移至第一比較單元110及第二比較單元120，該電壓係藉由阻抗單元410及420以及連接至校準襯墊ZQ PAD之外部電阻器R_ZQ的電壓分佈而產生。另外，比較電路100可經設計成不包含電壓轉移單元130。
計數器單元200經組態以執行回應於作為數位信號之升/降信號UP/DN而增加或減低作為藉由N+1個位元構成之數位信號之阻抗控制碼DGT_CODE<0：N>之值的操作(在下文中被稱為「計數操作」)。計數器單元200可經設計成與一時脈同步地在每一時脈循環中執行計數操作達一次。如下執行計數器單元200之計數操作。舉例而言，當阻抗控制碼DGT_CODE<0：7>已為「10000000」且阻抗節點處之電壓V1大於參考電壓V_REF時，計數器單元200接收具有邏輯值1之升/降信號UP/DN、增加阻抗控制碼DGT_CODE<0：7>之值，且輸出具有數位值「10000001」之阻抗控制碼DGT_CODE<0：7>。相反地，當阻抗控制碼DGT_CODE<0：7>已為「10010001」且阻抗節點處之電壓V1小於參考電壓V_REF時，計數器單元200接收具有邏輯值0之升/降信號UP/DN、減低阻抗控制碼DGT_CODE<0：7>之值，且輸出 具有數位值「10010000」之阻抗控制碼DGT_CODE<0：7>。在回應於選擇信號SEL_SIG而亦控制計數器單元200之計數操作時，將結合控制單元300來描述該信號及計數器單元200對選擇信號SEL_SIG之回應。
控制單元300經組態以將阻抗控制碼之N個位元DGT_CODE<1：N>輸出至第一阻抗單元410，且將阻抗控制電壓ANL_VOL及阻抗控制碼之剩餘位元DGT_CODE<0>中的一者輸出至第二阻抗單元420。詳言之，在阻抗節點處之電壓V1係在臨界範圍外的情況下，回應於選擇信號SEL_SIG而將阻抗控制碼之剩餘位元DGT_CODE<0>輸出至第二阻抗單元420，且在阻抗節點處之電壓V1係在臨界範圍內的情況下，回應於選擇信號SEL_SIG而將阻抗控制電壓ANL_VOL輸出至第二阻抗單元420。臨界範圍可經設定為大於參考電壓V_REF之位準且低於V_REF+α之位準。
雖然圖3說明N個位元輸出至第一阻抗單元410且一個位元輸出至第二阻抗單元420，但可進行一設計，使得M(M為滿足2MN之自然數)個位元輸出至第二阻抗單元420且(N+1-M)個位元輸出至第一阻抗單元410。在下文中，出於說明目的，將第零位元DGT_CODE<0>及阻抗控制電壓ANL_VOL中任一者輸出至第二阻抗單元420且將第一至第N位元DGT_CODE<1：N>輸出至第一阻抗單元410被視為一實例。
當阻抗節點處之電壓V1係在臨界範圍內時，控制單元300啟動選擇信號SEL_SIG且將其輸出至計數器單元200， 且當阻抗節點處之電壓V1係在臨界範圍外時，控制單元300撤銷啟動選擇信號SEL_SIG且將其輸出至計數器單元200。當選擇信號SEL_SIG被撤銷啟動時，計數器單元200針對阻抗控制碼DGT_CODE<0：N>執行計數操作，且當選擇信號SEL_SIG被啟動時，計數器單元200中斷計數操作。當選擇信號SEL_SIG被啟動時，中斷計數操作以防止阻抗控制碼DGT_CODE<0：N>改變。即，當選擇信號SEL_SIG被啟動時，可中斷計數器單元200之計數操作，以確保第一阻抗單元410之阻抗值鎖定且第二阻抗單元420之阻抗值可藉由阻抗控制電壓ANL_VOL改變。
第一阻抗單元410用藉由阻抗控制碼之第一至第N位元DGT_CODE<1：N>判定之阻抗值來終止阻抗節點。第一阻抗單元410可包含並聯地連接至阻抗節點之複數個電阻器。複數個電阻器係回應於阻抗控制碼之第一至第N位元DGT_CODE<1：N>而接通及斷開。舉例而言，若阻抗控制碼之第一至第N位元DGT_CODE<1：N>自「1000000」改變至「1000001」，則第一電阻器斷開，整個阻抗值增加，且阻抗節點處之電壓V1減低。相反地，若阻抗控制碼之第一至第N位元DGT_CODE<1：N>自「1000001」改變至「1000000」，則第一電阻器接通，整個阻抗值減低，且阻抗節點處之電壓V1增加。
第二阻抗單元420用藉由回應於選擇信號SEL_SIG而在阻抗控制碼之第零位元DGT_CODE<0>與阻抗控制電壓ANL_VOL之間所選擇之資訊判定的阻抗值來終止阻抗節 點。第二阻抗單元420可包含一個電阻器，該電阻器並聯地連接至阻抗節點，當阻抗節點處之電壓V1係在臨界範圍外時，該電阻器回應於阻抗控制碼之第零位元DGT_CODE<0>而接通及斷開，且當阻抗節點處之電壓V1係在臨界範圍內時，第二阻抗單元420之阻抗值回應於阻抗控制電壓ANL_VOL而改變。
詳言之，若具有邏輯值1之阻抗控制碼DGT_CODE<0>輸入至第二阻抗單元420，則第二阻抗單元420斷開，整個阻抗值增加，且阻抗節點處之電壓V1減低。相反地，若具有邏輯值0之阻抗控制碼DGT_CODE<0>輸入至第二阻抗單元420，則第二阻抗單元420接通，整個阻抗值減低，且阻抗節點處之電壓V1增加。
另外，若具有介於接地電壓VSS與電力供應電壓VDD之間的值之阻抗控制電壓ANL_VOL輸入至第二阻抗單元420，則開關(電晶體)未完全地接通，且因此，相比於當開關完全地接通(亦即，輸入邏輯信號0)時之情形，較少量之電流流動。更具體言之，第二阻抗單元420之阻抗值具有介於當開關完全地接通時之阻抗值(在下文中被稱為「RON」)與當開關完全地斷開時之阻抗值(在下文中被稱為「ROFF」)之間的值。取決於經輸入之阻抗控制電壓ANL_VOL之位準，第二阻抗單元420之阻抗值可在介於RON與ROFF之間的範圍內改變。
若阻抗節點處之電壓V1比參考電壓V_REF大0.1 V且量值為1＊0.1 V(當比例常數h為1時)之阻抗控制電壓 ANL_VOL施加至第二阻抗單元420，則第二阻抗單元420之阻抗值經判定為小於ROFF且大於RON之值，且相比於當第二阻抗單元420完全地斷開時之情形，阻抗節點之整個阻抗值在較小程度上增加。結果，相比於當第二阻抗電壓420完全地斷開時之情形，阻抗節點處之電壓V1在較小程度上減低。因此，相比於當使用作為數位信號之阻抗控制碼DGT_CODE<0>時之情形，當使用為類比信號之阻抗控制電壓ANL_VOL時，可更精確地控制阻抗節點處之電壓V1。
另外，不同於圖3，當第二阻抗單元420接收在阻抗控制碼當中之M個位元DGT_CODE<M-1：0>或阻抗控制電壓ANL_VOL時，第二阻抗單元420可經設計成包含M數目個電阻器，且M數目個各別電阻器可分別回應於M數目個位元DGT_CODE<M-1：0>而接通及斷開，或M數目個各別電阻器可回應於阻抗控制電壓ANL_VOL而改變。
圖4說明阻抗節點處之電壓V1藉由圖3所示之阻抗控制電路之操作而接近參考電壓V_REF的程序。
在下文中，將參看圖4來描述根據本發明之第一實施例之阻抗控制電路之操作。當前阻抗控制碼DGT_CODE<0：7>被假定為「10000000」，且阻抗節點處之電壓V1大於參考電壓V_REF。
當輸入阻抗節點處之電壓V1及參考電壓V_REF時，比較電路100輸出為1之升/降信號UP/DN且輸出量值為(V1-V_REF)之阻抗控制電壓ANL_VOL。計數器單元200接收具 有邏輯值1之升/降信號UP/DN、使阻抗控制碼DGT_CODE<0：N>增加達1，且產生為「10000001」之阻抗控制碼DGT_CODE<0：N>。控制單元300接收為「10000001」之阻抗控制碼DGT_CODE<0：N>，及量值為(V1-V_REF)之類比控制電壓ANL_VOL。
控制單元300偵測阻抗節點處之電壓V1是否在介於參考電壓V_REF之電壓位準與V_REF+α之電壓位準之間的臨界範圍內。若阻抗節點處之電壓V1係在臨界範圍外(例如，若阻抗節點處之電壓V1大於V_REF+α之電壓)，則控制單元300撤銷啟動選擇信號SEL_SIG、將在經輸入之阻抗控制碼DGT_CODE<0：7>當中之第一至第七位元DGT_CODE<7：1>輸出至第一阻抗單元410，且將第零位元DGT_CODE<0>輸出至第二阻抗單元420。第一阻抗單元410回應於經輸入之阻抗控制碼DGT_CODE<7：1>而斷開第七電阻器且維持剩餘電阻器之接通狀態，且第二阻抗單元420回應於具有邏輯值1之阻抗控制碼DGT_CODE<0>而斷開第零電阻器，藉此增加阻抗節點之整個阻抗值且減低阻抗節點處之電壓V1。
在重複此程序時，若阻抗節點處之電壓V1減低至屬於臨界範圍(例如，若阻抗節點處之電壓V1具有介於V_REF與VREF+α之間的值)，則控制單元300啟動選擇信號SEL_SIG且將量值為(V1-V_REF)之阻抗控制電壓ANL_VOL而非阻抗控制碼DGT_CODE<0>輸出至第二阻抗單元420。回應於經啟動選擇信號SEL_SIG，計數器單元200中斷計數操 作，且阻抗控制碼DGT_CODE<0：N>之值鎖定。藉由經輸入之阻抗控制電壓ANL_VOL而在RON與ROFF之間判定第二阻抗單元420之阻抗值。相比於當第二阻抗單元420完全地斷開時之情形，阻抗節點之整個阻抗值在較小程度上增加，且結果，相比於當第二阻抗單元420完全地斷開時之情形，阻抗節點處之電壓V1在較小程度上減低。
因此，如圖4所示，相比於當使用為數位信號之阻抗控制碼DGT_CODE<0>來控制阻抗節點處之電壓V1時之情形，當使用為類比信號之阻抗控制電壓ANL_VOL來控制阻抗節點處之電壓V1時，阻抗節點處之電壓V1可更精密地接近參考電壓V_REF。
圖5說明圖3所示之控制單元300之第一例示性實施例。
參看圖5，控制單元300可包含第一子比較區段310、第二子比較區段311、第三子比較區段320、第一子輸出區段340及第二子輸出區段330。
第一子比較區段310經組態以比較具有V_REF+α之位準之電壓與阻抗節點處之電壓V1。第二子比較區段311經組態以比較參考電壓V_REF與阻抗節點處之電壓V1。第三子比較區段320經組態以比較第一子比較區段310之輸出信號與第二子比較區段311之輸出信號，且取決於比較結果而啟動選擇信號SEL_SIG。第一子輸出區段340經組態以將自計數器單元200所輸出之阻抗控制碼之第一至第N位元DGT_CODE<1：N>輸出至第一阻抗單元410，而不管選擇信號SEL_SIG，且第二子輸出區段330經組態以回應於選擇 信號SEL_SIG而將阻抗控制碼之第零位元DGT_CODE<0>及阻抗控制電壓ANL_VOL中任一者輸出至第二阻抗單元420。
舉例而言，當阻抗節點處之電壓V1為V_REF+β(β>α)時，由於阻抗節點處之電壓V1大於參考電壓V_REF，故第二子比較區段311輸出邏輯值1，且由於阻抗節點處之電壓V1大於V_REF+α之電壓，故第一子比較區段310輸出邏輯值0。由於邏輯值1及0輸入至第三子比較區段320(其可藉由AND閘構成)，故第三子比較區段320將選擇信號SEL_SIG撤銷啟動至邏輯值0。第一子輸出區段340將阻抗控制碼之第一至第N位元DGT_CODE<1：N>輸出至第一阻抗單元410，且第二子輸出區段330將阻抗控制碼之第零位元DGT_CODE<0>輸出至第二阻抗單元420。
相反地，當阻抗節點處之電壓V1為V_REF+Γ(0<Γ<α)時，由於阻抗節點處之電壓V1大於參考電壓V_REF，故第二子比較區段311輸出邏輯值1，且由於阻抗節點處之電壓V1小於位準為V_REF+α之電壓，故第一子比較區段310輸出邏輯值1。由於邏輯值1及1輸入至第三子比較區段320，故第三子比較區段320將選擇信號SEL_SIG啟動至邏輯值1。第一子輸出區段340將阻抗控制碼之第一至第N位元DGT_CODE<1：N>輸出至第一阻抗單元410，且第二子輸出區段330將阻抗控制電壓ANL_VOL輸出至第二阻抗單元420。
圖5所示之控制單元300例示出自大於V_REF之值及小於 V_REF+α之值的臨界範圍。待輸入至第一子比較區段310及第二子比較區段311之電壓可取決於指定臨界範圍而改變。舉例而言，當臨界範圍大於V_REF-α且小於V_REF+α時，控制單元300可經設計成使得待輸入至第二子比較區段311之電壓為V_REF-α及阻抗節點處之電壓V1，且待輸入至第一子比較區段310之電壓為V_REF+α及阻抗節點處之電壓V1。
圖6說明圖3所示之控制單元300之第二例示性實施例。
參看圖6，控制單元300可包含第一輸出區段380、儲存區段360、比較判定區段370及第二輸出區段390。為了偵測阻抗節點處之電壓V1是否在臨界範圍內，圖6所示之控制單元300比較先前阻抗控制碼DGT_CODE<0：N>與當前阻抗控制碼DGT_CODE<0：N>。第一輸出區段380及第二輸出區段390之組態及操作係與圖5之第一子輸出區段340及第二子輸出區段330之組態及操作相同。
儲存區段360經組態以將經先前儲存之阻抗控制碼DGT_CODE<0：N>輸出至比較判定區段370，且儲存當前自計數器單元200所輸出之當前阻抗控制碼DGT_CODE<0：N>。詳言之，先前阻抗控制碼DGT_CODE<0：N>(其係在一個經劃分時脈DCLK循環之前被儲存)輸出至比較判定區段370，且當前阻抗控制碼DGT_CODE<0：N>(其係自計數器單元200輸出)係與經劃分時脈DCLK同步地被儲存。經劃分時脈DCLK為藉由經由分頻器而劃分時脈產生之時脈，且經劃分時脈DCLK具有慢頻率。更具體言之，經劃分時 脈DCLK為頻率長於計數器單元200中所使用之時脈之頻率的時脈。舉例而言，儲存區段360中所使用之經劃分時脈DCLK之頻率可為計數器單元200中所使用之時脈之頻率的1/2。
比較判定區段370經組態以比較儲存於儲存區段360中之先前阻抗控制碼之第一至第N位元DGT_CODE<1：N>與自計數器單元200所輸出之當前阻抗控制碼之第一至第N位元DGT_CODE<1：N>，且比較判定區段370經組態以取決於比較結果而輸出選擇信號SEL_SIG。舉例而言，若儲存於儲存區段360中之先前阻抗控制碼之第一至第N位元DGT_CODE<1：N>為「1000000」，且自計數器單元200所輸出之當前阻抗控制碼之第一至第N位元DGT_CODE<1：N>為「1000001」，則阻抗節點處之電壓V1經判定為在臨界範圍外，且比較判定區段370將選擇信號SEL_SIG撤銷啟動至邏輯值0。因為阻抗節點處之電壓V1處於朝向參考電壓V_REF逐漸地減低之狀態，所以此結果得以判定。若儲存於儲存區段360中之先前阻抗控制碼之第一至第N位元DGT_CODE<1：N>為「1000001」，且自計數器單元200所輸出之當前阻抗控制碼之第一至第N位元DGT_CODE<1：N>為「1000001」，則阻抗節點處之電壓V1未精確地變成參考電壓V_REF之位準，且相對於參考電壓V_REF以逐步方式上升及下降。在此狀況下，阻抗節點處之電壓V1經判定為屬於臨界範圍，且比較判定區段370將選擇信號SEL_SIG啟動至1。
雖然比較判定區段370已出於說明目的而比較先前阻抗控制碼之N數目個位元DGT_CODE<1：N>與當前阻抗控制碼之N數目個位元DGT_CODE<1：N>以偵測阻抗節點處之電壓V1是否在臨界範圍內，但比較判定區段370可比較T數目個位元(T為滿足0<T<N之自然數)。
圖7說明根據本發明之第二實施例之阻抗控制電路。
圖7所示之比較電路100'可包含比較單元140及電壓轉移單元150。圖7所示之比較電路100'與圖3所示之比較電路100的區別之處在於：比較電路100'包含一個比較單元140。比較單元140可包含一個運算放大器141、複數個電阻器R5至R8及複數個開關S1至S4。比較電路100'可經組態以在選擇信號SEL_SIG被撤銷啟動時輸出具有邏輯值0或1之數位信號，且在選擇信號SEL_SIG被啟動時輸出具有量值(V1-V_REF)之類比信號。
詳言之，運算放大器141經組態以接收第一節點X1之電壓及第二節點X2之電壓、放大該兩個輸入信號之間的差值，且產生及輸出比較結果信號RCMP_SIG。參考電壓V_REF施加至第一電阻器R5之第一末端，且第一電阻器R5之第二末端係與第一節點X1連接。第一開關S1係與第一電阻器R5並聯地連接、在選擇信號SEL_SIG被撤銷啟動(亦即，選擇信號SEL_SIG之反相信號/SEL_SIG被啟動)時接通，且在選擇信號SEL_SIG被啟動時斷開。阻抗節點之電壓V1施加至第二電阻器R6之第一末端，且第二電阻器R6之第二末端係與第二節點X2連接。第二開關S2係與第二電 阻器R6並聯地連接、在選擇信號SEL_SIG被撤銷啟動(亦即，選擇信號SEL_SIG之反相信號/SEL_SIG被啟動)時接通，且在選擇信號SEL_SIG被啟動時斷開。第三電阻器R7之第一末端係與第一節點X1連接，且第三電阻器R7之第二末端係與第三開關S3之第一末端連接。第三開關S3之第一末端係與第三電阻器R7之第二末端連接，且第三開關S3之第二末端係與運算放大器141之輸出端子連接。第三開關S3在選擇信號SEL_SIG被啟動時接通，且在選擇信號SEL_SIG被撤銷啟動時斷開。接地電壓施加至第四電阻器R8之第一末端，且第四電阻器R8之第二末端係與第四開關S4之第一末端連接。第四開關S4之第一末端係與第四電阻器R8之第二末端連接，且第四開關S4之第二末端係與第二節點X2連接。第四開關S4在選擇信號SEL_SIG被啟動時接通，且在選擇信號SEL_SIG被撤銷啟動時斷開。
比較電路100'之操作如下。詳言之，當選擇信號SEL_SIG被撤銷啟動時，第一開關S1及第二開關S2接通，且第三開關S3及第四開關S4斷開，且結果，比較單元140具有與圖3所示之第一比較單元110相同的結構。若選擇信號SEL_SIG被撤銷啟動，則自比較單元140所輸出之比較結果信號RCMP_SIG對應於作為第一比較單元110之輸出信號之升/降信號UP/DN，其指示兩個輸入電壓V1及V_REF中哪一電壓較大。相反地，當選擇信號SEL_SIG被啟動時，第一開關S1及第二開關S2斷開，且第三開關S3及第四開關S4接通，且結果，比較單元140具有與圖3所示之第二 比較單元120相同的結構。若選擇信號SEL_SIG被啟動，則自比較單元140所輸出之比較結果信號RCMP_SIG對應於作為第二比較單元120之輸出信號之阻抗控制電壓ANL_VOL，其具有對應於兩個輸入電壓V1及V_REF之電壓位準之間的差值的值。
電壓轉移單元150經組態以將阻抗節點(ZQ節點)之電壓轉移至比較單元140。圖7所示之電壓轉移單元150之組態及操作係與圖3所示之電壓轉移單元130之組態及操作相同。另外，比較電路100'可經設計成不使用電壓轉移單元150。
若比較電路100'係如圖7所示而組態，則計數器單元200回應於自比較電路100'所輸出之比較結果信號RCMP_SIG而執行計數操作。當選擇信號SEL_SIG被撤銷啟動時，計數器單元200回應於比較結果信號RCMP_SIG(對應於圖3所示之升/降信號UP/DN)而執行計數操作，且當選擇信號SEL_SIG被啟動時，計數器單元200中斷計數操作。
控制單元300之組態及操作係與圖3之控制單元300之組態及操作相同，惟控制單元300接收比較結果信號RCMP_SIG而非阻抗控制電壓ANL_VOL除外。控制單元300經組態以偵測阻抗節點處之電壓V1是否在臨界範圍內、在阻抗節點處之電壓V1係在臨界範圍外時將阻抗控制碼DGT_CODE<0：N>輸出至第一阻抗單元410及第二阻抗單元420，且在阻抗節點處之電壓V1係在臨界範圍內時將阻抗控制碼之第一至第N位元DGT_CODE<1：N>輸出至第一 阻抗單元410且將對應於圖3之阻抗控制電壓ANL_VOL之比較結果信號RCMP_SIG輸出至第二阻抗單元420。
第一阻抗單元410及第二阻抗單元420之剩餘組態及操作係與圖3所示之第一阻抗單元410及第二阻抗單元420之組態及操作相同。
第一阻抗單元410可經設計成使用回應於阻抗控制碼DGT_CODE<0：N>而判定之阻抗值來終止阻抗節點，且第二阻抗單元420可經設計成使用回應於阻抗控制電壓ANL_VOL而判定之阻抗值來終止阻抗節點。更具體言之，當阻抗節點處之電壓V1係在臨界範圍外時，不使用第二阻抗單元420，且使用藉由阻抗控制碼DGT_CODE<0：N>判定的第一阻抗單元410之阻抗值來終止阻抗節點，且當阻抗節點處之電壓V1係在臨界範圍內時，鎖定第一阻抗單元410之阻抗值，且藉由阻抗控制電壓ANL_VOL來僅改變第二阻抗單元420之阻抗值。
雖然已將阻抗節點描述為被上拉終止，但阻抗節點可被下拉終止，或可取決於經應用有阻抗控制電路之系統之終止調節而既被上拉終止又被下拉終止。
圖8說明執行上拉終止操作及下拉終止操作之阻抗控制電路，如根據本發明之第三實施例之阻抗控制電路。
圖8所示之阻抗控制電路與圖3所示之阻抗控制電路的區別之處在於：圖8所示之阻抗控制電路執行上拉終止操作及下拉終止操作。為了執行上拉終止操作及下拉終止操作，圖8之阻抗控制電路包含用於各別上拉終止操作及下 拉終止操作之比較電路510及580、計數器單元610及660、控制單元710及760，以及阻抗單元810、820、880、890、860及870。下文將僅詳細地描述圖8所示之阻抗控制電路與圖3所示之阻抗控制電路之間的差異。
在圖8中，相似於圖3，出於說明目的，上拉阻抗控制碼之第一至第N位元PDGT_CODE<1：N>輸出至第一上拉阻抗單元810，且上拉阻抗控制碼之第零位元PDGT_CODE<0>輸出至第二上拉阻抗單元820，且下拉阻抗控制碼之第一至第N位元NDGT_CODE<1：N>輸出至第一下拉阻抗單元860，且下拉阻抗控制碼之第零位元NDGT_CODE<0>輸出至第二下拉阻抗單元870。
阻抗控制電路可包含上拉比較電路510、下拉比較電路580、上拉計數器單元610、下拉計數器單元660、上拉控制單元710、下拉控制單元760、第一上拉阻抗單元810、第二上拉阻抗單元820、第一虛設阻抗單元880、第二虛設阻抗單元890、第一下拉阻抗單元860，及第二下拉阻抗單元870。
上拉比較電路510之組態及操作相似於圖3所示之比較電路100之組態及操作，惟如下情形除外：產生第一升/降信號UP/DN1而非升/降信號UP/DN且輸出至上拉計數器單元610，產生上拉阻抗控制電壓ANL_VOL1而非阻抗控制電壓ANL_VOL且輸出至上拉控制單元710，且使用第一至第四升電阻器R1_U、R2_U、R3_U及R4_U而非第一至第四電阻器R1、R2、R3及R4。詳言之，圖8所示之上拉比較電 路510可包含第一上拉比較單元515、第二上拉比較單元520及第一電壓轉移單元525。第一上拉比較單元515之組態及操作相似於圖3所示之第一比較單元110之組態及操作，且第二上拉比較單元520之組態及操作相似於圖3所示之第二比較單元120之組態及操作。另外，第一電壓轉移單元525之組態及操作相似於圖3所示之電壓轉移單元130之組態及操作，且上拉比較電路510可經設計成不使用第一電壓轉移單元525。同時，上拉比較電路510可經組態成使用一個比較單元，如在圖7所示之比較電路100'中。
上拉計數器單元610經組態以執行回應於第一升/降信號UP/DN1而增加或減低上拉阻抗控制碼PDGT_CODE<0：N>之值的計數操作，且上拉計數器單元610經組態以在上拉選擇信號PSEL_SIG被啟動時中斷計數操作以防止上拉阻抗控制碼PDGT_CODE<0：N>之值改變。上拉計數器單元610之組態及操作相似於圖3所示之計數器單元200之組態及操作。
上拉控制單元710經組態以將上拉阻抗控制碼之第一至第N位元PDGT_CODE<1：N>輸出至第一上拉阻抗單元810、在阻抗節點處之電壓V1係在上拉臨界範圍外時將上拉阻抗控制碼之第零位元PDGT_CODE<0>輸出至第二上拉阻抗單元820，且在阻抗節點處之電壓V1係在上拉臨界範圍內時將上拉阻抗控制電壓ANL_VOL1輸出至第二上拉阻抗單元820。上拉臨界範圍可經設計成大於參考電壓V_REF之電壓位準且低於V_REF+α之電壓位準。上拉控制 單元710之組態及操作相似於圖3所示之控制單元300之組態及操作。
第一上拉阻抗單元810經組態以使用藉由上拉阻抗控制碼之第一至第N位元PDGT_CODE<1：N>判定之阻抗值來上拉終止阻抗節點。第一上拉阻抗單元810可包含複數個電阻器，複數個電阻器並聯地連接至阻抗節點且回應於上拉阻抗控制碼之第一至第N位元PDGT_CODE<1：N>而接通及斷開。第一上拉阻抗單元810之組態及操作相似於圖3所示之第一阻抗單元410之組態及操作。
第二上拉阻抗單元820經組態以在阻抗節點處之電壓V1係在上拉臨界範圍外時使用藉由上拉阻抗控制碼之第零位元PDGT_CODE<0>判定之阻抗值來上拉終止阻抗節點，且第二上拉阻抗單元820經組態以在阻抗節點處之電壓V1係在上拉臨界範圍內時使用藉由上拉阻抗控制電壓ANL_VOL1判定之阻抗值來上拉終止阻抗節點。第二上拉阻抗單元820可包含並聯地連接至阻抗節點之一個電阻器。又，第二上拉阻抗單元820回應於上拉阻抗控制碼之經輸入之第零位元PDGT_CODE<0>而接通及斷開，或第二上拉阻抗單元820之阻抗值回應於經輸入之上拉阻抗控制電壓ANL_VOL1而改變。第二上拉阻抗單元820之組態及操作相似於圖3所示之第二阻抗單元420之組態及操作。
第一虛設阻抗單元880係以與第一上拉阻抗單元810相同的方式而組態，且第一虛設阻抗單元880接收上拉阻抗控制碼之第一至第N位元PDGT_CODE<1：N>。第一虛設阻抗 單元880使用藉由上拉阻抗控制碼之第一至第N位元PDGT_CODE<1：N>判定之阻抗值來上拉終止節點A。
第二虛設阻抗單元890係以與第二上拉阻抗單元820相同的方式而組態，且當阻抗節點處之電壓V1係在上拉臨界範圍外時，第二虛設阻抗單元890接收上拉阻抗控制碼之第零位元PDGT_CODE<0>。第二虛設阻抗單元890使用藉由上拉阻抗控制碼之經輸入之第零位元PDGT_CODE<0>判定的阻抗值來上拉終止節點A。當阻抗節點處之電壓V1係在上拉臨界範圍內時，第二虛設阻抗單元890接收上拉阻抗控制電壓ANL_VOL1，且第二虛設阻抗單元890使用藉由經輸入之上拉阻抗控制電壓ANL_VOL1判定之阻抗值來上拉終止節點A。結果，第一虛設阻抗單元880及第二虛設阻抗單元890之阻抗值變得與第一上拉阻抗單元810及第二上拉阻抗單元820之阻抗值相同。
此後，使用下拉比較電路850、下拉計數器單元660、下拉控制單元760、第一下拉阻抗單元860及第二下拉阻抗單元870來開始下拉阻抗控制操作。執行下拉阻抗控制操作，使得節點A之電壓V2變得與參考電壓V_REF相同，更具體言之，第一下拉阻抗單元860及第二下拉阻抗單元870之阻抗值變得與第一虛設阻抗單元880及第二虛設阻抗單元890之阻抗值相同。
下拉比較電路580之組態及操作相似於上拉比較電路510之組態及操作，惟如下情形除外：比較節點A之電壓V2而非阻抗節點處之電壓V1與參考電壓V_REF，產生第二升/ 降信號UP/DN2而非第一升/降信號UP/DN1且輸出至下拉計數器單元660，產生下拉阻抗控制電壓ANL_VOL2而非上拉阻抗控制電壓ANL_VOL1且輸出至下拉控制單元760，且使用第一至第四降電阻器R1_D、R2_D、R3_D及R4_D而非第一至第四升電阻器R1_U、R2_U、R3_U及R4_U。詳言之，圖8所示之下拉比較電路580可包含第一下拉比較單元565、第二下拉比較單元570及第二電壓轉移單元575。第一下拉比較單元565之組態及操作相似於第一上拉比較單元515之組態及操作，且第二下拉比較單元570之組態及操作相似於第二上拉比較單元520之組態及操作。第二電壓轉移單元575將節點A之電壓轉移至第一下拉比較單元565及第二下拉比較單元570。第二電壓轉移單元575之組態及操作相似於第一電壓轉移單元525之組態及操作。下拉比較電路580可經設計成不使用第二電壓轉移單元575。同時，下拉比較電路580可經組態成使用一個比較單元，如在圖7所示之比較電路100'中。
下拉計數器單元660經組態以執行回應於第二升/降信號UP/DN2而增加或減低下拉阻抗控制碼NDGT_CODE<0：N>之值的計數操作，且下拉計數器單元660經組態以在下拉選擇信號NSEL_SIG被啟動時中斷計數操作以防止下拉阻抗控制碼NDGT_CODE<0：N>之值改變。下拉計數器單元660之組態及操作相似於上拉計數器單元610之組態及操作。
下拉控制單元760經組態以將下拉阻抗控制碼之第一至 第N位元NDGT_CODE<1：N>輸出至第一下拉阻抗單元860、在節點A之電壓V2係在下拉臨界範圍外時將下拉阻抗控制碼之第零位元NDGT_CODE<0>輸出至第二下拉阻抗單元870，且在節點A之電壓V2係在下拉臨界範圍內時將下拉阻抗控制電壓ANL_VOL2輸出至第二下拉阻抗單元870。下拉臨界範圍可經設計成大於參考電壓V_REF之電壓位準且低於V_REF+α之電壓位準。下拉控制單元760之組態及操作相似於上拉控制單元710之組態及操作。
第一下拉阻抗單元860經組態以使用藉由下拉阻抗控制碼之第一至第N位元NDGT_CODE<1：N>判定之阻抗值來下拉終止節點A。第一下拉阻抗單元860可包含複數個電阻器，複數個電阻器並聯地連接至節點A且回應於下拉阻抗控制碼之第一至第N位元NDGT_CODE<1：N>而接通及斷開。舉例而言，若下拉阻抗控制碼之第一至第N位元NDGT_CODE<1：N>自「0111111」改變至「0111110」，則第一電阻器斷開，整個阻抗值增加，且節點A之電壓V2增加。相反地，若下拉阻抗控制碼之第一至第N位元NDGT_CODE<1：N>自「0111110」改變至「0111111」，則第一電阻器接通，整個阻抗值減低，且節點A之電壓V2減低。
第二下拉阻抗單元870經組態以使用藉由回應於下拉選擇信號NSEL_SIG而在下拉阻抗控制碼之第零位元NDGT_CODE<0>與下拉阻抗控制電壓ANL_VOL2之間所選擇之資訊判定的阻抗值來下拉終止節點A。第二下拉阻抗 單元870可包含一個電阻器，該電阻器並聯地連接至節點A、在節點A之電壓V2係在臨界範圍外時回應於下拉阻抗控制碼之第零位元NDGT_CODE<0>而接通及斷開，且在節點A之電壓V2係在臨界範圍內時回應於下拉阻抗控制電壓ANL_VOL2而改變其阻抗值。
詳言之，若具有邏輯值0之下拉阻抗控制碼NDGT_CODE<0>輸入至第二下拉阻抗單元870，則第二下拉阻抗單元870斷開，整個阻抗值增加，且節點A之電壓V2增加。相反地，若具有邏輯值1之下拉阻抗控制碼NDGT_CODE<0>輸入至第二下拉阻抗單元870，則第二下拉阻抗單元870接通，整個阻抗值減低，且節點A之電壓V2減低。另外，若具有介於接地電壓VSS與電力供應電壓VDD之間的值之下拉阻抗控制電壓ANL_VOL2輸入至第二下拉阻抗單元870，則開關(電晶體)未完全地接通，且因此，相比於當開關完全地接通(亦即，輸入數位信號1)時之情形，較少量之電流流動。更具體言之，第二下拉阻抗單元870之阻抗值具有介於當開關完全地接通時之阻抗值(在下文中被稱為「RON2」)與當開關完全地斷開時之阻抗值(在下文中被稱為「ROFF2」)之間的值。取決於經輸入之下拉阻抗控制電壓ANL_VOL2之位準，第二下拉阻抗單元870之阻抗值可在RON2與ROFF2之間改變。
圖9說明根據本發明之半導體裝置之例示性實施例。圖9展示半導體裝置，其回應於藉由阻抗控制電路1000產生之阻抗控制碼PDGT_CODE<0：N>及NDGT_CODE<0：N>以及 阻抗控制電壓ANL_VOL1及ANL_VOL2而控制介面襯墊INTERFACE PAD之終止阻抗值。
根據本發明之實施例之半導體裝置包含阻抗控制電路1000及終止電路1100。
阻抗控制電路1000可以與圖8所示之阻抗控制電路相同的方式而組態，且阻抗控制電路1000產生阻抗控制碼PDGT_CODE<0：N>及NDGT_CODE<0：N>以及阻抗控制電壓ANL_VOL1及ANL_VOL2。出於說明目的，上拉阻抗控制碼之第一至第N位元PDGT_CODE<1：N>輸出至第一上拉阻抗單元810，且上拉阻抗控制碼之第零位元PDGT_CODE<0>輸出至第二上拉阻抗單元820，且下拉阻抗控制碼之第一至第N位元NDGT_CODE<1：N>輸出至第一下拉阻抗單元860，且下拉阻抗控制碼之第零位元NDGT_CODE<0>輸出至第二下拉阻抗單元870。
終止電路1100具有與阻抗控制電路1000之第一上拉阻抗單元810及第二上拉阻抗單元820以及第一下拉阻抗單元860及第二下拉阻抗單元870相同的組態，且終止電路1100使用藉由經輸入之阻抗控制碼PDGT_CODE<0：N>及NDGT_CODE<0：N>以及經輸入之阻抗控制電壓ANL_VOL1及ANL_VOL2判定之阻抗值來終止介面襯墊INTERFACE PAD。終止電路1100可包含第一上拉終止單元1110、第二上拉終止單元1120、第一下拉終止單元1210及第二下拉終止單元1220。
第一上拉終止單元1110經組態以使用藉由上拉阻抗控制 碼之第一至第N位元PDGT_CODE<1：N>判定之阻抗值來上拉終止介面襯墊INTERFACE PAD。第一上拉終止單元1110可包含複數個電阻器，複數個電阻器並聯地連接至介面襯墊INTERFACE PAD且分別回應於上拉阻抗控制碼之第一至第N位元PDGT_CODE<1：N>而接通及斷開。
第二上拉終止單元1120經組態以在輸入上拉阻抗控制碼之第零位元PDGT_CODE<0>時使用藉由上拉阻抗控制碼之第零位元PDGT_CODE<0>判定之阻抗值來上拉終止介面襯墊INTERFACE PAD，且在輸入上拉阻抗控制電壓ANL_VOL1時使用藉由上拉阻抗控制電壓ANL_VOL1判定之阻抗值來上拉終止介面襯墊INTERFACE PAD。第二上拉終止單元1120可包含並聯地連接至輸入/輸出節點之一個電阻器。又，第二上拉終止單元1120回應於上拉阻抗控制碼之第零位元PDGT_CODE<0>而接通及斷開，或該第二上拉終止單元之阻抗值回應於上拉阻抗控制電壓ANL_VOL1而改變。
第一下拉終止單元1210經組態以使用藉由下拉阻抗控制碼之第一至第N位元NDGT_CODE<1：N>判定之阻抗值來下拉終止介面襯墊INTERFACE PAD。第一下拉終止單元1210可包含複數個電阻器，複數個電阻器並聯地連接至輸入/輸出節點且分別回應於下拉阻抗控制碼之第一至第N位元NDGT_CODE<1：N>而接通及斷開。
第二下拉終止單元1220經組態以在輸入下拉阻抗控制碼之第零位元NDGT_CODE<0>時使用藉由下拉阻抗控制碼 之第零位元NDGT_CODE<0>判定之阻抗值來下拉終止介面襯墊INTERFACE PAD，且在輸入下拉阻抗控制電壓ANL_VOL2時使用藉由下拉阻抗控制電壓ANL_VOL2判定之阻抗值來下拉終止介面襯墊INTERFACE PAD。第二下拉終止單元1220可包含並聯地連接至介面襯墊INTERFACE PAD之一個電阻器。又，第二下拉終止單元1220回應於下拉阻抗控制碼之第零位元NDGT_CODE<0>而接通及斷開，或第二下拉終止單元1220之阻抗值回應於下拉阻抗控制電壓ANL_VOL2而改變。
下文將描述圖9所示的根據本發明之實施例之半導體裝置的操作。
出於說明目的，藉由阻抗控制碼之第一至第N位元PDGT_CODE<1：N>及NDGT_CODE<1：N>以及阻抗控制電壓ANL_VOL1及ANL_VOL2來控制阻抗節點處之電壓V1。藉由阻抗控制電路1000之阻抗控制操作，產生阻抗控制碼PDGT_CODE<0：N>及NDGT_CODE<0：N>以及阻抗控制電壓ANL_VOL1及ANL_VOL2。阻抗控制電路1000之阻抗控制操作係與如上文參看圖3及圖8所描述之阻抗控制操作相同。經由傳輸線路，將上拉阻抗控制碼之第一至第N位元PDGT_CODE<1：N>輸入至第一上拉終止單元1110，將上拉阻抗控制電壓ANL_VOL1輸入至第二上拉終止單元1120，將下拉阻抗控制碼之第一至第N位元NDGT_CODE<1：N>輸入至第一下拉終止單元1210，且將下拉阻抗控制電壓ANL_VOL2輸入至第二下拉終止單元1220。
藉由回應於上拉阻抗控制碼之第一至第N位元PDGT_CODE<1：N>而接通及斷開之複數個電阻器來控制第一上拉終止單元1110之阻抗值，且藉由上拉阻抗控制電壓ANL_VOL1將第二上拉終止單元1120之阻抗值判定為大於RON且小於ROFF。藉由第一上拉終止單元1110之阻抗值及第二上拉終止單元1120之阻抗值來上拉終止介面襯墊INTERFACE PAD。藉由回應於下拉阻抗控制碼之第一至第N位元NDGT_CODE<1：N>而接通及斷開之複數個電阻器來判定第一下拉終止單元1210之阻抗值，且藉由下拉阻抗控制電壓ANL_VOL2將第二下拉終止單元1220之阻抗值判定為大於RON且小於ROFF。藉由第一下拉終止單元1210之阻抗值及第二下拉終止單元1220之阻抗值來下拉終止介面襯墊INTERFACE PAD。
終止電路1100之上拉終止單元1110及1120以及下拉終止單元1210及1220之目標值未必係與阻抗控制電路1000之上拉阻抗單元810及820以及下拉阻抗單元860及870之阻抗值相同，且可為對應於該等阻抗值之1/2或1/4之值。
雖然圖9所示的根據本發明之實施例之半導體裝置例示出介面襯墊INTERFACE PAD為上拉終止及下拉終止，但可進行一設計，使得介面襯墊INTERFACE PAD係根據經應用有根據本發明之實施例之半導體裝置之系統的終止調節而被僅上拉終止或僅下拉終止。結果，終止電路1100可經組態以包含僅上拉終止單元1110及1120或僅下拉終止單元1210及1220。
自以上描述顯而易見，可在使用縮減電路區域的同時精確地控制阻抗，且可改良經應用有阻抗控制電路之系統之信號完整性。
雖然已關於特定實施例而描述本發明，但對於熟習此項技術者將顯而易見，可在不脫離如以下申請專利範圍中所界定之本發明之精神及範疇的情況下進行各種改變及修改。
10‧‧‧參考電壓產生器
10A‧‧‧參考電壓產生器
20‧‧‧比較單元
30‧‧‧計數器單元
40‧‧‧阻抗單元
100‧‧‧比較電路
100'‧‧‧比較電路
110‧‧‧第一比較單元
111‧‧‧第一運算放大器
120‧‧‧第二比較單元
121‧‧‧第二運算放大器
130‧‧‧電壓轉移單元
140‧‧‧比較單元
141‧‧‧運算放大器
150‧‧‧電壓轉移單元
200‧‧‧計數器單元
300‧‧‧控制單元
310‧‧‧第一子比較區段
311‧‧‧第二子比較區段
320‧‧‧第三子比較區段
330‧‧‧第二子輸出區段
340‧‧‧第一子輸出區段
360‧‧‧儲存區段
370‧‧‧比較判定區段
380‧‧‧第一輸出區段
390‧‧‧第二輸出區段
410‧‧‧第一阻抗單元
420‧‧‧第二阻抗單元
510‧‧‧上拉比較電路
515‧‧‧第一上拉比較單元
520‧‧‧第二上拉比較單元
525‧‧‧第一電壓轉移單元
565‧‧‧第一下拉比較單元
570‧‧‧第二下拉比較單元
575‧‧‧第二電壓轉移單元
580‧‧‧下拉比較電路
610‧‧‧上拉計數器單元
660‧‧‧下拉計數器單元
710‧‧‧上拉控制單元
760‧‧‧下拉控制單元
810‧‧‧第一上拉阻抗單元
820‧‧‧第二上拉阻抗單元
860‧‧‧第一下拉阻抗單元
870‧‧‧第二下拉阻抗單元
880‧‧‧第一虛設阻抗單元
890‧‧‧第二虛設阻抗單元
1000‧‧‧阻抗控制電路
1100‧‧‧終止電路
1110‧‧‧第一上拉終止單元
1120‧‧‧第二上拉終止單元
1210‧‧‧第一下拉終止單元
1220‧‧‧第二下拉終止單元
INTERFACE PAD‧‧‧介面襯墊
R1‧‧‧第一電阻器
R1_D‧‧‧第一降電阻器
R1_U‧‧‧第一升電阻器
R2‧‧‧第二電阻器
R2_D‧‧‧第二降電阻器
R2_U‧‧‧第二升電阻器
R3‧‧‧第三電阻器
R3_D‧‧‧第三降電阻器
R3_U‧‧‧第三升電阻器
R4‧‧‧第四電阻器
R4_D‧‧‧第四降電阻器
R4_U‧‧‧第四升電阻器
R5‧‧‧第一電阻器
R6‧‧‧第二電阻器
R7‧‧‧第三電阻器
R8‧‧‧第四電阻器
S1‧‧‧第一開關
S2‧‧‧第二開關
S3‧‧‧第三開關
S4‧‧‧第四開關
X1‧‧‧第一節點
X2‧‧‧第二節點
圖1說明習知阻抗控制電路。
圖2說明藉由圖1所示之阻抗控制電路之阻抗控制操作而出現的繼電式誤差。
圖3說明根據本發明之第一實施例之阻抗控制電路。
圖4說明阻抗節點之電壓藉由圖3所示之阻抗控制電路之操作而接近參考電壓的程序。
圖5說明圖3所示之控制單元之第一例示性實施例。
圖6說明圖3所示之控制單元之第二例示性實施例。
圖7說明根據本發明之第二實施例之阻抗控制電路。
圖8說明執行上拉終止操作及下拉終止操作之阻抗控制電路，如根據本發明之第三實施例之阻抗控制電路。
圖9說明根據本發明之半導體裝置之例示性實施例。
10A‧‧‧參考電壓產生器
100‧‧‧比較電路
110‧‧‧第一比較單元
111‧‧‧第一運算放大器
120‧‧‧第二比較單元
121‧‧‧第二運算放大器
130‧‧‧電壓轉移單元
200‧‧‧計數器單元
300‧‧‧控制單元
410‧‧‧第一阻抗單元
420‧‧‧第二阻抗單元
R1‧‧‧第一電阻器
R2‧‧‧第二電阻器
R3‧‧‧第三電阻器
R4‧‧‧第四電阻器
X1‧‧‧第一節點
X2‧‧‧第二節點

Claims (28)

  1. 一種阻抗控制電路，其包括：一第一阻抗單元，其經組態以使用藉由一阻抗控制碼判定之一阻抗值來終止一阻抗節點；一第二阻抗單元，其經組態以使用藉由一阻抗控制電壓判定之一阻抗值來終止該阻抗節點；一比較電路，其經組態以比較該阻抗節點之一電壓位準與一參考電壓之一電壓位準、產生指示該阻抗節點處之該電壓是否大於該參考電壓之一升/降信號，且產生該阻抗控制電壓，該阻抗控制電壓具有對應於該阻抗節點處之該電壓與該參考電壓之間的一差值的一電壓位準；及一計數器單元，其經組態以回應於該升/降信號而增加或減低該阻抗控制碼之一值。
  2. 一種阻抗控制電路，其包括：一第一阻抗單元，其經組態以使用藉由一阻抗控制碼之一第一位元群組判定之一阻抗值來終止一阻抗節點；一第二阻抗單元，其經組態以使用回應於不包含於該第一位元群組中的該阻抗控制碼之一剩餘位元及一阻抗控制電壓中的一者而判定的一阻抗值來終止該阻抗節點；一比較電路，其經組態以比較該阻抗節點之一電壓位準與一參考電壓之一電壓位準、產生指示該阻抗節點處之該電壓是否大於該參考電壓之一升/降信號，且產生該阻抗控制電壓，該阻抗控制電壓具有對應於該阻抗節點 之該等電壓位準與該參考電壓之間的一差值的一電壓位準；及一計數器單元，其經組態以回應於該升/降信號而增加或減低該阻抗控制碼之一值。
  3. 如請求項2之阻抗控制電路，其中該第二阻抗單元在該阻抗節點處之該電壓係在一臨界範圍外時回應於該阻抗控制碼之該剩餘位元而受到控制，且該第二阻抗單元在該阻抗節點處之該電壓係在該臨界範圍內時回應於該阻抗控制電壓而受到控制。
  4. 如請求項3之阻抗控制電路，其中該臨界範圍為介於大於該參考電壓之該電壓位準之一電壓與小於比該參考電壓大一第一值之一電壓位準之一電壓之間的一範圍。
  5. 如請求項2之阻抗控制電路，其中該第一阻抗單元包含複數個電阻器，該複數個電阻器並聯地連接至該阻抗節點且回應於該阻抗控制碼之該第一位元群組之該等各別位元而接通及斷開。
  6. 如請求項2之阻抗控制電路，其中該第二阻抗單元包含至少一電阻器，該至少一電阻器並聯地連接至該阻抗節點、在該阻抗節點處之該電壓係在該臨界範圍外時回應於該阻抗控制碼之該剩餘位元而接通及斷開，且在該阻抗節點處之該電壓係在該臨界範圍內時回應於該阻抗控制電壓而改變一阻抗值。
  7. 如請求項2之阻抗控制電路，其中該計數器單元在該阻抗節點處之該電壓係在該臨界範圍外時執行增加或減低 該阻抗控制碼之該值的一操作，且在該阻抗節點處之該電壓係在該臨界範圍內時中斷增加或減低該阻抗控制碼之該值的該操作。
  8. 如請求項2之阻抗控制電路，其進一步包括：一控制單元，其經組態以將該阻抗控制碼之該第一位元群組輸出至該第一阻抗單元、在該阻抗節點處之該電壓係在該臨界範圍外時將該阻抗控制碼之該剩餘位元輸出至該第二阻抗單元，且在該阻抗節點處之該電壓係在該臨界範圍內時將該阻抗控制電壓輸出至該第二阻抗單元。
  9. 如請求項8之阻抗控制電路，其中該控制單元包括：一第一輸出區段，其經組態以將自該計數器單元所輸出之該阻抗控制碼之該第一位元群組輸出至該第一阻抗單元；一儲存區段，其經組態以儲存該阻抗控制碼；一比較判定區段，其經組態以比較儲存於該儲存區段中之先前阻抗控制碼與自該計數器單元所輸出之當前阻抗控制碼，且回應於一比較結果而輸出一選擇信號；及一第二輸出區段，其經組態以回應於該選擇信號而將該阻抗控制碼之該剩餘位元及該阻抗控制電壓中之一者輸出至該第二阻抗單元。
  10. 如請求項9之阻抗控制電路，其中當儲存於該儲存區段中之該先前阻抗控制碼與自該計數器單元所輸出之該當前阻抗控制碼相比於彼此不相同時，該選擇信號被撤銷 啟動，且當該先前阻抗控制碼與該當前阻抗控制碼相同時，該選擇信號被啟動。
  11. 如請求項8之阻抗控制電路，其中該控制單元包括：一第一子比較區段，其經組態以比較該參考電壓與該阻抗節點處之該電壓；一第二子比較區段，其經組態以比較比該參考電壓大該第一值之一電壓與該阻抗節點處之該電壓；一第三比較區段，其經組態以比較該第一子比較區段之輸出信號與該第二子比較區段之輸出信號，且回應於一比較結果而輸出一選擇信號；一第一輸出區段，其經組態以將自該計數器單元所輸出之該阻抗控制碼之該第一位元群組輸出至該第一阻抗單元；及一第二子輸出區段，其經組態以回應於該選擇信號而將該阻抗控制碼之該剩餘位元及該阻抗控制電壓中之一者輸出至該第二阻抗單元。
  12. 如請求項2之阻抗控制電路，其中該比較電路包括一第一比較單元及一第二比較單元，其中該第一比較單元包括一第一運算放大器，該第一運算放大器接收該阻抗節點處之該電壓及該參考電壓，且其中該第二比較單元包括：一第二運算放大器，其經組態以接收一第一節點處之一電壓及一第二節點處之一電壓；一第一電阻器，其具有該參考電壓被施加至之一第 一末端，及與該第一節點連接之一第二末端；一第二電阻器，其具有該阻抗節點處之該電壓被施加至之一第一末端，及與該第二節點連接之一第二末端；一第三電阻器，其具有與該第一節點連接之一第一末端，及與該第二運算放大器之一輸出端子連接之一第二末端；及一第四電阻器，其具有一接地電壓被施加至之一第一末端，及與該第二節點連接之一第二末端。
  13. 如請求項2之阻抗控制電路，其中該比較電路包括：一運算放大器，其經組態以經由該運算放大器之各別輸入而接收一第一節點之一電壓及一第二節點之一電壓；一第一電阻器，其具有該參考電壓被施加至之一第一末端，及與該第一節點連接之一第二末端；一第一開關，其並聯地連接至該第一電阻器，且經組態以在一選擇信號被撤銷啟動時接通；一第二電阻器，其具有該阻抗節點處之該電壓被施加至之一第一末端，及與該第二節點連接之一第二末端；一第二開關，其並聯地連接至該第二電阻器，且經組態以在該選擇信號被撤銷啟動時接通；一第三電阻器，其具有與該第一節點連接之一第一末端；一第三開關，其具有與該第三電阻器之該第二末端連 接之一第一末端，及與該運算放大器之一輸出端子連接之一第二末端，且該第三開關經組態以在該選擇信號被啟動時接通；一第四電阻器，其具有一接地電壓被施加至之一第一末端；及一第四開關，其具有與該第四電阻器之該第二末端連接之一第一末端，及與該第二節點連接之一第二末端，且該第四開關經組態以在該選擇信號被啟動時接通。
  14. 如請求項13之阻抗控制電路，其中該第一電阻器至該第四電阻器具有相同阻抗值。
  15. 一種阻抗控制電路，其包括：一第一上拉阻抗單元，其經組態以使用藉由一上拉阻抗控制碼判定之一阻抗值來上拉驅動一阻抗節點；一第二上拉阻抗單元，其經組態以使用藉由一上拉阻抗控制電壓判定之一阻抗值來上拉驅動該阻抗節點；一第一虛設上拉阻抗單元，其係以與該第一上拉阻抗單元相同之方式經組態以上拉驅動一第一節點；一第二虛設上拉阻抗單元，其係以與該第二上拉阻抗單元相同之方式經組態以上拉驅動該第一節點；一第一下拉阻抗單元，其經組態以使用藉由一下拉阻抗控制碼判定之一阻抗值來下拉驅動該第一節點；一第二下拉阻抗單元，其經組態以使用藉由一下拉阻抗控制電壓判定之一阻抗值來下拉驅動該第一節點；一上拉比較電路，其經組態以比較該阻抗節點之一電 壓位準與一參考電壓之一電壓位準、產生指示該阻抗節點處之該電壓是否大於該參考電壓之一第一升/降信號，且產生該上拉阻抗控制電壓，該上拉阻抗控制電壓具有對應於該阻抗節點處之該電壓與該參考電壓之間的一差值的一電壓位準；一下拉比較電路，其經組態以比較該第一節點之一電壓位準與該參考電壓之該電壓位準、產生指示該第一節點處之該電壓是否大於該參考電壓之一第二升/降信號，且產生該下拉阻抗控制電壓，該下拉阻抗控制電壓具有對應於該第一節點之該電壓與該參考電壓之間的一差值的一電壓位準；一上拉計數器單元，其經組態以回應於該第一升/降信號而增加或減低該上拉阻抗控制碼之一值；及一下拉計數器單元，其經組態以回應於該第二升/降信號而增加或減低該下拉阻抗控制碼之一值。
  16. 一種阻抗控制電路，其包括：一第一上拉阻抗單元，其經組態以使用藉由一上拉阻抗控制碼之一第一位元群組判定之一阻抗值來上拉驅動一阻抗節點；一第二上拉阻抗單元，其經組態以使用回應於不包含於該上拉阻抗控制碼之該第一位元群組中的該上拉阻抗控制碼之一剩餘位元及一上拉阻抗控制電壓中的一者而判定的一阻抗值來上拉驅動該阻抗節點；一第一虛設上拉阻抗單元，其係以與該第一上拉阻抗 單元相同之方式經組態以上拉驅動一第一節點；一第二虛設上拉阻抗單元，其係以與該第二上拉阻抗單元相同之方式經組態以上拉驅動該第一節點；一第一下拉阻抗單元，其經組態以使用藉由一下拉阻抗控制碼之一第一位元群組判定之一阻抗值來下拉驅動該第一節點；一第二下拉阻抗單元，其經組態以使用回應於不包含於該下拉阻抗控制碼之該第一位元群組中的該下拉阻抗控制碼之一剩餘位元及一下拉阻抗控制電壓中的一者而判定的一阻抗值來下拉驅動該第一節點；一上拉比較電路，其經組態以比較該阻抗節點之一電壓位準與一參考電壓之一電壓位準、產生指示該阻抗節點處之該電壓是否大於該參考電壓之一第一升/降信號，且產生該上拉阻抗控制電壓，該上拉阻抗控制電壓具有對應於該阻抗節點處之該電壓與該參考電壓之間的一差值的一電壓位準；一下拉比較電路，其經組態以比較該第一節點之一電壓位準與該參考電壓之該位準、產生指示該第一節點處之該電壓是否大於該參考電壓之一第二升/降信號，且產生該下拉阻抗控制電壓，該下拉阻抗控制電壓具有對應於該第一節點之該電壓與該參考電壓之間的一差值的一電壓位準；一上拉計數器單元，其經組態以回應於該第一升/降信號而增加或減低該上拉阻抗控制碼之一值；及 一下拉計數器單元，其經組態以回應於該第二升/降信號而增加或減低該下拉阻抗控制碼之一值。
  17. 如請求項16之阻抗控制電路，其中該第二上拉阻抗單元在該阻抗節點處之該電壓係在一上拉臨界範圍外時回應於該上拉阻抗控制碼之該剩餘位元而受到控制，且該第二上拉阻抗單元在該阻抗節點處之該電壓係在該上拉臨界範圍內時回應於該上拉阻抗控制電壓而受到控制，其中該第二下拉阻抗單元在該第一節點之該電壓係在一下拉臨界範圍外時回應於該下拉阻抗控制碼之該剩餘位元而受到控制，且該第二下拉阻抗單元在該第一節點之該電壓係在該下拉臨界範圍內時回應於該下拉阻抗控制電壓而受到控制。
  18. 如請求項16之阻抗控制電路，其中該上拉計數器單元在該阻抗節點處之該電壓係在該上拉臨界範圍外時執行增加或減低該上拉阻抗控制碼之該值的一操作，且在該阻抗節點處之該電壓係在該上拉臨界範圍內時中斷增加或減低該上拉阻抗控制碼之該值的該操作，且其中該下拉計數器單元在該阻抗節點處之該電壓係在該下拉臨界範圍外時執行增加或減低該下拉阻抗控制碼之該值的一操作，且在該阻抗節點處之該電壓係在該下拉臨界範圍內時中斷增加或減低該下拉阻抗控制碼之該值的該操作。
  19. 如請求項16之阻抗控制電路，其進一步包括： 一上拉控制單元，其經組態以將該上拉阻抗控制碼之該第一位元群組輸出至該第一上拉阻抗單元、在該阻抗節點處之該電壓係在該上拉臨界範圍外時將該上拉阻抗控制碼之該剩餘位元輸出至該第二上拉阻抗單元，且在該阻抗節點處之該電壓係在該上拉臨界範圍內時將該上拉阻抗控制電壓輸出至該第二上拉阻抗單元；及一下拉控制單元，其經組態以將該下拉阻抗控制碼之該第一位元群組輸出至該第一下拉阻抗單元、在該第一節點之該電壓係在該下拉臨界範圍外時將該下拉阻抗控制碼之該剩餘位元輸出至該第二下拉阻抗單元，且在該第一節點之該電壓係在該下拉臨界範圍內時將該下拉阻抗控制電壓輸出至該第二下拉阻抗單元。
  20. 如請求項17之阻抗控制電路，其中該上拉臨界範圍為介於大於該參考電壓之該電壓位準之一電壓與小於比該參考電壓大一第一值之一電壓位準之一電壓之間的一範圍，且該下拉臨界範圍為介於大於該參考電壓之該電壓位準之一電壓與小於比該參考電壓大該第一值之一電壓位準之一電壓之間的一範圍。
  21. 一種半導體裝置，其包括：一阻抗控制電路，其經組態以產生一阻抗控制碼及一阻抗控制電壓以用於判定一終止阻抗值；及一終止電路，其經組態以使用回應於該阻抗控制碼及該阻抗控制電壓之一阻抗值來終止一介面襯墊，其中該阻抗控制電路包括： 一第一阻抗單元，其經組態以使用藉由該阻抗控制碼之一第一位元群組判定之一阻抗值來終止一阻抗節點；一第二阻抗單元，其經組態以使用回應於不包含於該第一位元群組中的該阻抗控制碼之一剩餘位元及該阻抗控制電壓中的一者而判定的一阻抗值來終止該阻抗節點；一比較電路，其經組態以比較該阻抗節點之一電壓位準與一參考電壓之一電壓位準、產生指示該阻抗節點處之該電壓是否大於該參考電壓之一升/降信號，且產生該阻抗控制電壓，該阻抗控制電壓具有對應於該阻抗節點處之該電壓與該參考電壓之間的一差值的一電壓位準；及一計數器單元，其經組態以回應於該升/降信號而增加或減低該阻抗控制碼之一值。
  22. 如請求項21之半導體裝置，其中該第二阻抗單元在該阻抗節點處之該電壓係在一臨界範圍外時回應於該阻抗控制碼之該剩餘位元而受到控制，且該第二阻抗單元在該阻抗節點處之該電壓係在該臨界範圍內時回應於該阻抗控制電壓而受到控制。
  23. 如請求項21之半導體裝置，其中該第一阻抗單元包含複數個電阻器，該複數個電阻器並聯地連接至該阻抗節點且回應於該阻抗控制碼之該第一位元群組之該等各別位元而接通及斷開，且 其中該第二阻抗單元包含至少一電阻器，該至少一電阻器並聯地連接至該阻抗節點、在該阻抗節點處之該電壓係在該臨界範圍外時回應於該阻抗控制碼之該剩餘位元而接通及斷開，且在該阻抗節點處之該電壓係在該臨界範圍內時回應於該阻抗控制電壓而改變一阻抗值。
  24. 如請求項21之半導體裝置，其中該終止電路包括：一第一終止單元，其經組態以使用藉由該阻抗控制碼之該經輸入之第一位元群組判定之一阻抗值來終止該介面襯墊；及一第二終止單元，其經組態以在輸入該阻抗控制碼之該剩餘位元時使用藉由該阻抗控制碼之該剩餘位元判定之一阻抗值來終止該介面襯墊，且在輸入該阻抗控制電壓時使用藉由該阻抗控制電壓判定之一阻抗值來終止該介面襯墊。
  25. 如請求項24之半導體裝置，其中該第一終止單元包含複數個電阻器，該複數個電阻器並聯地連接至該介面襯墊且回應於該阻抗控制碼之該第一位元群組之該等各別位元而接通及斷開，且其中該第二終止單元包含至少一電阻器，該至少一電阻器並聯地連接至該介面襯墊且回應於該阻抗控制碼之該剩餘位元而接通及斷開，或回應於該阻抗控制電壓而改變一阻抗值。
  26. 一種阻抗控制電路，其包括：一第一阻抗單元，其經組態以使用藉由一阻抗控制碼 之一第一位元群組判定之一阻抗值來終止一阻抗節點；一第二阻抗單元，其經組態以使用回應於不包含於該第一位元群組中的該阻抗控制碼之一第二位元群組及一阻抗控制電壓中的一者而判定的一阻抗值來終止該阻抗節點；一比較電路，其經組態以比較該阻抗節點之一電壓位準與一參考電壓之一電壓位準、產生指示該阻抗節點處之該電壓是否大於該參考電壓之一升/降信號，且產生該阻抗控制電壓，該阻抗控制電壓具有對應於該阻抗節點之該等電壓位準與該參考電壓之間的一差值的一電壓位準；及一計數器單元，其經組態以回應於該升/降信號而增加或減低該阻抗控制碼之一值。
  27. 如請求項26之阻抗控制電路，其中該第二阻抗單元在該阻抗節點處之該電壓係在一臨界範圍外時回應於該阻抗控制碼之該第二位元群組而受到控制，且該第二阻抗單元在該阻抗節點處之該電壓係在該臨界範圍內時回應於該阻抗控制電壓而受到控制。
  28. 如請求項27之阻抗控制電路，其中該臨界範圍為介於大於該參考電壓之該電壓位準之一電壓與小於比該參考電壓大一第一值之一電壓位準之一電壓之間的一範圍。
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