TWI470945B - 使用封裝上輸入／輸出介面之電子系統與多晶片封裝及平板計算裝置 - Google Patents

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Description

使用封裝上輸入/輸出介面之電子系統與多晶片封裝及平板計算裝置
本發明之實施例關於輸入/輸出架構及介面。更特別地，本發明之實施例關於高帶寬封裝上輸入/輸出架構及介面。
使用習知輸入/輸出(I/O)介面之晶片間之高帶寬互連需要相當大的電力及晶片面積。因而，在需要較小晶片面積及/或減少之電力消耗的應用中，該些習知介面是不合意的。
在下列說明中，提出許多特定細節。然而，可實現本發明之實施例而無該些特定細節。在其他狀況下，不詳細顯示知名電路、結構及技術，以便不混淆本說明之理解。
文中所說明者為封裝上I/O(OPIO)介面，藉由在具極低電力、面積及延遲之多晶片封裝(MCP)中之晶片之間提供極高帶寬I/O而解決習知I/O介面之問題。在具相較於習知I/O每位元能量及每帶寬面積較低數量級之MCP中，OPIO可有用的例如互連處理器至記憶體(eDRAM/DRAM)、另一處理器、晶片組、圖形處理器或任何其他晶片。
文中所說明之介面的各式實施例包括一或多項下列組 件：(1)具相對小晶粒對晶粒間隙之MCP中IC晶片之間之單端、高速I/O介面(例如，CMOS介面)；(2)無終端或極弱終端及無等化之阻抗匹配之發射器(例如，CMOS發射器)；(3)具長度匹配之路由的信號群之正向時脈信號，以最小化或排除每接腳抗扭斜；及/或(4)減少之靜電放電(ESD)保護(例如，70 V)以提供較低接合點電容及較高數據傳輸率。
MCP中封閉晶片組裝啟動極短長度匹配之I/O軌跡，其依序啟動文中所說明之OPIO架構而以使用簡化單端I/O及封閉電路之高帶寬運行，減少電力、面積及延遲。在一實施例中，具最小凸塊間距之高速、單端I/O減少所需帶寬之有限凸塊矽面積。
在一實施例中，使用CMOS發射器及無或弱接收器終端及無等化之接收器可減少I/O電力。因小心之長度匹配之路由減少時脈電力，可達成具每信號群正向時脈及無每接腳抗扭斜之簡化計時。因而，文中所說明之OPIO架構提供極低電力、面積及延遲之晶片之間之高帶寬。具OPIO之MCP提供產品、程序及晶粒面積彈性，無顯著電力及面積費用。文中所說明之OPIO架構亦可延伸至封閉離散封裝，其具較低數據傳輸率之小尺寸行動應用的全ESD保護。可使用較高數據傳輸率之多位準(例如，M-PAM)信令以保持時脈頻率下降。
圖1為具有至少二晶片之間之封裝上輸入/輸出(OPIO)介面的多晶片封裝(MCP)之一實施例之方塊 圖。圖1之範例描繪具介面之二晶片；然而，封裝內任何數量晶片可使用文中所說明之技術互連。
封裝100可為包含多積體電路晶片之任何類型封裝。在圖1之範例中，封裝100包含晶片120及晶片140。該些晶片可為例如處理器、記憶體晶片、圖形處理器等。
在一實施例中，晶片120包括OPIO發射器125及OPIO接收器130。類似地，晶片140包括OPIO發射器145及OPIO接收器150。發射器125與接收器150耦合及發射器145與接收器130耦合。
在一實施例中，晶片120及晶片140之間之間隙175相對小。在一實施例中，間隙175小於20 mm。在一實施例中，間隙175小於10mm。在一實施例中，間隙175約1.5 mm。在其他實施例中，間隙175可小於1.5 mm。通常，間隙175愈小，晶片之間可提供愈大帶寬。
在一實施例中，發射器125及接收器150之間之介面及發射器145及接收器130之間之介面為單端、相對高速介面。在一實施例中，介面為晶片120及晶片140之間之CMOS介面。在一實施例中，發射器125及145為阻抗匹配之CMOS發射器，且無提供終端或等化。在一實施例中，發射器125及145為阻抗匹配之CMOS發射器，且提供極弱終端及無等化。
在一實施例中，為信號群傳輸正向時脈信號。在一實施例中，於發射器及接收器之間提供長度匹配之路由。在一實施例中，為晶片120及140間之介面提供最少靜電放 電(ESD)保護(少至70伏)。
在一實施例中，使用CMOS發射器及無或弱接收器終端及無等化之接收器可減少I/O電力。因小心之長度匹配之路由減少時脈電力，可達成具每信號群正向時脈及無每接腳抗扭斜之簡化計時。因而，文中所說明之架構提供極低電力、面積及延遲之晶片之間之高帶寬。
文中所說明之架構亦可延伸至封閉離散封裝，其具較低數據傳輸率之小尺寸行動應用的全ESD保護。可使用較高數據傳輸率之多位準(例如，M-PAM)信令以保持時脈頻率下降。
使用習知輸入/輸出(I/O)介面將處理器晶粒連接至外部記憶體晶粒，需要相當大的電力及晶片面積，且在預算之電力、面積及/或延遲內無法提供用於高性能處理器快取或記憶體之充分帶寬。晶粒上快取記憶體僅可提供部分解決。
以上所說明之架構可用以連接例如單一封裝內一晶粒上之處理器核心至其他晶粒上之記憶體或快取，而提供具低電力消耗之極高帶寬。記憶體可為例如動態隨機存取記憶體(DRAM)、嵌入式DRAM(eDRAM)、堆疊DRAM、非揮發性記憶體(例如，快閃記憶體、相位改變記憶體(PCM))等。在一實施例中，文中所說明之介面可提供相較於傳統I/O介面每位元能量及每帶寬面積之較低數量級。
文中所說明之架構的各式實施例可包括下列一或多 項。使用高帶寬、低電力介面，例如參照圖1所說明之介面，連接處理器晶粒及一或多個記憶體晶粒(例如，DRAM、eDRAM、堆疊DRAM、快閃記憶體、PCM)。在一實施例中多記憶體裝置(例如，DRAM、eDRAM、堆疊DRAM、快閃記憶體、PCM)可連接至單一高帶寬、低電力介面。在一實施例中，邏輯電路可用以將例如多個穿透矽通孔(TSV)介面之多個較低帶寬連接組合為單一高帶寬、低電力介面。在另一實施例中，記憶體裝置可為例如堆疊DRAM或堆疊非揮發性記憶體。
處理器晶粒及多晶片封裝內一或多個記憶體或快取晶粒之封閉組裝可支援短、長度匹配之I/O介面，啟動使用高速I/O介面之高帶寬、低電力傳輸。該些介面可使用簡化單端線路及計時電路，減少電力、面積及延遲。具最小凸塊間距之高速單端I/O介面減少支援之帶寬的有限凸塊矽面積。因長度匹配之路由減少時脈電力，具每信號群正向時脈之簡化計時可提供無每一接腳抗扭斜。
圖2為具有具堆疊記憶體之OPIO介面的MCP之一實施例之方塊圖。圖2之範例描繪具至堆疊記憶體裝置之介面的晶粒。封裝內任何數量之晶片可使用文中所說明之技術互連。堆疊記憶體可為DRAM、eDRAM、堆疊DRAM、快閃記憶體、PCM、或任何其他適合記憶體裝置之任何一項。
封裝200可為可包含多積體電路晶片之任何類型封裝。在圖2之範例中，封裝200包含處理器晶片220及堆 疊記憶體240。在一實施例中，處理器220包括OPIO發射器225及OPIO接收器230。類似地，堆疊記憶體240包括OPIO發射器245及OPIO接收器250。發射器225與接收器250耦合及發射器245與接收器230耦合。
在一實施例中，處理器220及堆疊記憶體240間之間隙275相對小。在一實施例中，間隙275小於20 mm。在一實施例中，間隙275小於10 mm。在一實施例中，間隙275約為1.5 mm。在其他實施例中，間隙275可小於1.5 mm。通常，間隙275愈小，晶片之間可提供之帶寬愈大。
在一實施例中，發射器225及接收器250之間之介面，及發射器245及接收器230之間之介面為單端、相對高速介面。在一實施例中，介面為處理器220及堆疊記憶體240之間之CMOS介面。在一實施例中，發射器225及245為阻抗匹配之CMOS發射器，並提供無終端或等化。在一實施例中，發射器225及245為阻抗匹配之CMOS發射器，並提供極弱終端及無等化。在另一實施例中，提供匹配之接收器終端。
在一實施例中，為信號群傳輸正向時脈信號。在一實施例中，於發射器及接收器之間提供長度匹配之路由。在一實施例中，為晶片220及240間之介面提供最少靜電放電(ESD)保護(少至70伏)。
在一實施例中，堆疊記憶體240可使用聚合邏輯以彙整資料流至/自堆疊記憶體240內之位置。例如，堆疊記 憶體240可具有內部資料流，其支援較OPIO介面低之個別帶寬。因而，可彙整來自多個位置之資料，並透過文中所說明之高帶寬、低電力介面傳輸。
在另一實施例中，OPIO介面內之線路子集(又稱為群)可與堆疊記憶體240之不同部分耦合，以允許使用OPIO介面而無以上所討論之聚合邏輯。因而，文中所說明之OPIO架構可用於堆疊記憶體240內，以及用於處理器220及堆疊記憶體240之間。
圖3為具有具記憶體系統之OPIO介面的MCP之一實施例之方塊圖。圖3之配置係以與圖2類似之方式操作，除了記憶體晶粒未堆疊並可與具OPIO介面或任何其他類型介面之記憶體邏輯互連。封裝內任何數量晶片可使用文中所說明之技術互連。記憶體可為DRAM、eDRAM、堆疊DRAM、快閃記憶體(flash)、PCM、或任何其他適合記憶體裝置之任何一項。
封裝380可為包含多積體電路晶片之任何類型封裝。在圖3之範例中，封裝380包含處理器晶片300及記憶體邏輯350及記憶體360，其可為多記憶體晶粒。在一實施例中，處理器300包括OPIO發射器310及OPIO接收器315。類似地，記憶體邏輯350包括OPIO發射器375及OPIO接收器370。發射器310與接收器370耦合及發射器375與接收器315耦合。
在一實施例中，處理器300及記憶體邏輯350之間之間隙390相當小。在一實施例中，間隙390小於20 mm。 在一實施例中，間隙390小於10 mm。在一實施例中，間隙390約為1.5 mm。在其他實施例中，間隙390可小於1.5 mm。通常，間隙390愈小，晶片之間可提供之帶寬愈大。
在一實施例中，發射器310及接收器370之間之介面，及發射器375及接收器315之間之介面為單端、相對高速介面。在一實施例中，介面為處理器300及記憶體邏輯350之間之CMOS介面。在一實施例中，發射器310及375為阻抗匹配之CMOS發射器並無提供終端或等化。在一實施例中，發射器310及375為阻抗匹配之CMOS發射器並提供極弱終端及無等化。在另一實施例中，提供匹配之接收器終端。
在一實施例中，為信號群傳輸正向時脈信號。在一實施例中，於發射器及接收器之間提供長度匹配之路由。在一實施例中，為晶片300及350間之介面提供最少靜電放電(ESD)保護(少至70伏)。
在一實施例中，可操作記憶體邏輯350以彙整至/自記憶體360內之位置的資料流。例如，記憶體邏輯350可具有內部資料流，其支援較OPIO介面更低個別帶寬。因而，可彙整來自多個位置之資料並透過文中所說明之高帶寬、低電力介面傳輸。
圖4為電子系統之一實施例的方塊圖。圖4中所描繪之電子系統意圖代表電子系統(有線或無線)之範圍，包括例如平板裝置、智慧型手機、桌上型電腦系統、膝上型 電腦系統等。替代電子系統可包括更多、更少及/或不同組件。
圖4中所描繪之一或多個組件可使用文中所說明之OPIO架構互連。例如，多處理器晶片可互連，或處理器及快取記憶體或動態隨機存取記憶體等可互連。
電子系統400包括匯流排405或其他通訊裝置以通訊資訊，以及耦合至匯流排405之處理器410，其可處理資訊。電子系統400可包括多處理器及/或共同處理器。電子系統400進一步可包括隨機存取記憶體(RAM)或其他動態儲存裝置420(稱為記憶體)，耦合至匯流排405並可儲存可由處理器410執行之資訊及指令。記憶體420亦可用以儲存暫時變量或處理器410執行指令期間之其他中間資訊。
電子系統400亦可包括唯讀記憶體(ROM)及/或耦合至匯流排405之其他靜態儲存裝置430，其可為處理器410儲存靜態資訊及指令。資料儲存裝置440可耦合至匯流排405以儲存資訊及指令。諸如磁碟或光碟及相應驅動機之資料儲存裝置440可耦合至電子系統400。
電子系統400亦可經由匯流排405耦合至顯示裝置450，其可為任何類型顯示裝置，例如觸控螢幕，以向使用者顯示資訊。輸入裝置460可為任何類型介面及/或裝置，以允許使用者提供輸入至電子系統400。輸入裝置可包括硬按鍵及/或軟按鍵、語音或揚聲器輸入，以傳輸資訊及命令選擇至處理器410。
電子系統400可進一步包括感應器470，可用以支援由電子系統400提供之功能性。感應器470可包括例如陀螺儀、接近性感應器、光感應器等。任何數量感應器及感應器類型均可支援。
電子系統400進一步可包括網路介面480以提供網路存取，諸如局域網路。網路介面480可包括例如具有天線485之無線網路介面，天線485可代表一或多個天線。網路介面480亦可包括例如有線網路介面，以經由網路纜線487與遠端裝置通訊，網路纜線487可為例如乙太纜線、同軸纜線、光纖纜線、串列纜線、或並列纜線。
在一實施例中，例如藉由符合IEEE 802.11b及/或IEEE 802.11g及/或IEEE 802.11n標準，網路介面480可提供對局域網路之存取；及/或無線網路介面可提供存取個人局域網路，例如藉由符合藍牙標準。亦可支援其他無線網路介面及/或協定。亦可依據4G/LTE標準而提供網路存取。
IEEE 802.11b相應於IEEE Std.802.11b-1999，標題「局域及城域網路，Part 11：無線LAN媒體存取控制(MAC)及實體層(PHY)規格：2.4 GHz波帶中高速實體層延伸」，1999年9月16日核准及相關文件。IEEE 802.11g相應於IEEE Std.802.11g-2003，標題「局域及城域網路，Part 11：無線LAN媒體存取控制(MAC)及實體層(PHY)規格，修正4：2.4 GHz波帶中進一步高速率延伸」，2003年6月27日核准及相關文件。2001年2月 22日藍牙集團公司發表之「藍牙系統之規格：核心，版本1.1」中說明藍牙協定。亦可支援先前或之後版本的藍牙標準。
無線LAN標準之外或取代經其之通訊，網路介面480可提供使用例如時分多工(TDMA)協定、全球行動通訊系統(GSM)協定、碼分多工(CDMA)協定、及/或任何其他類型無線通訊協定之無線通訊。
說明書中提及「一實施例」或「實施例」表示結合實施例所說明之特徵、結構、或特性包括於本發明之至少一實施例中。在說明書中不同地方出現之「在一實施例中」用語不一定均指相同實施例。
雖然本發明已舉若干實施例予以說明，熟悉本技藝之人士將認知到本發明不侷限於所說明之實施例，而是可以申請專利範圍之精神及範圍內之修改及替代加以實現。說明因而視為描繪而非限制。
100、200、380‧‧‧封裝
120、140‧‧‧晶片
125、145、225、245、310、375‧‧‧發射器
130、150、230、250、315、370‧‧‧接收器
175、275、390‧‧‧間隙
220、300‧‧‧處理器晶片
240‧‧‧堆疊記憶體
350‧‧‧記憶體邏輯
360‧‧‧記憶體
400‧‧‧電子系統
405‧‧‧匯流排
410‧‧‧處理器
420‧‧‧動態儲存裝置
430‧‧‧靜態儲存裝置
440‧‧‧資料儲存裝置
450‧‧‧顯示裝置
460‧‧‧輸入裝置
470‧‧‧感應器
480‧‧‧網路介面
485‧‧‧天線
487‧‧‧網路纜線
在附圖之圖式中藉由範例而非藉由限制描繪本發明之實施例，其中類似編號係指類似元件。
圖1為於至少二晶片之間具有封裝上輸入/輸出(OPIO)介面之多晶片封裝(MCP)之一實施例之方塊圖。
圖2為具有具堆疊記憶體之OPIO介面之MCP之一實施例之方塊圖。
圖3為具有具記憶體系統之OPIO介面之MCP之一實施例之方塊圖。
圖4為電子系統之一實施例之方塊圖。
100‧‧‧封裝
120、140‧‧‧晶片
125、145‧‧‧發射器
130、150‧‧‧接收器
175‧‧‧間隙

Claims (21)

  1. 一種使用封裝上輸入/輸出介面之多晶片封裝，包含：具有主裝置之第一晶粒上的第一組單端發射器電路；第二晶粒上的第一組單端接收器電路，其中，該接收器電路不具有終端及等化，該第二晶粒具有回應於該第一晶粒之該主裝置的僕裝置；以及該第一組發射器電路與該第一組接收器電路之間之複數導線，其中，該複數導線之長度相匹配。
  2. 如申請專利範圍第1項之多晶片封裝，其中，該第一晶粒包含至少一處理器核心，該設備進一步包含與該處理器核心耦合之觸控螢幕介面。
  3. 如申請專利範圍第1項之多晶片封裝，其中，該主裝置包含處理器核心及該僕裝置包含記憶體。
  4. 如申請專利範圍第1項之多晶片封裝，其中，該第一晶粒、該第二晶粒及該複數導線均配置於單一積體電路封裝內。
  5. 如申請專利範圍第1項之多晶片封裝，其中，該僕裝置包含電路以從多記憶體裝置彙整資料。
  6. 如申請專利範圍第5項之多晶片封裝，其中，該多記憶體裝置包含堆疊記憶體，該堆疊記憶體具有至少一垂直地堆疊於第二記憶體晶粒上的第一記憶體晶粒。
  7. 如申請專利範圍第6項之多晶片封裝，進一步包含： 該第二記憶體晶粒上的第二組單端發射器電路；該第一晶粒上的第二組單端接收器電路，其中，該接收器電路不具有終端及等化；以及該第二組發射器電路與該第二組接收器電路之間之複數導線，其中，該複數導線之長度相匹配。
  8. 一種平板計算裝置，包含：觸控螢幕介面；具有主裝置之第一晶粒上的第一組單端發射器電路；第二晶粒上的第一組單端接收器電路，其中，該接收器電路不具有終端及等化，該第二晶粒具有回應於該第一晶粒之該主裝置的僕裝置；以及該第一組發射器電路與該第一組接收器電路之間之複數導線，其中，該複數導線之長度相匹配。
  9. 如申請專利範圍第8項之平板計算裝置，進一步包含與該第一晶粒耦合之天線。
  10. 如申請專利範圍第8項之平板計算裝置，其中，該主裝置包含處理器核心及該僕裝置包含記憶體。
  11. 如申請專利範圍第8項之平板計算裝置，其中，該第一晶粒、該第二晶粒及該複數導線均配置於單一積體電路封裝內。
  12. 如申請專利範圍第8項之平板計算裝置，其中，該僕裝置包含電路以從多記憶體裝置彙整資料。
  13. 如申請專利範圍第12項之平板計算裝置，其中，該多記憶體裝置包含堆疊記憶體，該堆疊記憶體具有 至少一垂直地堆疊於第二記憶體晶粒上的第一記憶體晶粒。
  14. 如申請專利範圍第13項之平板計算裝置，進一步包含：該第二記憶體晶粒上的第二組單端發射器電路；該第一晶粒上的第二組單端接收器電路，其中，該接收器電路不具有終端及等化；以及該第二組發射器電路與該第二組接收器電路之間之複數導線，其中，該複數導線之長度相匹配。
  15. 一種使用封裝上輸入/輸出介面之電子系統，包含：全向天線；具有主裝置之第一晶粒上的第一組單端發射器電路；第二晶粒上的第一組單端接收器電路，其中，該接收器電路不具有終端及等化，該第二晶粒具有回應於該第一晶粒之該主裝置的僕裝置；以及該第一組發射器電路與該第一組接收器電路之間之複數導線，其中，該複數導線之長度相匹配。
  16. 如申請專利範圍第15項之電子系統，其中，該第一晶粒包含至少一處理器核心，該設備進一步包含與該處理器核心耦合之觸控螢幕介面。
  17. 如申請專利範圍第15項之電子系統，其中，該主裝置包含處理器核心及該僕裝置包含記憶體。
  18. 如申請專利範圍第15項之電子系統，其中，該 第一晶粒、該第二晶粒及該複數導線均配置於單一積體電路封裝內。
  19. 如申請專利範圍第15項之電子系統，其中，該僕裝置包含電路以從多記憶體裝置彙整資料。
  20. 如申請專利範圍第19項之電子系統，其中，該多記憶體裝置包含堆疊記憶體，該堆疊記憶體具有至少一垂直地堆疊於第二記憶體晶粒上的第一記憶體晶粒。
  21. 如申請專利範圍第20項之電子系統，進一步包含：該第二記憶體晶粒上的第二組單端發射器電路；該第一晶粒上的第二組單端接收器電路，其中，該接收器電路不具有終端及等化；以及該第二組發射器電路與該第二組接收器電路之間之複數導線，其中，該複數導線之長度相匹配。
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