DE112011106003T5 - Verbindung mehrerer Chips in einem Paket unter Verwendung von On-Package-Ein-/Ausgabe-Schnittstellen - Google Patents

Verbindung mehrerer Chips in einem Paket unter Verwendung von On-Package-Ein-/Ausgabe-Schnittstellen Download PDF

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Abstract

Eine Schnittstelle. Ein erster Satz von asymmetrischen Senderschaltungen auf einer ersten Chiplage mit Master-Gerät. Ein erster Teil aus asymmetrischen Empfängerschaltungen, die auf einer zweiten Chiplage liegen. Die Empfängerschaltungen verfügen über keinen Abschluss und keine Verzerrung. Die zweite Chiplage verfügt über ein Slave-Gerät, das auf das Master-Gerät der ersten Chiplage reagiert. Die leitfähigen Leitungen verbinden den ersten Satz der Transmitterschaltungen und den ersten Satz der Empfängerschaltungen. Die Längen der leitfähigen Leitungen sind angepasst.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der Erfindung beziehen sich auf Ein-/Ausgabe-Architekturen und Schnittstellen. Insbesondere beziehen sich Ausführungsformen der Erfindung auf On-Package-Ein-/Ausgabe-(on-package input/output, OPIO)-Architekturen und Schnittstellen mit hoher Bandbreite.
  • HINTERGRUND
  • Verbindungen mit hoher Bandbreite zwischen Chips unter Verwendung von konventionellen Ein-/Ausgabe-(I/O)-Schnittstellen erfordern signifikante Leistung und Chip-Fläche. Deshalb sind bei Anwendungen, die eine kleinere Chip-Fläche und/oder reduzierten Energieverbrauch erfordern, diese konventionellen Schnittstellen nicht wünschenswert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Erfindungsgemäße Ausführungsformen werden beispielhaft und in keiner Weise einschränkend in den Figuren der begleitenden Zeichnungen dargestellt, wobei sich gleiche Bezugsnummern auf ähnliche Elemente beziehen.
  • 1 ist ein Blockdiagramm einer Ausführungsform eines Multichip-Pakets (MCP), das OPIO-Schnittstellen zwischen wenigstens zwei Chips aufweist.
  • 2 ist ein Blockdiagramm einer Ausführungsform eines MCP, das OPIO-Schnittstellen mit einem Stapelspeicher ausweist.
  • 3 ist ein Blockdiagramm einer Ausführungsform eines MCP, das OPIO-Schnittstellen mit einem Speichersystem ausweist.
  • 4 ist ein Blockdiagramm einer Ausführungsform eines Elektroniksystems.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Bei der folgenden Beschreibung werden zahlreiche spezifische Details gegeben. Erfindungsgemäße Ausführungsformen können jedoch ohne diese spezifischen Details umgesetzt werden. In anderen Fällen wurden wohlbekannte Schaltungen, Strukturen und Techniken nicht im Detail gezeigt, um das Verständnis dieser Beschreibung nicht in den Hintergrund rücken zu lassen.
  • In diesem Dokument wird eine On-Package I/O-Schnittstelle (OPIO) beschrieben, die die Probleme konventioneller I/O-Schnittstellen durch die Bereitstellung eines sehr hohen Bandbreiten-I/O zwischen den Chips in einem Multichip-Paket (MCP) mit sehr niedrigem Leistungsbedarf, kleiner Fläche und geringer Latenz löst. OPIO kann zum Beispiel hilfreich sein, um einen Prozessor mit einem Speicher (eDRAM/DRAM), einem anderen Prozessor, einem Chipsatz, einem Grafik-Prozessor oder jeden anderen Chip in einem MCP zu verbinden, der einen niedrigeren Energieverbrauch pro Bit und Fläche pro Bandbreite im Vergleich zu konventionellen I/O benötigt.
  • Verschiedene Ausführungsformen der in diesem Dokument beschriebenen Schnittstellen umfassen eine oder mehrere der nachfolgenden Komponenten: (1) eine asymmetrische I/O-Schnittstelle mit hoher Geschwindigkeit (z. B. CMOS-Schnittstelle) zwischen den IC-Chips in einem MCP mit einer relativen Chiplage-zu-Chiplage-Spalte; (2) einen impedanzangepassten Sender (z. B. CMOS-Sender) ohne Anschluss oder sehr schwachem Anschluss und ohne Entzerrung; (3) ein weitergeleitetes Taktsignal für einen Cluster mit längenangepassten Routing zur Minimierung oder Beseitigung von Per-Pin-De-Skew; und/oder (4) ESD-Schutz (z. B. 70 V) zur Bereitstellung von niedrigeren Pad-Kapazitäten und höheren Datenraten.
  • Enge Chipbestückung in einem MCP ermöglicht sehr kurze längenangepasste I/O-Verfolgungen, die es der in diesem Dokument beschriebenen OPIO-Architektur ermöglichen, unter Verwendung einer vereinfachten asymmetrischen I/O und Taktschaltungen auf einer höheren Bandbreite zu arbeiten, um Leistungsbedarf, Fläche und Latenz zu reduzieren. Bei einer Ausführungsform reduziert die asymmetrische I/O mit hoher Geschwindigkeit und minimaler Kontakthügelteilung die begrenzte Siliziumkontaktfläche für die erforderliche Bandbreite.
  • Bei einer Ausführungsform kann die Verwendung von einem CMOS-Sender und -Empfänger mit keinem oder schwachem Empfängerabschluss und keiner Entzerrung die I/O-Leistung reduzieren. Ein vereinfachtes Takten mit einem weitergeleiteten Takt pro Cluster von Signalen und keinem Per-Pin-De-Skew kann erreicht werden, da sorgfältig längenangepasstem Routing die Takt-Leistung reduziert. Deshalb stellen die hierin beschriebenen OPIO-Architekturen eine hohe Bandbreite zwischen Chips bei sehr niedrigem Leistungsbedarf, kleiner Fläche und geringer Latenz bereit. Ein MCP mit OPIO bietet Flexibilität für Produkte, Verfahren und Fläche für die Chiplagen ohne bedeutenden Festkosten für Leistungsbedarf und Fläche. Die hier beschriebenen OPIO-Architekturen können außerdem erweitert werden, um diskrete Pakete mit vollständigem ESD-Schutz für Mobilfunkanwendungen mit kleinen Formfaktoren bei niedrigeren Datenraten zu erreichen. Mehrebenen-(z. B. M PAM)-Signalisierung kann bei höheren Datenraten verwendet werden, um die Taktfrequenz niedrig zu halten.
  • 1 ist ein Blockdiagramm einer Ausführungsform eines Multichip-Pakets (MCP), das OPIO-Schnittstellen zwischen wenigstens zwei Chips aufweist. Das Beispiel von 1 veranschaulicht zwei Chips mit Schnittstellen; es kann jedoch jegliche Anzahl von Chips innerhalb eines Pakets unter Verwendung der hier beschriebenen Techniken miteinander verbunden sein.
  • Paket 100 kann jede Art von Paket sein, das mehrere Chips mit integrierten Schaltungen enthalten kann. Im Beispiel von 1 enthält Paket 100 den Chip 120 und den Chip 140. Diese Chips können bspw. Prozessoren, Speicherbausteine, Graphikprozessoren usw. sein.
  • Bei einer Ausführungsform umfasst Chip 120 die OPIO-Sender 125 und OPIO-Empfänger 130. Ähnich dem, umfasst der Chip 140 die OPIO-Sender 145 und OPIO-Empfänger 150. Die Sender 125 sind mit den Empfängern 150 gekoppelt, und die Sender 145 sind mit den Empfängern 130 gekoppelt.
  • Bei einer Ausführungsform ist der Spalt 175 zwischen Chip 120 und Chip 140 relativ klein. Bei einer Ausführungsform ist der Spalt 175 kleiner als 20 mm. Bei einer Ausführungsform ist der Spalt 175 kleiner als 10 mm. Bei einer Ausführungsform ist der Spalt 175 etwa 1,5 mm. Bei anderen Ausführungsformen kann der Spalt 175 kleiner als 1,5 mm sein. Im Allgemeinen gilt, dass die Bandbreite, die zwischen den Chips bereitgestellt werden kann, umso größer ist, je kleiner der Spalt 175 ist.
  • Bei einer Ausführungsform sind die Schnittstellen zwischen dem Sender 125 und dem Empfänger 150 und zwischen dem Sender 145 und dem Empfänger 130 referenzbezogene Schnittstellen mit relativ hoher Geschwindigkeit. Bei einer Ausführungsform sind die Schnittstellen CMOS-Schnittstellen zwischen Chip 120 und Chip 140. Bei einer Ausführungsform sind die Sender 125 und 145 impedanzangepasste CMOS-Sender und es wird kein Abschluss und keine Entzerrung bereitgestellt. Bei einer Ausführungsform sind die Sender 125 und 145 impedanzangepasste CMOS-Sender und es wird ein sehr schwacher Abschluss und keine Entzerrung bereitgestellt.
  • Bei einer Ausführungsform wird ein weitergeleitetes Taktsignal für einen Cluster von Signalen übertragen. Bei einer Ausführungsform wird ein längenübereingestimmtes Routing zwischen den Sendern und den Empfängern bereitgestellt. Bei einer Ausführungsform wird ein minimaler ESD-Schutz (so wenig wie 70 Volt) für die Schnittstellen zwischen den Chips 120 und 140 bereitgestellt.
  • Bei einer Ausführungsform kann die Verwendung von einem CMOS-Sender und -Empfänger mit keinem oder schwachem Empfängerabschluss und keiner Entzerrung die I/O-Leistung reduzieren. Ein vereinfachtes Takten mit einem weitergeleiteten Takt pro Cluster von Signalen und keinem Per-Pin-De-skew kann aufgrund sorgfältigem längenübereingestimmtem Routing reduzierter Takt-Leistung erreicht werden. Deshalb stellen die hier beschriebenen Architekturen eine hohe Bandbreite zwischen Chips bei sehr niedrigem Leistungsbedarf, kleiner Fläche und geringer Latenz bereit.
  • Die hier beschriebenen Architekturen können auch erweitert werden, um diskrete Pakete mit vollständigem ESD-Schutz für Mobilfunkanwendungen mit kleinen Formfaktoren bei niedrigen Datenraten zu erreichen. Mehrebenen-(z. B. M PAM)-Signalisierung kann bei höheren Datenraten verwendet werden, um die Taktfrequenz niedrig zu halten.
  • Das Verbinden einer Prozessor-Chiplage mit einer externen Speicher-Chiplage unter Verwendung konventioneller Eingabe/Ausgabe(I/O)-Schnittstellen erfordert einen erheblichen Leistungsbedarf sowie eine Chipfläche und kann unter Umständen keine ausreichende Bandbreite für Hochleistungsprozessor-Cache oder Speicher innerhalb von begrenzten Leistungsbedürfnissen, Flächen und/oder Latenzen bieten. Cachespeicher auf Chiplagen können nur Teillösungen bieten.
  • Die oben beschriebene Architektur kann verwendet werden, um bspw. einen Prozessorkern auf einer Chiplage mit einem Speicher oder einem Cache auf einer anderen Chiplage innerhalb eines Einzelpakets zu verbinden, um sehr hohe Bandbreiten mit sehr geringem Leistungsverbrauch zu erzeugen. Der Speicher kann bspw. ein DRAM (Dynamic Random Access Memory), eDRAM (embedded DRAM), gestapelter DRAM, nichtflüchtiger Speicher (z. B. Flash-Speicher, Phasenwechselspeicher (PCM)) usw. sein. Bei einer Ausführungsform können die in diesem Dokument beschriebenen Schnittstellen einen niedrigeren Leistungsverbrauch pro Bit und Fläche pro Bandbreite im Vergleich zu konventionellen I/O bieten.
  • Verschiedene Ausführungsformen der in diesem Dokument beschriebenen Architektur umfassen ein oder mehrere Möglichkeiten des nachfolgend Aufgeführten: Eine Prozessor-Chiplage und ein oder mehrere Speicher-Chiplagen (z. B. DRAM, eDRAM, gestapelter DRAM, Flash, PCM) sind unter Verwendung einer Schnittstelle mit hoher Bandbreite und niedrigem Leistungsverbrauch verbunden – z. B. die in Bezug auf 1 beschriebene Schnittstelle. Bei einer Ausführungsform können verschiedene Speichergeräte (z. B. DRAM, eDRAM, gestapelter DRAM, Flash, PCM) mit einer einzelnen Schnittstelle mit hoher Bandbreite und niedrigem Leistungsverbrauch verbunden sein. Bei einer Ausführungsform kann eine Logikschaltung zum Kombinieren mehrerer Verbindungen mit geringer Bandbreite verwendet werden, z. B. mehrere Through Silicon Vias(TSV)-Schnittstellen zu einer einzigen Schnittstelle mit hoher Bandbreite und niedrigem Leistungsverbrauch. Bei einer anderen Ausführungsform können die Speichergeräte bspw. ein gestapelter DRAM oder gestapelter nichtflüchtiger Speicher sein.
  • Enge Bestückung der Prozessor-Chiplage und eines oder mehrerer Speicher oder Cache-Chiplagen innerhalb eines Multichip-Pakets können kurze, längenangepasste I/O-Schnittstellen unterstützen, die unter Verwendung einer I/O-Schnittstelle mit hoher Geschwindigkeit hohe Bandbreiten und geringe Energieübertragungen ermöglichen. Diese Schnittstellen können vereinfachte asymmetrischen Leitungen und Taktschaltungen verwenden, die Leistungsverbrauch, Fläche und Latenz verringern. Asymmetrische I/O-Schnittstellen mit hoher Geschwindigkeit und minimaler Kontakthügelteilung reduzieren die begrenzte Siliziumkontaktfläche für die unterstützte Bandbreite. Ein vereinfachtes Takten mit einem weitergeleiteten Takt pro Cluster von Signalen kann keinen Per-Pin-Deskew bereitstellten, da längenübereingestimmtes Routing die Takt-Leistung reduziert.
  • 2 ist ein Blockdiagramm einer Ausführungsform eines MCP, das OPIO-Schnittstellen mit einem Stapelspeicher ausweist. Das Beispiel der 2 veranschaulicht eine Chiplage mit einer Schnittstelle auf einem gestapelten Speichergerät. Jede beliebige Anzahl von Chips innerhalb des Pakets können mit den in diesem Dokument beschriebenen Techniken miteinander verbunden werden. Der gestapelte Speicher kann ein DRAM, eDRAM, gestapelter DRAM, Flash, PCM oder jedes andere geeignete Speichergerät sein.
  • Das Paket 200 kann jede Art von Paket sein, das mehrere Chips mit integrierten Schaltungen umfassen kann. Beim Beispiel der 2 enthält das Paket 200 den Prozessorchip 220 und den gestapelten Speicher 240. Bei einer Ausführungsform umfasst Prozessor 220 die OPIO-Sender 225 und OPIO-Empfänger 230. Ebenso umfasst der Stapelspeicher 240 die OPIO-Sender 245 und OPIO-Empfänger 250. Die Sender 225 sind mit den Empfängern 250 gekoppelt und die Sender 245 sind mit den Empfängern 230 gekoppelt.
  • Bei einer Ausführungsform ist der Spalt 275 zwischen dem Prozessor 220 und dem gestapeltem Speicher 240 relativ klein. Bei einer Ausführungsform ist der Spalt 275 kleiner als 20 mm. Bei einer Ausführungsform ist der Spalt 275 kleiner als 10 mm. Bei einer Ausführungsform beträgt der Spalt 275 etwa 1,5 mm. Bei anderen Ausführungsformen kann der Spalt 275 kleiner als 1,5 mm sein. Im Allgemeinen gilt, dass die Bandbreite, die zwischen den Chips bereitgestellt werden kann, umso größer ist, je kleiner der Spalt 275 ist.
  • Bei einer Ausführungsform sind die Schnittstellen zwischen dem Sender 225 und dem Empfänger 250 und zwischen dem Sender 245 und dem Empfänger 230 asymmetrische Schnittstellen mit relativ hoher Geschwindigkeit. Bei einer Ausführungsform sind die Schnittstellen CMOS-Schnittstellen zwischen Prozessor 220 und Stapelspeicher 240. Bei einer Ausführungsform sind die Sender 225 und 245 impedanzangepasste CMOS-Sender und es werden kein Abschluss und keine Entzerrung bereitgestellt. Bei einer Ausführungsform sind die Sender 225 und 245 impedanzangepasste CMOS-Sender und es werden ein sehr schwacher Abschluss und keine Entzerrung bereitgestellt. Bei einer anderen Ausführungsform wird ein angepasster Senderabschluss bereitgestellt.
  • Bei einer Ausführungsform wird ein weitergeleitetes Taktsignal für einen Cluster von Signalen übertragen. Bei einer Ausführungsform wird ein längenübereingestimmtes Routing zwischen den Sendern und den Empfängern bereitgestellt. Bei einer Ausführungsform wird ein minimaler ESD-Schutz (so wenig wie 70 Volt) für die Schnittstellen zwischen den Chips 220 und 240 bereitgestellt.
  • Bei einer Ausführungsform kann der gestapelte Speicher 240 Aggregationslogik einsetzen, um den Datenfluss zu/von den Positionen innerhalb des gestapelten Speichers 240 zusammenzufassen. Zum Beispiel kann der gestapelte Speicher 240 über einen internen Datenfluss verfügen, der eine geringere individuelle Bandbreite als die OPIO-Schnittstelle unterstützt. Daher können die Daten von verschiedenen Positionen zusammengefasst und über die in diesem Dokument beschriebenen Schnittstellen mit hohen Bandbreiten und niedrigen Leistungsverbrauch übertragen werden.
  • Bei einer anderen Ausführungsform können die Teil-Leitungen innerhalb der OPIO-Schnittstelle (die Cluster) mit verschiedenen Abschnitten des gestapelten Speichers 240 gekoppelt werden, um die Verwendung der OPIO-Schnittstelle ohne die oben besprochene Aggregationslogik zu ermöglichen. Daher kann die in diesem Dokument beschriebene OPIO-Architektur innerhalb des gestapelten Speichers 240 sowie zwischen dem Prozessor 220 und dem gestapelten Speicher 240 verwendet werden.
  • 3 ist ein Blockdiagramm einer Ausführungsform eines MCP, das OPIO-Schnittstellen mit einem Speichersystem ausweist. Die Anordnung von 3 funktioniert in einer ähnlichen Weise wie die der 2 mit der Ausnahme, dass die Speicher-Chiplagen nicht gestapelt sind und mittels der Speicherlogik mit einer OPIO-Schnittstelle oder jeder anderen Art von Schnittstelle verbunden werden können. Jede beliebige Anzahl von Chips innerhalb des Pakets können mit den hierin beschriebenen Techniken miteinander verbunden werden. Der Speicher kann ein DRAM, eDRAM, gestapelter DRAM, Flash, PCM oder jedes andere geeignete Speichergerät sein.
  • Paket 380 kann jede Art von Paket sein, das mehrere Chips mit integrierten Schaltungen enthalten kann. Beim Beispiel der 3 enthält das Paket 380 den Prozessorchip 300 und die Speicherlogik 350 sowie den Speicher 360, der aus mehreren Speicher-Chiplagen bestehen kann. Bei einer Ausführungsform umfasst der Prozessor 300 die OPIO-Sender 310 und OPIO-Empfänger 315. Ebenso umfasst die Speicherlogik 350 die OPIO-Sender 375 und OPIO-Empfänger 370. Die Sender 310 sind mit den Empfängern 370 gekoppelt, und die Sender 375 sind mit den Empfängern 315 gekoppelt.
  • Bei einer Ausführungsform ist der Spalt 390 zwischen dem Prozessor 300 und der Speicherlogik 350 relativ klein. Bei einer Ausführungsform ist der Spalt 390 kleiner als 20 mm. Bei einer Ausführungsform ist der Spalt 390 kleiner als 10 mm. Bei einer Ausführungsform beträgt der Spalt 390 etwa 1,5 mm. Bei anderen Ausführungsformen kann der Spalt 390 kleiner als 1,5 mm sein. Im Allgemeinen gilt, dass die Bandbreite, die zwischen den Chips bereitgestellt werden kann, umso größer ist, je kleiner der Spalt 390 ist.
  • Bei einer Ausführungsform sind die Schnittstellen zwischen dem Sender 310 und dem Empfänger 370 und zwischen dem Sender 375 und dem Empfänger 315 asymmetrische Schnittstellen mit relativ hoher Geschwindigkeit. Bei einer Ausführungsform sind die Schnittstellen CMOS-Schnittstellen zwischen Prozessor 300 und Speicherlogik 350. Bei einer Ausführungsform sind die Sender 310 und 375 impedanzangepasste CMOS-Sender und es wird kein Abschluss und keine Entzerrung bereitgestellt. Bei einer Ausführungsform sind die Sender 310 und 375 impedanzangepasste CMOS-Sender und es wird ein sehr schwacher Abschluss und keine Entzerrung bereitgestellt. Bei einer anderen Ausführungsform wird ein angepasster Senderabschluss bereitgestellt.
  • Bei einer Ausführungsform wird ein weitergeleitetes Taktsignal für ein Cluster von Signalen übertragen. Bei einer Ausführungsform wird ein längenübereingestimmtes Routing zwischen den Sendern und den Empfängern bereitgestellt. Bei einer Ausführungsform wird ein minimaler ESD-Schutz (so wenig wie 70 Volt) für die Schnittstellen zwischen den Chips 300 und 350 bereitgestellt.
  • Bei einer Ausführungsform kann die Speicherlogik 350 verwendet werden, um den Datenfluss zu/von den Positionen innerhalb des Speichers 360 zusammenzufassen. Zum Beispiel kann die Speicherlogik 350 über einen internen Datenfluss verfügen, der eine geringere individuelle Bandbreite als die OPIO-Schnittstelle unterstützt. Daher können die Daten von verschiedenen Positionen zusammengefasst und über die in diesem Dokument beschriebenen Schnittstellen mit hohen Bandbreiten und niedrigen Leistungsverbrauch übertragen werden.
  • 4 ist ein Blockdiagramm einer Ausführungsform eines Elektroniksystems. Das in 4 veranschaulichte Elektroniksystem soll eine Auswahl an Elektroniksystemen (entweder drahtgebunden oder drahtlos) darstellen, einschließlich zum Beispiel eines Tablet-Geräts, Smartphones, Desktop-Computer-Systems, Laptop-Systems usw. Alternative Elektroniksysteme können mehr, weniger und/oder unterschiedliche Komponenten umfassen.
  • Eine oder mehrere der in 4 veranschaulichten Komponenten können miteinander unter Verwendung der hier beschriebenen OPIO-Architekturen verbunden sein. Beispielsweise können Mehrprozessor-Chips miteinander verbunden sein oder ein Prozessor und ein Cache-Speicher oder dynamischer Random Access Memory usw.
  • Das Elektroniksystem 400 beinhaltet Bus 405 oder ein anderes Kommunikationsgerät, um Informationen zu kommunizieren, und die Prozessoren 410, die mit dem Bus 405 gekoppelt sind und Informationen verarbeiten können. Das Elektroniksystem 400 kann mehrere Prozessoren und/oder Koprozessoren umfassen. Das Elektroniksystem 400 kann weiter Direktzugriffsspeicher (random access memory, RAM) oder ein anderes dynamisches Speichergerät 420 (als Speicher bezeichnet) umfassen, das mit Bus 405 gekoppelt ist, und es kann Informationen und Befehle speichern, die von Prozessor 410 ausgeführt werden können. Speicher 420 kann auch zum Speichern von temporären Variablen oder anderen Zwischeninformationen während einer Ausführung von Befehlen durch die Prozessoren 410 verwendet werden.
  • Das Elektroniksystem 400 kann ebenfalls Festwertspeicher (Read Only Memory, ROM) und/oder ein anderes statisches Speichergerät 430 umfassen, das mit Bus 405 gekoppelt ist und statische Informationen und Anweisungen für Prozessor 410 speichern kann. Das Datenspeichergerät 440 kann mit Bus 405 gekoppelt sein, um Informationen und Anweisungen zu speichern. Das Datenspeichergerät 440, wie eine Magnetdiskette oder optische Disc und ein entsprechendes Laufwerk, kann mit dem Elektroniksystem 400 gekoppelt sein.
  • Das Elektroniksystem 400 kann auch über den Bus 405 mit dem Anzeigegerät 450 gekoppelt sein, das jede Art von Anzeigegerät, wie ein Touchscreen, sein kann, um einem Benutzer Informationen anzuzeigen. Das Eingabegerät 460 kann jede Art von Schnittstelle und/oder Gerät sein, die es einem Benutzer zu ermöglicht, eine Eingabe im Elektroniksystem 400 vorzunehmen. Das Eingabegerät kann Tasten und/oder Schaltflächen und einen Sprach- oder Lautsprechereingang einschließen, um Informationen und eine Befehlsauswahl an die Prozessoren 410 zu kommunizieren.
  • Das Elektroniksystem 400 kann weiter die Sensoren 470 umfassen, die verwendet werden können, um die Funktionalität zu unterstützen, die durch das Elektroniksystem 400 bereitgestellt wird. Die Sensoren 470 können beispielsweise ein Gyroskop, einen Näherungssensor, einen Lichtsensor usw. einschließen. Jede Anzahl von Sensoren und Sensortypen kann unterstützt werden.
  • Das Elektroniksystem 400 kann weiter die Netzwerkschnittstellen 480 umfassen, um Zugriff auf ein Netzwerk wie ein lokales Netzwerk zu ermöglichen. Die Netzwerkschnittstellen 480 können zum Beispiel eine drahtlose Netzwerkschnittstelle einschließen, die Antenne 485 aufweist, welche eine oder mehrere Antennen repräsentieren kann. Die Netzwerkschnittstellen 480 können ebenfalls beispielsweise eine verdrahtete Netzwerkschnittstelle einschließen, um mit entfernten Geräten über das Netzwerkkabel 487 zu kommunizieren, das beispielsweise ein Ethernetkabel, ein Koaxialkabel, ein Lichtwellenleiter, ein serielles Kabel oder ein paralleles Kabel sein kann.
  • Bei einer Ausführungsform können die Netzwerkschnittstellen 480 Zugriff auf ein lokales Netzwerk bereitstellen, indem sie beispielsweise dem Standard IEEE 802.11b und/oder IEEE 802.11g und/oder IEEE 802.11n entspricht, und/oder die drahtlose Netzwerkschnittstelle kann Zugriff auf ein Personal Area Network bereitstellen, indem sie beispielsweise Bluetooth-Standards entspricht. Andere drahtlose Netzwerkschnittstellen und/oder Protokolle können ebenfalls unterstützt werden. Ein Netzwerkzugang kann auch gemäß den Standards 4G/LTE bereitgestellt werden.
  • IEEE 802.11b entspricht IEEE Std. 802.11b-1999 „Netzwerke in lokalen und Großstadtgebieten, Teil 11: Wireless LAN Medium Access Control (MAC) und Physical Layer-(PHY)-Spezifikationen: Erweiterung der physikalischen Schicht mit höherer Geschwindigkeit im 2,4-GHz-Band”, zugelassen am 16. September 1999, sowie zugehörige Dokumente. IEEE 802.11g entspricht IEEE Std. 802.11g-2003 „Netzwerke in lokalen und Großstadtgebieten, Teil 11: Wireless LAN Medium Access Control (MAC) und Physical Layer-(PHY)-Spezifikationen, Zusatz 4: Weitere Erweiterung mit höherer Geschwindigkeit im 2,4-GHz-Band”, zugelassen am 27. Juni 2003, sowie zugehörige Dokumente. Bluetooth-Protokolle sind beschrieben in „Spezifikation des Bluetooth-Systems: Kern, Version 1.1”, veröffentlicht am 22. Februar 2001 von der Bluetooth Special Interest Group, Inc. Associated, und vorherige oder nachfolgende Versionen des Bluetooth-Standards können ebenfalls unterstützt werden.
  • Zusätzlich zu oder anstatt Kommunikation über Wireless-LAN-Standards können die Netzwerkschnittstellen 480 drahtlose Kommunikationen unter Verwendung von beispielsweise Zeitmultiplexmehrfachzugriff-(Time Division, Multiple Access, TDMA)-Protokollen, Global System for Mobile Communications-(GSM)-Protokollen, Codeverteilvielfachzugriff-(Code Division, Multiple Access, CDMA)-Protokollen und/oder jeder anderen Art von drahtlosem Kommunikationsprotokoll ermöglichen.
  • Verweise in der Beschreibung auf „eine Ausführungsform” bedeuten, dass ein bestimmtes Merkmal, eine Struktur oder Charakteristikum, das in Verbindung mit der Ausführungsform beschrieben wird, in zumindest einer erfindungsgemäßen Ausführungsform enthalten ist. Die Verwendung des Ausdrucks „in einer Ausführungsform” an verschiedenen Stellen in der Beschreibung bezieht sich nicht notwendigerweise immer auf die gleiche Ausführungsform.
  • Während die Erfindung bezogen auf verschiedene Ausführungsformen beschrieben wurde, wird ein Fachmann erkennen, dass die Erfindung nicht auf die beschriebenen Ausführungsformen beschränkt ist, sondern mit Modifikationen und Änderungen im Sinne und innerhalb des Schutzbereichs der angefügten Ansprüche betrieben werden kann. Die Beschreibung soll somit als veranschaulichend anstatt einschränkend angesehen werden.

Claims (21)

  1. Vorrichtung, umfassend: einen ersten Satz von asymmetrischen Senderschaltung auf einer ersten Chiplage mit Master-Gerät; einen ersten Satz von asymmetrischen Empfängerschaltung auf einer zweiten Chiplage, wobei die Empfängerschaltungen keinen Abschluss und keine Entzerrung aufweisen, und die zweite Chiplage über ein Slave-Gerät verfügt, das auf das Master-Gerät der ersten Chiplage reagiert; und eine Mehrzahl von leitfähigen Leitungen zwischen dem ersten Satz von Senderschaltungen und dem ersten Satz von Empfängerschaltungen, wobei die Längen der Mehrzahl von leitfähigen Leitungen angepasst sind.
  2. Vorrichtung nach Anspruch 1, wobei die erste Chiplage wenigstens einen Prozessorkern umfasst, und wobei die Vorrichtung weiter eine Touchscreenschnittstelle umfasst, die mit dem Prozessorkern gekoppelt ist.
  3. Vorrichtung nach Anspruch 1, wobei das Master-Gerät einen Prozessorkern umfasst und das Slave-Gerät einen Speicher umfasst.
  4. Vorrichtung nach Anspruch 1, wobei die erste Chiplage, die zweite Chiplage und die Vielzahl von leitenden Leitungen innerhalb eines einzelnen integrierten Schaltungspakets angeordnet sind.
  5. Vorrichtung nach Anspruch 1, wobei das Slave-Gerät Schaltungen zum Sammeln der Daten von mehreren Speichergeräten enthält.
  6. Vorrichtung nach Anspruch 5, wobei mehrere Speichergeräte einen gestapelten Speicher enthalten, bei dem mindestens die erste Speicher-Chiplage vertikal auf einer zweiten Speicher-Chiplage gestapelt ist.
  7. Vorrichtung nach Anspruch 6, weiter umfassend: einen zweiten Satz von asymmetrischen Empfängerschaltungen auf der zweiten Speicherchiplage; einen zweiten Satz von asymmetrischen Empfängerschaltungen auf der ersten Chiplage, wobei die Empfängerschaltungen keinen Abschluss und keine Entzerrung aufweisen; und eine Mehrzahl von leitfähigen Leitungen zwischen dem zweiten Satz von Senderschaltungen und dem zweiten Satz von Empfängerschaltungen, wobei die Längen der Mehrzahl von leitfähigen Leitungen angepasst sind.
  8. Tablet-Computergerät umfassend: eine Touchscreen-Schnittstelle; einen ersten Satz von asymmetrischen Empfängerschaltungen auf einer ersten Chiplage mit Master-Gerät; einen ersten Satz von asymmetrischen Empfängerschaltungen auf einer zweiten Chiplage, wobei die Empfängerschaltungen keinen Abschluss und keine Entzerrung aufweisen, und die zweite Chiplage über ein Slave-Gerät verfügt, das auf das Master-Gerät der ersten Chiplage reagiert; und eine Mehrzahl von leitfähigen Leitungen zwischen dem ersten Satz von Senderschaltungen und dem ersten Satz von Empfängerschaltungen, wobei die Längen der Mehrzahl von leitfähigen Leitungen angepasst sind.
  9. Tablet nach Anspruch 8, das weiterhin aus einer mit einer ersten Chiplage gekoppelten Antenne besteht.
  10. Tablet nach Anspruch 8, wobei das Master-Gerät einen Prozessorkern umfasst und das Slave-Gerät einen Speicher umfasst.
  11. Tablet nach Anspruch 8, wobei die erste Chiplage, die zweite Chiplage und die Vielzahl von leitenden Leitungen innerhalb eines einzelnen integrierten Schaltungspakets angeordnet sind.
  12. Tablet nach Anspruch 8, wobei das Slave-Gerät Schaltungen zum Sammeln der Daten von mehreren Speichergeräten enthält.
  13. Tablet nach Anspruch 12, worin mehrere Speichergeräte gestapelte Speicher enthalten, bei welchem mindestens die erste Speicher-Chiplage vertikal auf einer zweiten Speicher-Chiplage gestapelt ist.
  14. Tablet nach Anspruch 13, weiter umfassend: einen zweiten Satz von asymmetrischen Empfängerschaltungen auf der zweiten Speicherchiplage; einen zweiten Satz von asymmetrischen Empfängerschaltungen auf der ersten Chiplage, wobei die Empfängerschaltungen keinen Abschluss und keine Entzerrung aufweisen; und eine Mehrzahl von leitfähigen Leitungen zwischen dem zweiten Satz von Senderschaltungen und dem zweiten Satz von Empfängerschaltungen, wobei die Längen der Mehrzahl von leitfähigen Leitungen angepasst sind.
  15. System umfassend: eine Rundstrahlantenne; einen ersten Satz von asymmetrischen Empfängerschaltungen auf einer ersten Chiplage mit Master-Gerät; einen ersten Satz von asymmetrischen Empfängerschaltungen auf einer zweiten Chiplage, wobei die Empfängerschaltungen keinen Abschluss und keine Entzerrung aufweisen, und die zweite Chiplage über ein Slave-Gerät verfügt, das auf das Master-Gerät der ersten Chiplage reagiert; und eine Mehrzahl von leitfähigen Leitungen zwischen dem ersten Satz von Senderschaltungen und dem ersten Satz von Empfängerschaltungen, wobei die Längen der Mehrzahl von leitfähigen Leitungen angepasst sind.
  16. System nach Anspruch 15, worin die erste Chiplage wenigstens einen Prozessorkern umfasst, und die Vorrichtung außerdem eine Touchscreenschnittstelle umfasst, die mit dem Prozessorkern gekoppelt ist.
  17. Tablet nach Anspruch 15, worin das Master-Gerät einen Prozessorkern umfasst und das Slave-Gerät einen Speicher umfasst.
  18. Tablet nach Anspruch 15, worin die erste Chiplage, die zweite Chiplage und die Vielzahl von leitenden Leitungen innerhalb eines einzelnen integrierten Schaltkreispakets angeordnet sind.
  19. System nach Anspruch 15, worin das Slave-Gerät Schaltungen zum Sammeln der Daten von mehreren Speichergeräten enthält.
  20. System nach Anspruch 19, worin mehrere Speichergeräte einen gestapelten Speicher enthalten, bei dem mindestens die erste Speicher-Chiplage vertikal auf einer zweiten Speicher-Chiplage gestapelt ist.
  21. System nach Anspruch 20, weiter umfassend: einen zweiten Satz von asymmetrischen Empfägerschaltungen auf der zweiten Speicherchiplage; einen zweiten Satz von asymmetrischen Empfängerschaltungen auf der ersten Chiplage, worin die Empfängerschaltungen keinen Abschluss und keine Entzerrung aufweisen; und eine Mehrzahl von leitfähigen Leitungen zwischen dem zweiten Satz von Senderschaltungen und dem zweiten Satz von Empfängerschaltungen, wobei die Längen der Mehrzahl von leitfähigen Leitungen angepasst sind.
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