CN104106021A - 利用封装上输入/输出接口的封装中的多芯片互连 - Google Patents

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Abstract

本申请公开一种接口。具有主装置的第一管芯上的单端传送器电路的第一集合。第二管芯上的单端接收器电路的第一集合。接收器电路不具有端接且无均衡。第二管芯具有响应第一管芯的主装置的从装置。连接传送器电路的第一集合和接收器电路的第一集合的导线。所述导线的长度是匹配的。

Description

利用封装上输入/输出接口的封装中的多芯片互连
技术领域
本发明的实施例涉及输入/输出架构及接口。更具体来说，本发明的实施例涉及高带宽封装上输入/输出架构及接口。
背景技术
使用常规输入/输出(I/O)接口的芯片之间高带宽互连要求相当大的功率和芯片面积。因此，在要求更小芯片面积和/或降低功率消耗的应用中，这些常规接口不合乎期望。
附图说明
本发明的实施例通过示例而不是通过限制被展示于附图的图中，其中类似的引用标号指代相似的元件。
图1是具有至少二个芯片之间的封装上输入/输出(OPIO)接口的多芯片封装(MCP)的一个实施例的框图。
图2是具有与堆栈存储器的OPIO接口的MCP的一个实施例的框图。
图3是具有与存储器系统的OPIO接口的MCP的一个实施例的框图。
图4是电子系统的一个实施例的框图。
具体实施方式
在下列描述中，提出许多特定细节。然而，本发明的实施例在没有这些特定细节的情况下也是可被实行。在其它情况下，公知的电路，结构和技术没有被详细示出，以免混淆对本描述的理解。
本文描述的是一种封装上I/O(OPIO)接口，该接口可通过以极低的功率、面积和等待时间在多芯片封装(MCP)中的芯片之间提供极高带宽的I/O而解决常规I/O接口的问题。OPIO可以是有用的，例如，相较于常规I/O，以数量级更低的每比特能量和每带宽面积将处理器互连至存储器(eDRAM/DRAM)、另一处理器、芯片组、图形处理器、或MCP中的任何其它芯片。
本文描述的接口的各种实施例包含一个或多个下列组件：(1)单端高速I/O接口(例如，CMOS接口)，其位于MCP中的IC芯片之间，具有较小的管芯到管芯间隙；(2)阻抗匹配的传送器(例如，CMOS传送器)，其不具有端接(termination)或具有极弱端接，并且无均衡；(3)带有长度匹配布线的信号群的转发时钟信号，用来最小化或消除每引脚偏斜消除(de-skew)；和/或(4)降低的静电放电(ESD)保护(例如，70V)，用来提供更低的焊盘电容及更高的数据率。
MCP中紧密的芯片组装件能够实现极短长度匹配的I/O迹线(trace)，其又能够实现本文描述的OPIO架构，以使用简化的单端I/O和时钟计时(clocking)电路在高带宽运行以降低功率、面积以及等待时间。在一个实施例中，具有最小凸块(bump)间距(pitch)的高速单端I/O减小了凸块限定的硅面积以用于要求的带宽。
在一个实施例中，使用CMOS传送器和不具有或具有弱接收器端接且无均衡的接收器能降低I/O功率。由于仔细的长度匹配布线降低了时钟功率，因此能够实现具有每信号群转发信号和无每引脚偏斜消除的简化时钟计时。因此，本文描述的OPIO架构以极低的功率、面积和等待时间，在芯片之间提供高带宽。具有OPIO的MCP提供产品、工艺和管芯面积的灵活性，而没有显著的功率和面积开销。本文描述的OPIO架构还能被扩展至具有完全ESD保护的紧密离散封装，以用于更低数据率的小形状因子移动应用。能够以更高的数据率来使用多级别(例如，M-PAM)信令，以保持时钟频率下降。
图1是多芯片封装(MCP)的一个实施例的框图，该多芯片封装具有位于至少两个芯片之间的封装上输入/输出(OPIO)接口。图1的示例展示了具有接口的两个芯片；然而，封装内任何数量的芯片能够使用本文描述的技术进行互连。
封装100可以是任何类型的可包含多个集成电路芯片的封装。在图1的示例中，封装100包含芯片120及芯片140。这些芯片可以是，例如，处理器、存储器芯片、图形处理器等等。
在一个实施例中，芯片120包含OPIO传送器125和OPIO接收器130。类似地，芯片140包含OPIO传送器145和OPIO接收器150。传送器125与接收器150耦合，并且传送器145与接收器130耦合。
在一个实施例中，芯片120和芯片140之间的间隙175较小。在一个实施例中，间隙175小于20mm。在一个实施例中，间隙175小于10mm。在一个实施例中，间隙175约为1.5mm。在其它实施例中，间隙175可以小于1.5mm。一般而言，间隙175越小，可以在芯片之间提供的带宽越大。
在一个实施例中，传送器125与接收器150之间以及传送器145与接收器130之间的接口是单端较高速接口。在一个实施例中，接口是芯片120与芯片140之间的CMOS接口。在一个实施例中，传送器125及145是阻抗匹配的CMOS传送器，并且未提供端接或均衡。在一个实施例中，传送器125及145是阻抗匹配的CMOS传送器，并且极弱的端接和无均衡被提供。
在一个实施例中，为信号群传送转发的时钟信号。在一个实施例中，在传送器与接收器之间提供长度匹配的布线。在一个实施例中，为芯片120与140之间的接口提供最小静电放电(ESD)保护(小至70伏)。
在一个实施例中，使用CMOS传送器和不具有或具有弱接收器端接且无均衡的接收器能够降低I/O功率。由于仔细的长度匹配布线降低了时钟功率，所以具有每信号群转发的时钟并且无每引脚偏斜消除的简化时钟计时能够被实现。因此，本文描述的架构以极低的功率、面积和等待时间，在芯片之间提供高带宽。
本文描述的架构还能够被扩展至具有完全ESD保护的紧密离散封装，以用于更低数据率的小形状因子移动应用。能够以更高的数据率来使用多级别(例如，M-PAM)信令，以保持时钟频率下降。
使用常规的输入/输出(I/O)接口将处理器管芯连接至外部存储器管芯要求相当大的功率和芯片面积，并且在预算的功率、面积和/或等待时间内可能没有为高性能处理器高速缓存和存储器提供足够的带宽。管芯上高速缓存存储器仅能提供部分解决方案。
以上描述的架构可用来在单个封装内将例如位于一个管芯上的处理器核连接至位于另一个管芯上的存储器或高速缓存，以便用低功耗来提供极高的带宽。存储器可以是例如动态随机存取存储器(DRAM)、嵌入式DRAM(eDRAM)、堆栈DRAM、非易失性存储器(例如，闪速存储器、相位改变存储器(PCM))等等。在一个实施例中，本文描述的接口可以相较于传统的I/O接口提供数量级更低的每比特能量和每带宽面积。
本文描述的架构的各种实施例可以包括下列的一项或多项。处理器管芯和一个或多个存储器管芯(例如，DRAM，eDRAM，堆栈DRAM，闪存、PCM)，其使用高带宽、低功率接口(例如，关于图1描述的接口)进行连接。在一个实施例中，多个存储器装置(例如，DRAM，eDRAM，堆栈DRAM，闪存、PCM)可被连接至单个高带宽、低功率接口。在一个实施例中，逻辑电路可用于将多个较低带宽的连接(例如，多个穿硅通孔(TSV)接口)组合成单个高带宽、低功率接口。在另一个实施例中，存储器装置可以是例如堆栈DRAM或堆栈非易失性存储器。
多芯片封装内的处理器管芯和一个或多个存储器或高速缓存管芯的紧密组装件可支持短的长度匹配的I/O接口，其使用高速I/O接口能够实现高带宽、低功率的传送。这些接口可使用降低功率、面积和等待时间的简化单端线路和时钟计时电路。具有最小凸块间距的高速单端I/O接口减小凸块限定的硅面积以用于支持的带宽。由于长度匹配的布线降低了时钟功率，所以具有每信号群转发的时钟的简化时钟计时能够提供无每引脚偏斜消除。
图2是具有与堆栈存储器的OPIO接口的MCP的一个实施例的框图。图2的示例展示了具有至堆栈存储器装置的接口的管芯。封装内任何数量的芯片可使用本文描述的技术进行互连。堆栈存储器可以是DRAM、eDRAM、堆栈DRAM、闪存、PCM中的任一个或任何其它适合的存储器装置。
封装200可以是可包含多个集成电路芯片的任何类型的封装。在图2的示例中，封装200包含处理器芯片220和堆栈存储器240。在一个实施例中，处理器220包括OPIO传送器225和OPIO接收器230。类似地，堆栈存储器240包括OPIO传送器245和OPIO接收器250。传送器225与接收器250耦合，并且传送器245与接收器230耦合。
在一个实施例中，处理器220和堆栈存储器240之间的间隙275较小。在一个实施例中，间隙275小于20mm。在一个实施例中，间隙275小于10mm。在一个实施例中，间隙275约为1.5mm。在其它实施例中，间隙275可以小于1.5mm。一般而言，间隙275越小，可以在芯片之间提供的带宽越大。
在一个实施例中，传送器225与接收器250之间以及传送器245与接收器230之间的接口是单端较高速接口。在一个实施例中，接口是处理器220与堆栈存储器240之间的CMOS接口。在一个实施例中，传送器225及245是阻抗匹配的CMOS传送器，并且无端接或均衡被提供。在一个实施例中，传送器225及245是阻抗匹配的CMOS传送器，并且极弱的端接和无均衡被提供。在另一个实施例中，提供匹配的接收器端接。
在一个实施例中，为信号群传送转发的时钟信号。在一个实施例中，在传送器与接收器之间提供长度匹配的布线。在一个实施例中，为芯片220与240之间的接口提供最小静电放电(ESD)保护(小至70伏)。
在一个实施例中，堆栈存储器240可利用聚合逻辑以聚合往/来于堆栈存储器240内位置的数据流。例如，堆栈存储器240可具有内部数据流，其相比OPIO接口支持更低的单独带宽。因而，来自多个位置的数据可被聚合，并在本文所描述的高带宽、低功率接口上被传送。
在另一个实施例中，OPIO接口内的线路子集(又称为群)可与堆栈存储器240的不同部分耦合，以便允许在没有上述聚合逻辑的情况下使用OPIO接口。因而，本文描述的OPIO架构可以在堆栈存储器240内被使用，以及在处理器220与堆栈存储器240之间被使用。
图3是具有与存储器系统的OPIO接口的MCP的一个实施例的框图。图3的布置以与图2的配置类似的方式来操作，除了存储器管芯不是堆栈的并且能够与具有OPIO接口或任何其它类型接口的存储器逻辑进行互连。封装内任何数量芯片可使用本文描述的技术进行互连。存储器可以是DRAM、eDRAM、堆栈DRAM、闪存、PCM中的任一个或任何其它适合的存储器装置。
封装380可以是可包含多个集成电路芯片的任何类型的封装。在图3的示例中，封装380包含处理器芯片300和存储器逻辑350以及存储器360，其可以是多个存储器管芯。在一个实施例中，处理器300包括OPIO传送器310和OPIO接收器315。类似地，存储器逻辑350包括OPIO传送器375和OPIO接收器370。传送器310与接收器370耦合，并且传送器375与接收器315耦合。
在一个实施例中，处理器300和存储器逻辑350之间的间隙390较小。在一个实施例中，间隙390小于20mm。在一个实施例中，间隙390小于10mm。在一个实施例中，间隙390约为1.5mm。在其它实施例中，间隙390可小于1.5mm。一般而言，间隙390越小，可以在芯片之间提供的带宽越大。
在一个实施例中，传送器310与接收器370之间以及传送器375与接收器315之间的接口是单端较高速接口。在一个实施例中，接口是处理器300与存储器逻辑350之间的CMOS接口。在一个实施例中，传送器310及375是阻抗匹配的CMOS传送器，并且无端接或均衡被提供。在一个实施例中，传送器310及375是阻抗匹配的CMOS传送器，并且极弱的端接和无均衡被提供。在另一个实施例中，提供匹配的接收器端接。
在一个实施例中，为信号群传送转发的时钟信号。在一个实施例中，在传送器与接收器之间提供长度匹配的布线。在一个实施例中，为芯片300与350之间的接口提供最小静电放电(ESD)保护(小至70伏)。
在一个实施例中，存储器逻辑350可操作以聚合往/来于自存储器360内位置的数据流。例如，存储器逻辑350可具有内部数据流，其相比OPIO接口支持更低的单独带宽。因此，来自多个位置的数据可被聚合，并在本文描述的高带宽、低功率的接口上被传送。
图4是电子系统的一个实施例的框图。图4所展示的电子系统旨在代表某个范围的电子系统(有线或无线)，包括，例如，平板装置、智能电话、桌上型计算机系统、膝上型计算机系统等等。备选的电子系统可包括更多、更少和/或不同的组件。
图4中所展示的一个或多个组件可利用文中所述的OPIO架构进行互连。例如，多个处理器芯片可被互连，或处理器和高速缓存存储器或动态随机存取存储器等可被互连。
电子系统400包括总线405或其它通信装置以传递信息，以及包括耦合至总线405的一个或多个处理器410(其可处理信息)。电子系统400可包括多个处理器和/或协处理器。电子系统400还可包括随机存取存储器(RAM)或其它动态存储装置420(称之为存储器)，其耦合至总线405并且可存储可由处理器410执行的指令和信息。存储器420还可用来在一个或多个处理器410执行指令期间存储临时变量或其它中间信息。
电子系统400还可包括耦合至总线405的只读存储器(ROM)和/或其它静态存储装置430，其可以为处理器410存储静态信息和指令。数据存储装置440可耦合至总线405以存储信息和指令。数据存储装置440(例如磁盘或光盘以及对应的驱动器)可耦合至电子系统400。
电子系统400还可经由总线405耦合至显示装置450，其能够是任何类型的显示装置以向用户显示信息(例如，触摸屏)。输入装置460可以是任何类型的接口和/或装置以允许用户提供输入至电子系统400。输入装置可包括硬按键和/或软按键、语音或扬声器输入，以将信息和命令选择传递至一个或多个处理器410。
电子系统400可还包括传感器470，其可用来支持电子系统400提供的功能性。传感器470可包括例如陀螺仪、近传感器、光传感器等等。任何数量的传感器和传感器类型可被支持。
电子系统400还可包括一个或多个网络接口480以提供对网络(例如局域网络)的接入。一个或多个网络接口480可包括例如具有天线485的无线网络接口，天线485可代表一个或多个天线。一个或多个网络接口480还可包括例如有线网络接口以便经由网络线缆487与远端装置通信，网络线缆487可以是例如以太网络线缆、同轴线缆、光纤线缆、串行线缆或并行线缆。
在一个实施例中，一个或多个网络接口480可例如通过符合IEEE802.11b和/或IEEE 802.11g和/或IEEE 802.11n标准而提供对局域网络的接入，和/或无线网络接口可例如通过符合蓝牙标准而提供对个域网络的接入。其它无线网络接口和/或协议也能够被支持。网络接入还可以也依照4G/LTE标准来提供。
IEEE 802.11b对应于1999年9月16日批准的名称为“Local andMetropolitan Area Networks，Part 11：Wireless LAN Medium AccessControl(MAC)and Physical Layer(PHY)Specifications：Higher-Speed Physical Layer Extension in the 2.4 GHz Band，”的IEEE Std.802.11b-1999以及相关文档。IEEE 802.11g对应于2003年6月27日批准的名称为“Local and Metropolitan Area Networks，Part11：Wireless LAN Medium Access Control(MAC)and Physical Layer(PHY)Specifications，Amendment 4：Further Higher Rate Extensionin the 2.4 GHz Band，”的IEEE Std.802.11g-2003以及相关文档。蓝牙协议在Bluetooth Special Interest Group公司于2001年2月22日发布的“Specification of the Bluetooth System：Core，Version 1.1，”中被描述。关联的以及之前或之后版本的蓝牙标准也可被支持。
作为经由无线LAN标准的通信的附加或替代，一个或多个网络接口480可使用例如时分多址(TDMA)协议、全球移动通信系统(GSM)协议、码分多址(CDMA)协议和/或任何其它类型的无线通信协议来提供无线通信。
说明书中对“一个实施例”或“一实施例”的引用意味着连同该实施例所描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。短语“在一个实施中”在说明书中各个位置的出现不一定都指代相同的实施例。
虽然本发明已经按照若干实施例来描述，但本领域技术人员将认识到本发明不限于所描述的实施例，而是能够以所附权利要求的精神和范围内的修改和变更来实行。描述因而被视为是说明性的而非限制性的。

Claims (21)

1.一种设备，包括：
具有主装置的第一管芯上的单端传送器电路的第一集合；
第二管芯上的单端接收器电路的第一集合，其中所述接收器电路不具有端接且无均衡，所述第二管芯具有响应所述第一管芯的所述主装置的从装置；以及
所述传送器电路的第一集合与所述接收器电路的第一集合之间的多个导线，其中所述多个导线的长度是匹配的。
2.如权利要求1的设备，其中所述第一管芯至少包括处理器核，所述设备还包括与所述处理器核耦合的触摸屏接口。
3.如权利要求1的设备，其中所述主装置包括处理器核，并且所述从装置包括存储器。
4.如权利要求1的设备，其中所述第一管芯、所述第二管芯和所述多个导线都被安置在单个集成电路封装内。
5.如权利要求1的设备，其中所述从装置包括聚合来自多个存储器装置的数据的电路。
6.如权利要求5的设备，其中所述多个存储器装置包括堆栈存储器，所述堆栈存储器至少具有垂直地堆叠在第二存储器管芯上的第一存储器管芯。
7.如权利要求6的设备，还包括：
第二存储器管芯上的单端传送器电路的第二集合；
所述第一管芯上的单端接收器电路的第二集合，其中所述接收器电路不具有端接且无均衡：以及
所述传送器电路的第二集合与所述接收器电路的第二集合之间的多个导线，其中所述多个导线的长度是匹配的。
8.一种平板计算装置，包括：
触摸屏接口：
具有主装置的第一管芯上的单端传送器电路的第一集合；
第二管芯上的单端接收器电路的第一集合，其中所述接收器电路不具有端接且无均衡，所述第二管芯具有响应所述第一管芯的所述主装置的从装置；以及
所述传送器电路的第一集合与所述接收器电路的第一集合之间的多个导线，其中所述多个导线的长度是匹配的。
9.如权利要求8的平板，还包括与所述第一管芯耦合的天线。
10.如权利要求8的平板，其中所述主装置包括处理器核，并且所述从装置包括存储器。
11.如权利要求8的平板，其中所述第一管芯、所述第二管芯和所述多个导线都被安置在单个集成电路封装内。
12.如权利要求8的平板，其中所述从装置包括聚合来自多个存储器装置的数据的电路。
13.如权利要求12的平板，其中所述多个存储器装置包括堆栈存储器，所述堆栈存储器至少具有垂直地堆叠在第二存储器管芯上的第一存储器管芯。
14.如权利要求13的平板，还包括：
所述第二存储器管芯上的单端传送器电路的第二集合；
所述第一管芯上的单端接收器电路的第二集合，其中所述接收器电路不具有端接且无均衡；以及
所述传送器电路的第二集合与所述接收器电路的第二集合之间的多个导线，其中所述多个导线的长度是匹配的。
15.一种系统，包括：
全向天线；
具有主装置的第一管芯上的单端传送器电路的第一集合；
第二管芯上的单端接收器电路的第一集合，其中所述接收器电路不具有端接且无均衡，所述第二管芯具有响应所述第一管芯的所述主装置的从装置：以及
所述传送器电路的第一集合与所述接收器电路的第一集合之间的多个导线，其中所述多个导线的长度是匹配的。
16.如权利要求15的系统，其中所述第一管芯至少包括处理器核，所述设备还包括与所述处理器核耦合的触摸屏接口。
17.如权利要求15的系统，其中所述主装置包括处理器核，并且所述从装置包括存储器。
18.如权利要求15的系统，其中所述第一管芯、所述第二管芯和所述多个导线都被安置在单个集成电路封装内。
19.如权利要求15的系统，其中所述从装置包括聚合来自多个存储器装置的数据的电路。
20.如权利要求19的系统，其中所述多个存储器装置包括堆栈存储器，所述堆栈存储器至少具有垂直地堆叠在第二存储器管芯上的第一存储器管芯。
21.如权利要求20的系统，还包括：
所述第二存储器管芯上的单端传送器电路的第二集合；
所述第一管芯上的单端接收器电路的第二集合，其中所述接收器电路不具有端接且无均衡：以及
所述传送器电路的第二集合与所述接收器电路的第二集合之间的多个导线，其中所述多个导线的长度是匹配的。
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