CN104169828B - 高带宽通信装置和系统 - Google Patents

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Abstract

用于时钟跨越的技术和装置。位于第一管芯上的复位电路产生推送的FIFO复位信号，其与识别单边沿的参考时钟同步。位于第一管芯上的时钟产生电路产生参考时钟信号。位于第一管芯上的控制电路产生推送的信号，同步于推送的时钟，该推送的时钟识别推送的时钟边沿，该时钟边沿与传送PLL锁定至单个参考边沿的推送的时钟边沿具有固定的时序关系。耦接位于第二管芯上的锁相环(PLL)，用来接收参考时钟信号，PLL用来产生本地时钟信号。循环FIFO具有写指针和读指针，写指针通过推送的时钟来推进，并且读指针通过本地时钟来摊进。

Description

高带宽通信装置和系统
技术领域
本发明实施例涉及输入/输出架构及接口。更特别地，本发明实施例涉及高带宽封装体上的输入/输出架构及接口。
背景技术
采用常规输入/输出(I/O)接口的芯片之间高带宽互连需要相当大的功率和芯片面积。因此，在需要显著降低功率消耗和/或更小芯片面积的应用中，此类常规接口不合乎期望。
附图说明
本发明的实施例是作为实例，并非作为限制，展示于附图的图中，其中类似的附图标记指的是相似的组件。
图1是具有位于至少两片芯片之间的封装体上输入/输出(OPIO)接口的多芯片封装体(MCP)的一个实施例的方框图。
图2是用来提供确定性的推送的时钟信号的架构的一个实施例的电路图。
图3是用来提供供接收侧缓冲器使用的信号的架构的一个实施例的电路图。
图4是电子系统的一个实施例的方框图。
具体实施例
在下列说明中，提出许多特定细节。然而，本发明的实施例在没有这些特定细节的情况下也是可以实现的。在其它情况下，已知的电路，结构和技术没有详细示出，以免混淆对本说明的理解。
图1是在至少两片芯片之间具有封装上输入/输出(OPIO)接口的多芯片封装体(MCP)的一个实施例的方框图。图1的实例展示了具有接口的两片芯片；然而，封装体内任意数量的芯片可以使用本文描述的技术来进行互连。
封装体100可为任意类型的包含多片集成电路芯片的封装体。在图1实例中，封装体100包含芯片120及芯片140。这些芯片可以是，例如，处理器， 存储器芯片，图形处理器，等等。
在一个实施例中，芯片120包含OPIO传送器125和OPIO接收器130。类似地，芯片140包含OPIO传送器145和OPIO接收器150。传送器125是与接收器150耦接，并且传送器145是与接收器130耦接。
在一个实施例中，芯片120和芯片140之间的间隙175相对微小。在一个实施例中，间隙175小于20mm。在一个实施例中，间隙175小于10mm。在一个实施例中，间隙175约为1.5mm。在其他实施例中，间隙175可以小于1.5mm。一般而言，间隙175越小，可以在芯片之间提供的带宽越大。
在一个实施例中，传送器125与接收器150之间，以及传送器145与接收器130之间的接口是单端，相对高速的接口。在一个实施例中，接口是芯片120与芯片140之间的CMOS接口。在一个实施例中，传送器125及145是阻抗匹配的CMOS传送器，并且不具有终端(termination)或均衡。在一个实施例中，传送器125及145是阻抗匹配的CMOS传送器且具有非常微弱的终端并且不具有均衡。
在一个实施例中，为信号群传送推送的时钟信号。在一个实施例中，在传送器与接收器之间提供长度匹配的选路。在一个实施例中，为芯片120与140之间的接口提供最小静电放电(ESD)保护(小至70伏)。
在一个实施例中，使用不具有或具有微弱接收器终端并且不具有均衡的CMOS传送器和接收器能够降低I/O功率。因为审慎的长度匹配的选路降低了时钟功率，因此具有每个信号群推送的时钟并且不具有每个引脚偏斜消除(de-skew)的简化了时钟能得以实现。因此，本文描述的架构以非常低的功率，非常小的面积和非常短的等待时间，在芯片之间提供高带宽。
本文描述的架构还能够延伸至以更低的数据率，针对微小形状因数的移动应用，具有完全ESD保护的密集分离式封装体上。以更高的数据率使用多电平(例如，M-PAM)信号，用来保持时钟频率下降。
当从一芯片向另一芯片传递时钟信号时，缓冲器(经常是先进/先出，FIFO)被用于跨时钟域吸收时钟偏移。如果缓冲器异步复位，或有效异步通过FIFO，通过缓冲器的延迟便会增加，(即，更大的缓冲器)，用来在复位时间补偿未知的时钟偏移。
在部件内部，例如，缓冲器两侧的指针逻辑，能够在高速时钟边沿复 位，该高速时钟边沿额定地通过锁相环(PLL)与公用的参考时钟校准。为跨越部件实现，推送的时钟边沿必须被识别到，该推送的时钟边沿与相较于对应PLL信号输入至PLL的参考时钟的边沿具有固定的时序关系。
在一个实施例中，以参考时钟信号运行的边带接口被用于建立一个参考时钟信号宽的窗口，在该窗口中发生缓冲器复位。在替代的实施例中，该窗口更宽，并且多个脉冲从传送器被发送。更早些的脉冲被用作复位执行最终FIFO复位所需的时钟分频器。所需的是在两侧识别一个参考边沿。
用于读取侧的PLL提供了内部限定符，用来在读取时钟上识别时钟信号边沿。在一个实施例中，在接口链路上提供脉冲，用来识别使用的写入时钟的边沿。在一个实施例中，这通过PLL在传送侧提供，并且跨接口(例如，图1的接口)来驱动。
图2是用来提供确定性的推送时钟信号的架构的一个实施例的电路图。图2的电路可以用来在芯片之间采用PLL漂移提供确定性的推送时钟信号，其是多于一个的时钟信号，并且为接收缓冲器读指针和写指针的开始提供了额定的校准。结果是相较于别的可能的方式具有更短的等待时间的更小的缓冲器。
图2的实例，处理器200是主设备，并且存储器250是使用图1的接口连接的从设备。使用图1的接口连接的任意类型的主和从设备可以得到支持。图1的接口的部分线条被用于承载图2所展示的信号。在一个实施例中，复位逻辑210可以产生复位信号，该复位信号可以用于触发缓冲器270和/或处理器200和/或存储器250的其它部件内的复位。在一个实施例中，复位信号经由虚拟的导线承载。
锁相环(PLL)220产生参考时钟信号，其被跨过图1的接口传送至存储器PLL 260。控制逻辑230产生推送的时钟信号，该推送的时钟信号被缓冲器270用来读和写从处理器200接收到的数据。在一个实施例中，有效信号还从处理器200传送至存储器250，用来指示出推送的时钟信号何时是有效的。
通过使用图2所展示的电路和时钟信号，推送的时钟信号是确定性的信号，其能够用于为缓冲器270的读和写指针提供校准。通过具有确定性的时钟信号，缓冲器270的总体尺寸相较于使用非确定性的信号得以减小，其可以降低缓冲器270的成本和复杂性以及对应于使用缓冲器270的等待时间。
图3是一种用来提供供接收侧缓冲器使用的时钟信号的架构的一个 实施例的电路图。图3的电路用于产生时钟信号，该时钟信号指示出PLL输出信号的边沿，该PLL输出信号的边沿标称地与参考时钟的上升边沿校准(或相比较)，用来复位接收侧缓冲器读和写指针。
相位检测器310接收参考时钟信号和反馈时钟信号并且基于两个信号之间的相位差产生输出。来自相位检测器310的输出被提供至电压控制振荡器320，该电压控制振荡器320基于由相位检测器310确定的相位差产生输出时钟信号。
来自VCO 320的输出信号能够作为时钟信号被位于管芯上的一个或多个部件所使用。在一个实施例中，来自VCO 320的输出被提供至将时钟信号分频的分频器330。在一个实施例中，分频器330的输出被用作XREF，或可以被接收侧缓冲器用来控制读和写指针的参考时钟信号。
图4是电子系统的一个实施例的方框图。图4所展示的电子系统意在代表电子系统(有线或无线)的范围，包括例如，平板设备，智能手机，桌上型电脑系统，膝上型电脑系统，服务器等等。替代的电子系统可以包括更多、更少和/或不同的部件。
图4中所展示的一个或多个部件可以使用文中所述的OPIO架构互连。例如，多处理器芯片可以互连，或处理器和缓冲存储器或动态随机存取存储器等可以互连。
电子系统400包括总线405或其它通信设备，用来通信信息，以及耦接至总线405的(一个或多个)处理器410，其可以处理信息。电子系统400可以包括多个处理器和/或协处理器。电子系统400进一步可以包括随机存取存储器(RAM)或其它动态存储设备420(称之为存储器)，耦接至总线405并且可以存储可以由处理器410执行的信息和指令。存储器420还可以用来存储临时变量或(一个或多个)处理器410执行指令期间的其它中间信息。
电子系统400还可以包括耦接至总线405的只读存储器(ROM)和/或其它静态存储设备430，其可以为处理器410存储静态信息和指令。数据存储设备440可以耦接至总线405，用来存储信息和指令。数据存储设备440，譬如磁盘或光盘以及相应的驱动器，可以耦接至电子系统400。
电子系统400还可以经由总线405耦接至显示设备450，其可以是任意类型的显示设备，例如，触摸屏，用来向使用者显示信息。输入设备460可 以是任意类型的接口和/或设备，用来允许使用者提供输入至电子系统400。输入设备可以包括硬按键和/或软按键，语音或扬声器输入，用来传递信息和命令选择至(一个或多个)处理器410。
电子系统400可以进一步包括传感器470，其可以用来支持电子系统400提供的功能。传感器470可以包括，例如，陀螺仪，近程传感器，光传感器，等等。任意数量的传感器和传感器类型均可得到支持。
电子系统400进一步可以包括(一个或多个)网络接口480，用来提供网络接入，譬如局域网络。(一个或多个)网络接口480可以包括，例如，具有天线485的无线网络接口，该天线485可以代表一个或多个天线。(一个或多个)网络接口480还可以包括，例如，有线网络接口，用来经由网络线缆487与远端装置通信，网络线缆487可以是，例如，以太网络线缆，同轴线缆，光纤线缆，串行线缆，或并行线缆。
在一个实施例中，(一个或多个)网络接口480可以提供对局域网络的接入，例如，通过符合IEEE802.11b和/或IEEE802.11g和/或IEEE802.11n标准，和/或无线网络接口可以提供对个人局域网络的接入，例如通过符合蓝牙标准。其它无线网络接口和/或协议也可得到支持。
IEEE802.11b与1999年9月16日核准的标题为“局域及城域网络，第11部分：无线LAN媒体接入控制(MAC)及物理层(PHY)规格：2.4GHz频带中高速物理层扩展”的IEEEStd.802.11b-1999以及相关文件对应。IEEE802.11g与2003年6月27日核准的标题为“局域及城域网络，第11部分：无线LAN媒体接入控制(MAC)及物理层(PHY)规格：修正4：2.4GHz频带中高速物理层扩展”的IEEE Std.802.11g-2003以及相关文件对应。蓝牙协议由2001年2月22日蓝牙集团公司发表的“蓝牙系统的规格：核心，版本1.1”描述。相关的以及之前或之后的蓝牙标准也可得到支持。
除了，或取代经由无线LAN标准的通信，(一个或多个)网络接口480可使用，例如，时分多工(TDMA)协议，全球移动通信系统(GSM)协议，码分多工(CDMA)协议，和/或任意其它类型的无线通信协议提供无线通信。
说明书中提及的“一个实施例”或“一实施例”意味着连同实施例一起描述的特定的特征，结构或特性包括在本发明的至少一个实施例内。在说明书 不同位置出现的术语“在一个实施中”不必均指代相同的实施例。
虽然已经用若干实施例来对本发明进行了描述，但所属领域的技术人员将认识到本发明不局限于所描述的实施例，而是在附加的权利要求的精神和范围之内的修改和替代加以实现。描述因而被视为展示而非限制。

Claims (12)

1.一种高带宽通信装置，包含:
复位电路，其位于第一管芯上，用来产生推送的FIFO复位信号；
时钟发生电路，其位于第一管芯上，用来产生参考时钟信号；
控制电路，其位于第一管芯上，用来产生推送的信号，该推送的信号基于所述参考时钟信号识别一窗口；
锁相环(PLL)，其位于第二管芯上，耦接成接收参考时钟信号；以及
FIFO，其位于第二管芯上，该FIFO将在由所述推送的信号识别的窗口内复位。
2.如权利要求1的装置，其中第一管芯包含至少一个处理器核心，该装置进一步包含与处理器核心耦接的触摸屏接口。
3.如权利要求1的装置，其中所述第一管芯包含处理器核心，并且所述第二管芯包含存储器。
4.如权利要求1的装置，其中第一管芯，第二管芯和多根导线均布置在单个集成电路封装体内。
5.一种平板计算设备，包含:
触摸屏接口；
复位电路，其位于第一管芯上，用来产生推送的FIFO复位信号；
时钟发生电路，其位于第一管芯上，用来产生参考时钟信号；
控制电路，其位于第一管芯上，用来产生推送的信号，该推送的信号基于所述参考时钟信号识别一窗口；
锁相环(PLL)，其位于第二管芯上，耦接成接收参考时钟信号；以及
FIFO，其其位于第二管芯上，该FIFO将在由所述推送的信号识别的窗口内复位。
6.如权利要求5的平板计算设备，其中第一管芯包含至少一个处理器核心。
7.如权利要求5的平板计算设备，其中第一管芯包含处理器核心，并且第二管芯包含存储器。
8.如权利要求5的平板计算设备，其中第一管芯，第二管芯和多根导线均布置在单个集成电路封装体内。
9.—种高带宽通信系统,包含:
全向天线；
复位电路，其位于第一管芯上，用来产生推送的FIFO复位信号；
时钟发生电路，其位于第一管芯上，用来产生参考时钟信号；
控制电路，其位于第一管芯上，用来产生推送的信号，该推送的信号基于所述参考时钟信号识别一窗口；
锁相环(PLL)，其位于第二管芯上，耦接成接收参考时钟信号；以及
FIFO，其位于第二管芯上，该FIFO将在由所述推送的信号识别的窗口内复位。
10.如权利要求9的系统，其中第一管芯包含至少一个处理器核心，该系统进一步包含与处理器核心耦接的触摸屏接口。
11.如权利要求9的系统，其中第一管芯包含处理器核心，并且第二管芯包含存储器。
12.如权利要求9的系统，其中第一管芯，第二管芯和多根导线均布置在单个集成电路封装体内。
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