KR101647002B1 - 결정론적 클록 크로싱 - Google Patents

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Abstract

클록 크로싱을 위한 기법들 및 장치들이 개시된다. 제1 다이 상의 리셋 회로는 단일 에지를 식별하는 기준 클록에 동기하는 포워딩된 FIFO 리셋 신호를 생성한다. 제1 다이 상의 클록 생성 회로는 기준 클록 신호를 생성한다. 제1 다이 상의 제어 회로는 포워딩된 클록 에지를 식별하는 포워딩된 클록에 동기하는, 포워딩된 신호를 생성하고, 송신 PLL이 락하는 포워딩된 클록 에지는 단일 기준 에지에 대해 고정된 타이밍 관계를 갖는다. 제2 다이 상의 위상 고정 루프(PLL)는 기준 클록 신호를 수신하도록 연결되고, PLL은 로컬 클록 신호를 생성한다. 순환 FIFO는 포워딩된 클록에 의해 전진되는 기입 포인터 및 로컬 클록에 의해 전진되는 판독 포인터를 갖는다.

Description

결정론적 클록 크로싱{DETERMINISTIC CLOCK CROSSING}
본 발명의 실시예들은 입/출력 아키텍처들 및 인터페이스들에 관한 것이다. 더 구체적으로, 본 발명의 실시예들은 고대역폭 온-패키지 입/출력 아키텍처들 및 인터페이스들에 관한 것이다.
종래의 입/출력(I/O) 인터페이스들을 이용한 칩들 사이의 고대역폭 인터커넥션들은 현저한 전력 및 칩 영역을 요구한다. 따라서, 현저하게 감소된 전력 소비 및/또는 더 작은 칩 영역을 요구하는 응용들에서, 이러한 종래의 인터페이스들은 바람직하지 않다.
본 발명의 실시예들은 한정이 아닌, 예로서 예시되고, 첨부된 도면들의 도식들에서 유사한 참조 번호들은 유사한 엘리먼트들을 지칭한다.
도 1은 적어도 2개의 칩 사이에서의 온-패키지 입/출력(OPIO) 인터페이스들을 갖는 멀티칩 패키지(MCP)의 일 실시예의 블록도.
도 2는 결정론적 포워딩된 클록 신호(deterministic forwarded clock signal)를 제공하기 위한 아키텍처의 일 실시예의 회로도.
도 3은 수신 측 버퍼와 함께 이용하기 위한 신호를 제공하기 위한 아키텍처의 일 실시예의 회로도.
도 4는 전자 시스템의 일 실시예의 블록도.
이하의 설명에서, 다수의 특정 상세가 기술된다. 그러나, 본 발명의 실시예들은 이러한 특정 상세 없이 실시될 수 있다. 그외의 예시들에서, 공지된 회로들, 구조들 및 기법들은 본 설명의 이해를 모호하게 하지 않기 위해 상세히 도시되지 않았다.
도 1은 적어도 2개의 칩 사이에서의 온-패키지 입/출력(OPIO) 인터페이스들을 갖는 멀티칩 패키지(MCP)의 일 실시예의 블록도이다. 도 1의 예시는 인터페이스들을 갖는 2개의 칩을 예시하지만, 패키지 내의 임의의 수의 칩들이 본원에 설명된 기법들을 이용하여 인터커넥트될 수 있다.
패키지(100)는 다수의 집적 회로 칩을 포함할 수 있는 임의의 타입의 패키지일 수 있다. 도 1의 예시에서, 패키지(100)는 칩(120) 및 칩(140)을 포함한다. 이러한 칩들은, 예를 들어, 프로세서들, 메모리 칩들, 그래픽 프로세서들 등일 수 있다.
일 실시예에서, 칩(120)은 OPIO 송신기들(125) 및 OPIO 수신기들(130)을 포함한다. 마찬가지로, 칩(140)은 OPIO 송신기들(145) 및 OPIO 수신기들(150)을 포함한다. 송신기들(125)은 수신기들(150)과 연결되고, 송신기들(145)은 수신기들(130)과 연결된다.
일 실시예에서, 칩(120)과 칩(140) 사이의 간격(175)은 비교적 작다. 일 실시예에서, 간격(175)은 20 mm 미만이다. 일 실시예에서, 간격(175)은 10 mm 미만이다. 일 실시예에서, 간격(175)은 약 1.5 mm 이다. 그외의 실시예들에서, 간격(175)은 1.5 mm 미만일 수 있다. 일반적으로, 간격(175)이 더 작으면, 칩들 사이에 제공될 수 있는 대역폭은 더 크다.
일 실시예에서, 송신기(125)와 수신기(150) 사이의, 및 송신기(145)와 수신기(130) 사이의 인터페이스들은 싱글-엔드형의, 비교적 고속 인터페이스들이다. 일 실시예에서, 인터페이스들은 칩(120)과 칩(140) 사이의 CMOS 인터페이스들이다. 일 실시예에서, 송신기들(125 및 145)은 임피던스 정합된 CMOS 송신기들이고, 터미네이션 또는 이퀄라이제이션은 제공되지 않는다. 일 실시예에서, 송신기들(125 및 145)은 임피던스 정합된 CMOS 송신기들이고, 매우 약한 터미네이션이 제공되고, 이퀄라이제이션은 제공되지 않는다.
일 실시예에서, 포워딩된 클록 신호는 신호들의 클러스터에 대해 송신된다. 일 실시예에서, 길이 매칭된(matched) 라우팅(routing)이 송신기들과 수신기들 사이에 제공된다. 일 실시에에서, (70 볼트만큼 작은) 최소한의 정전기 방전(ESD) 보호가 칩들(120 및 140) 사이의 인터페이스들에 제공된다.
일 실시예에서, 약한 수신기 터미네이션을 갖거나 또는 갖지 않고, 이퀄라이제이션을 갖지 않는 CMOS 송신기 및 수신기의 이용은 I/O 전력을 감소시킬 수 있다. 신호들의 클러스터마다의 포워딩된 클록을 갖는 간략화된 클록킹, 및 핀마다의 디스큐가 없는 것(no per pin de-skew)은 클록 전력을 감소시키는 주의 깊은 길이 매칭된 라우팅으로 인해 달성될 수 있다. 따라서, 본원에 설명된 아키텍처들은 매우 낮은 전력, 영역 및 지연에서 칩들 사이에 고대역폭을 제공한다.
본원에 설명된 아키텍처들은 또한 더 낮은 데이터 레이트들에서 작은 폼 팩터 모바일 응용들을 위한 완전한 ESD 보호를 갖는 근접한 별개의 패키지들까지 확장될 수 있다. 클록 주파수를 낮게 유지하기 위해 더 높은 데이터 레이트들에서 멀티-레벨(예를 들어, M-PAM) 시그널링이 이용될 수 있다.
하나의 칩에서 또 다른 칩으로 클록 신호들을 패스하는 경우, (종종 선입/선출, FIFO) 버퍼들이 클록 도메인들에 걸친 클록 스큐를 흡수하는 데 이용된다. 버퍼들이 비동기적으로 리셋되거나, 또는 유효(valid)가 FIFO를 통해 비동기적으로 패스되면, 리셋 시간에 알려지지 않은 클록 스큐를 보상하도록 버퍼를 통한 지연이 증가된다(즉, 더 큰 버퍼).
컴포넌트들 내부의, 예를 들어, 버퍼의 양 측들 상의 포인터 로직은, 명목상으로는 위상 고정 루프(PLL)에 의한 공통 기준 클록에 정렬되는 고속 클록 에지(clock edge) 상에서 리셋될 수 있다. 컴포넌트들에 걸쳐 이를 행하기 위해, PLL 신호에 대응하는 PLL에 입력된 기준 클록과 비교하여 고정된 타이밍 관계를 갖는 포워딩된 클록 에지가 식별되어야 한다.
일 실시예에서, 기준 클록 신호 상에서 작동하는 측파대 인터페이스는 버퍼 리셋이 발생하는 하나의 기준 클록 신호 와이드 윈도우(wide window)를 확립하는 데 이용된다. 대안의 실시예에서, 윈도우는 더 넓고, 다수의 펄스가 송신기로부터 보내진다. 더 이전의 펄스들은 최종적인(ultimate) FIFO 리셋들을 수행하는 데 요구되는 클록 분주기(clock divider)들을 리셋하는 데 이용될 수 있다. 요구되는 것은 양 측들 상의 하나의 기준 에지를 식별하는 것이다.
판독 측에 대한 PLL은 판독 클록 상의 클록 신호 에지를 식별하기 위한 내부 퀄리파이어(qualifier)를 제공한다. 일 실시예에서, 이용하기 위한 기입 클록의 에지를 식별하도록 인터페이스 링크를 통해 펄스가 제공된다. 일 실시예에서, 이는 송신 측 상의 PLL에 의해 제공되고, 인터페이스(예를 들어, 도 1의 인터페이스)에 걸쳐 구동된다.
도 2는 결정론적 포워딩된 클록 신호를 제공하기 위한 아키텍처의 일 실시예의 회로도이다. 도 2의 회로들은 하나의 클록 신호보다 많은 PLL 드리프트를 갖는 칩들 사이에 결정론적 포워딩된 클록 신호를 제공하고, 수신 버퍼에 대한 판독 및 기입 포인터들의 시작에 대한 명목 정렬을 제공하는 데 이용될 수 있다. 결과는 달리 가능할 수 있는 것보다 더 낮은 지연을 갖는 더 작은 버퍼일 수 있다.
도 2의 예시에서, 프로세서(200)는 마스터 디바이스이고, 메모리(250)는 도 1의 인터페이스를 이용하여 접속된 슬레이브 디바이스이다. 도 1의 인터페이스를 이용하여 접속된 임의의 타입의 마스터 및 슬레이브 디바이스들이 지원될 수 있다. 도 1의 인터페이스의 라인들의 일부는 도 2에 예시된 신호들을 전달하는 데 이용된다. 일 실시예에서, 리셋 로직(210)은 버퍼(270), 및/또는 프로세서(200) 및/또는 메모리(250)의 그외의 컴포넌트들에서 리셋을 트리거하는 데 이용되는 리셋 신호를 생성할 수 있다. 일 실시예에서, 리셋 신호는 가상 와이어를 통해 전달된다.
위상 고정 루프(PLL)(220)는 도 1의 인터페이스를 통해 메모리 PLL(260)에 송신되는 기준 클록 신호를 생성한다. 제어 로직(230)은 프로세서(200)로부터 수신된 데이터를 판독 및 기입하도록 버퍼(270)에 의해 이용되는 포워딩된 클록 신호를 생성한다. 일 실시예에서, 포워딩된 클록 신호가 유효한 때를 나타내도록 프로세서(200)로부터 메모리(250)에 유효 신호가 또한 송신된다.
도 2에 예시된 회로 및 클록 신호들을 이용함으로써, 포워딩된 클록 신호는 버퍼(270)에 대한 기입 및 판독 포인터들에 대한 정렬을 제공하는 데 이용될 수 있는 결정론적 신호이다. 결정론적 클록 신호들을 가짐으로써, 버퍼(270)의 전체 크기는 비결정론적 신호의 이용과 비교해 감소될 수 있고, 이는 버퍼(270)의 비용 및 복잡도뿐만 아니라 버퍼(270)의 이용에 대응하는 지연을 감소시킬 수 있다.
도 3은 수신 측 버퍼와 함께 이용하기 위한 클록 신호를 제공하기 위한 아키텍처의 일 실시예의 회로도이다. 도 3의 회로는 수신 측 버퍼 판독 및 기입 포인터들을 리셋하는 데 이용되는 기준 클록 상승 에지에 대해 명목상으로 정렬되는(또는 비교되는) PLL 출력 신호의 에지를 나타내는 클록 신호를 생성하는 데 이용될 수 있다.
위상 검출기(310)는 기준 클록 신호 및 피드백 클록 신호를 수신하고, 그 2개의 신호들 사이의 위상에서의 차이에 기초하여 출력을 생성하도록 동작한다. 위상 검출기(310)로부터의 출력은 위상 검출기(310)에 의해 결정된 바와 같은 위상 차이에 기초하여 출력 클록 신호를 생성하는 전압 제어된 발진기(320)에 제공된다.
VCO(320)로부터의 출력은 다이 상의 하나 이상의 컴포넌트에 의해 클록 신호로서 이용될 수 있다. 일 실시예에서, VCO(320)로부터의 출력은 클록 신호를 하향 분할하는 분주기(330)에 제공된다. 일 실시예에서, 분주기(330)의 출력은 판독 및 기입 포인터들을 제어하기 위한 수신 측 버퍼에 의해 이용될 수 있는 기준 클록 신호, 또는 XREF로서 이용된다.
도 4는 전자 시스템의 일 실시예의 블록도이다. 도 4에 예시된 전자 시스템은, 예를 들어, 태블릿 디바이스, 스마트폰, 데스크톱 컴퓨터 시스템, 랩톱 컴퓨터 시스템, 서버 등을 포함하는 (유선 또는 무선) 전자 시스템들의 범위를 나타내도록 의도된다. 대안의 전자 시스템들은 더 많은, 더 적은 및/또는 상이한 컴포넌트들을 포함할 수 있다.
도 4에 예시된 컴포넌트들 중 하나 이상은 본원에 설명된 OPIO 아키텍처들을 이용하여 인터커넥트될 수 있다. 예를 들어, 다수의 프로세서 칩들, 또는 프로세서 및 캐시 메모리 또는 DRAM(dynamic random access memory) 등이 인터커넥트될 수 있다.
전자 시스템(400)은 정보를 통신하기 위한 그외의 통신 디바이스 또는 버스(405), 및 정보를 처리할 수 있는, 버스(405)에 연결된 프로세서(들)(410)를 포함한다. 전자 시스템(400)은 다수의 프로세서 및/또는 코프로세서(co-processor)를 포함할 수 있다. 전자 시스템(400)은, 버스(405)에 연결되고, 프로세서(410)에 의해 실행될 수 있는 명령어들 및 정보를 저장할 수 있는, RAM(random access memory) 또는 (메모리로서 지칭되는) 그외의 동적 저장 디바이스(420)를 더 포함할 수 있다. 메모리(420)는 또한 프로세서(들)(410)에 의한 명령어들의 실행 동안의 일시적인 변수들 또는 그외의 중간(intermediate) 정보를 저장하는 데 이용될 수 있다.
전자 시스템(400)은 또한 프로세서(410)에 대한 정적 정보 및 명령어들을 저장할 수 있는, 버스(405)에 연결된 ROM(read only memory) 및/또는 그외의 정적 저장 디바이스(430)를 포함할 수 있다. 데이터 저장 디바이스(440)는 정보 및 명령어들을 저장하도록 버스(405)에 연결될 수 있다. 자기 디스크 또는 광 디스크와 같은 데이터 저장 디바이스(440) 및 대응하는 드라이브가 전자 시스템(400)에 연결될 수 있다.
전자 시스템(400)은 또한 버스(405)를 통해 디스플레이 디바이스(450)에 연결될 수 있고, 이는 사용자에게 정보를 디스플레이하기 위한 임의의 타입의 디스플레이 디바이스, 예를 들어, 터치 스크린일 수 있다. 입력 디바이스(460)는 사용자가 입력을 전자 시스템(400)에 제공하는 것을 허용하기 위한 임의의 타입의 인터페이스 및/또는 디바이스일 수 있다. 입력 디바이스는 정보 및 커맨드 선택들을 프로세서(들)(410)와 통신하기 위한, 하드 버튼들 및/또는 소프트 버튼들, 음성 또는 스피커 입력을 포함할 수 있다.
전자 시스템(400)은 전자 시스템(400)에 의해 제공된 기능성을 지원하는 데 이용될 수 있는 센서들(470)을 더 포함할 수 있다. 센서들(470)은, 예를 들어, 자이로스코프, 근접 센서, 광 센서 등을 포함할 수 있다. 임의의 수의 센서들 및 센서 타입들이 지원될 수 있다.
전자 시스템(400)은 근거리 통신망(local area network)과 같은, 네트워크에 대한 액세스를 제공하기 위한 네트워크 인터페이스(들)(480)를 더 포함할 수 있다. 네트워크 인터페이스(들)(480)는, 예를 들어, 하나 이상의 안테나를 나타낼 수 있는, 안테나(485)를 갖는 무선 네트워크 인터페이스를 포함할 수 있다. 네트워크 인터페이스(들)(480)는 또한, 예를 들어, 이더넷 케이블, 동축 케이블, 광섬유 케이블, 직렬 케이블, 또는 병렬 케이블일 수 있는, 네트워크 케이블(487)을 통해 원격 디바이스들과 통신하기 위한, 예를 들어, 유선 네트워크 인터페이스를 포함할 수 있다.
일 실시예에서, 네트워크 인터페이스(들)(480)는, 예를 들어, IEEE 802.11b 및/또는 IEEE 802.11g 및/또는 IEEE 802.11n 표준들을 따름으로써 근거리 통신망에 대한 액세스를 제공할 수 있고, 및/또는 무선 네트워크 인터페이스는, 예를 들어, 블루투스 표준들을 따름으로써 개인 영역 통신망(personal area network)에 대한 액세스를 제공할 수 있다. 그외의 무선 네트워크 인터페이스들 및/또는 프로토콜들이 또한 지원될 수 있다.
IEEE 802.11b는 1999년 9월 16일 승인된, "Local and Metropolitan Area Networks, Part 11: Wireless LAN Medium Access Control(MAC) and Physical Layer(PHY) Specifications: Higher-Speed Physical Layer Extension in the 2.4 GHz Band"라 칭해지는 IEEE Std. 802.11b-1999뿐만 아니라 관련된 문서들에 대응한다. IEEE 802.11g는 2003년 6월 27일 승인된, "Local and Metropolitan Area Networks, Part 11: Wireless LAN Medium Access Control(MAC) and Physical Layer(PHY) Specifications, Amendment 4: Further Higher Rate Extension in the 2.4 GHz Band"라 칭해지는 IEEE Std. 802.11g-2003뿐만 아니라 관련된 문서들에 대응한다. 블루투스 프로토콜들은, Bluetooth Special Interest Group, Inc.에 의해 2001년 2월 22일 발행된, "Specification of the Bluetooth System: Core, Version 1.1"에 설명된다. 블루투스 표준의 이전 또는 후속 버전뿐만 아니라 관련된 것들이 또한 지원될 수 있다.
무선 LAN 표준들을 통한 통신에 더하여, 또는 대신에, 네트워크 인터페이스(들)(480)는, 예를 들어, TDMA(Time Division, Multiple Access) 프로토콜들, GSM(Global System for Mobile Communications) 프로토콜들, CDMA(Code Division, Multiple Access(CDMA) 프로토콜들, 및/또는 임의의 그외의 타입의 무선 통신 프로토콜을 이용하여 무선 통신을 제공할 수 있다.
"일 실시예" 또는 "실시예"에 대한 명세서 내의 참조는 실시예와 관련되어 설명된 특정 특징, 구조, 또는 특성이 본 발명의 적어도 일 실시예에 포함된다는 것을 의미한다. 명세서 내의 다양한 위치들에서 구절 "일 실시예에서"의 출현은 반드시 모두 동일한 실시예를 지칭하지는 않는다.
본 발명이 몇몇 실시예들에 관하여 설명되었지만, 당업자들은 본 발명이 설명된 실시예들에 한정되는 것이 아니라, 첨부된 특허청구범위의 기술적 사상 및 범위 내에서 수정 및 변형과 함께 실시될 수 있다는 것을 인식할 것이다. 설명은 따라서 한정하는 대신 예시적인 것으로서 간주된다.

Claims (17)

  1. 포워딩된 FIFO 리셋 신호를 생성하는 제1 다이 상의 리셋 회로,
    기준 클록 신호를 생성하는 상기 제1 다이 상의 클록 생성 회로,
    상기 기준 클록 신호에 기초하여 윈도우를 식별하는 포워딩된 신호를 생성하는 상기 제1 다이 상의 제어 회로,
    상기 기준 클록 신호를 수신하도록 연결되는 제2 다이 상의 위상 고정 루프(PLL), 및
    상기 포워딩된 신호에 의해 식별되는 상기 윈도우 내에서 리셋될 상기 제2 다이 상의 FIFO
    를 포함하는 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 다이는 적어도 프로세서 코어를 포함하고, 상기 장치는 상기 프로세서 코어와 연결되는 터치 스크린 인터페이스를 더 포함하는 장치.
  5. 제4항에 있어서,
    상기 제2 다이는 메모리를 포함하는 장치.
  6. 제1항에 있어서,
    상기 제1 다이 및 상기 제2 다이는 단일 집적 회로 패키지 내에 배치되는 장치.
  7. 터치 스크린 인터페이스,
    포워딩된 FIFO 리셋 신호를 생성하는 제1 다이 상의 리셋 회로,
    기준 클록 신호를 생성하는 상기 제1 다이 상의 클록 생성 회로,
    상기 기준 클록 신호에 기초하여 윈도우를 식별하는 포워딩된 신호를 생성하는 상기 제1 다이 상의 제어 회로,
    상기 기준 클록 신호를 수신하도록 연결되는 제2 다이 상의 위상 고정 루프(PLL), 및
    상기 포워딩된 신호에 의해 식별되는 상기 윈도우 내에서 리셋될 상기 제2 다이 상의 FIFO
    를 포함하는 태블릿 컴퓨팅 디바이스.
  8. 삭제
  9. 삭제
  10. 제7항에 있어서,
    상기 제1 다이는 적어도 프로세서 코어를 포함하는 태블릿 컴퓨팅 디바이스.
  11. 제10항에 있어서,
    상기 제2 다이는 메모리를 포함하는 태블릿 컴퓨팅 디바이스.
  12. 제7항에 있어서,
    상기 제1 다이 및 상기 제2 다이는 단일 집적 회로 패키지 내에 배치되는 태블릿 컴퓨팅 디바이스.
  13. 전방향성(omnidirectional) 안테나,
    포워딩된 FIFO 리셋 신호를 생성하는 제1 다이 상의 리셋 회로,
    기준 클록 신호를 생성하는 상기 제1 다이 상의 클록 생성 회로,
    상기 기준 클록 신호에 기초하여 윈도우를 식별하는 포워딩된 신호를 생성하는 상기 제1 다이 상의 제어 회로,
    상기 기준 클록 신호를 수신하도록 연결되는 제2 다이 상의 위상 고정 루프(PLL), 및
    상기 포워딩된 신호에 의해 식별되는 상기 윈도우 내에서 리셋될 상기 제2 다이 상의 FIFO
    를 포함하는 시스템.
  14. 삭제
  15. 제13항에 있어서,
    상기 제1 다이는 적어도 프로세서 코어를 포함하고, 상기 시스템은 상기 프로세서 코어와 연결되는 터치 스크린 인터페이스를 더 포함하는 시스템.
  16. 제15항에 있어서,
    상기 제2 다이는 메모리를 포함하는 시스템.
  17. 제13항에 있어서,
    상기 제1 다이 및 상기 제2 다이는 단일 집적 회로 패키지 내에 배치되는 시스템.
KR1020147016919A 2011-12-22 2011-12-22 결정론적 클록 크로싱 KR101647002B1 (ko)

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