TWI494736B - 用於時脈閘控之機構 - Google Patents

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TWI494736B
TWI494736B TW101143933A TW101143933A TWI494736B TW I494736 B TWI494736 B TW I494736B TW 101143933 A TW101143933 A TW 101143933A TW 101143933 A TW101143933 A TW 101143933A TW I494736 B TWI494736 B TW I494736B
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Thomas P Thomas
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Description

用於時脈閘控之機構 發明領域
本發明之實施例係有關於用於管理時脈信號之分配的技術。更特別地，本發明之實施例係有關於選擇性地去能經由一多組件封裝(multi-component package,MCP)中之一介面的一時鐘信號之分配的技術。
 發明背景
邏輯電路一般並非一直作動(active)。用以降低功耗之一方式是當邏輯電路未被使用時使之停用或慢下來抑或改變其操作狀態，以降低功耗。針對功耗之目的，已經開發了各種技術來控制操作狀態。
依據本發明之一實施例，係特地提出一種設備，其包含：一時脈產生電路，用以提供一時脈信號於一時脈信號分配網路上；多數個閘控元件，位於該時脈信號分配網路中，該等閘控元件用以去能到達該時脈信號分配網路中之一或多個部份之該時脈信號；一數位鎖定迴路(DLL)，藉由週期性地接收該時脈信號，當該時脈信號遭去能時，該DLL維持設定而不追蹤。
100‧‧‧封裝
120、140‧‧‧晶片
125、145‧‧‧OPIO發射器
130、150‧‧‧OPIO接收器
175‧‧‧間隙
200、300、510‧‧‧處理器
205、215‧‧‧時脈閘控閘控器、時脈閘控電路
210‧‧‧相位鎖定迴路(PLL)
220‧‧‧資料傳輸叢集
225‧‧‧資料傳輸叢集、發射器
227、327、342‧‧‧時脈信號線路
228‧‧‧有效線路
230‧‧‧控制叢集、REQ叢集
232‧‧‧時脈信號
233‧‧‧DLL再新信號
240、245、320、345‧‧‧資料傳輸叢集
250、350‧‧‧裝置
260、265‧‧‧資料叢集、接收器
270‧‧‧控制叢集
280、285、360、365、380、385‧‧‧資料叢集
305、315‧‧‧時脈閘控電路
310‧‧‧相位鎖定迴路(PLL)
325、340‧‧‧資料傳輸叢集、發射器
390‧‧‧複製品時脈分配電路
410‧‧‧發射時脈信號
412、610、710‧‧‧前文
414、620‧‧‧有效信號
416‧‧‧資料
418‧‧‧後接收器操作
420‧‧‧經中心化之時脈信號
430‧‧‧資料有效信號
440‧‧‧其它資料位元
500‧‧‧電子系統
505‧‧‧匯流排
520‧‧‧隨機存取記憶體(RAM)、其它動態儲存裝置、記憶體
530‧‧‧唯讀記憶體(ROM)、其它靜態儲存裝置
540‧‧‧資料儲存裝置
550‧‧‧顯示裝置
560‧‧‧輸入裝置
570‧‧‧感測器
580‧‧‧網路介面
585‧‧‧天線
587‧‧‧網路纜線
630、730‧‧‧資料傳輸
640、740‧‧‧還原序列化、緩衝寫入
720‧‧‧有效
本發明之實施例是以範例之方式來說明的，而非以限制的方式，在附圖之圖式中，類似的參考數字符號指 代類似的元件。
圖1是於至少二個晶片之間具有一封裝體上輸入/輸出(on-package input/output,OPIO)介面之一多晶片封裝(multichip package,MCP)之一實施例的一方塊圖。
圖2是具有一可選擇性地遭去能之分配時脈信號的一介面之一實施例的一方塊圖。
圖3是具有一可選擇性地遭去能之分配時脈信號之一介面之一實施例的一方塊圖。
圖4是針對利用一有效時脈信號之一實施例的一示範性時序圖。
圖5是一電子系統之一實施例的一方塊圖。
圖6是一資料傳送之一示範性時序圖。
圖7是具有合併脈衝之一時序傳送之一示範性時序圖。
 較佳實施例之詳細說明
在以下的描述中，許多特定的細節被提出。然而，本發明之實施例可以不具此等特定細節而被實施。在其它實例中，習知的電路、結構與技術並未詳細描述，以免模糊對此描述之理解。
本文所描述的是一封裝體上I/O(OPIO)介面，其藉由在一多晶片封裝(MCP)中的晶片之間以非常低的功率、面積及潛時(latency)提供非常高的頻寬I/O來解決習知I/O介面之問題。OPIO可對例如一處理器與記憶體(SRAM/DRAM/其它記憶體)、另一處理、一晶片組、一圖 形處理器或一MCP中的任何其它晶片之互連有益，其具有相比於習知I/O而言數量級較低的每位元能量(energy per bit)及每頻寬面積(area per bandwidth)效率。
本文所描述之該等介面之各種實施例包括以下組件中的一或多者：(1)具有一相對小之晶粒間間隙的一MCP中的IC晶片之間的一單端、高速I/O介面(例如CMOS介面)；(2)不具終端(termination)或具微弱終端且無等化(equalization)之一阻抗調諧發射器(例如CMOS發射器)及接收器；(3)用以最小化或消除每接腳去偏斜(de-skew)之具有長度匹配路由(length-matched routing)之針對一信號叢集(a cluster of signals)的一轉送時脈信號(forwarded clock signal)；(4)用以提供較低墊片電容(pad capacitance)及較高資料率之降低的靜電放電(ESD)保護。
MCP中接近的晶片裝配，使得長度匹配I/O跡線能夠非常之短，這又使本文所描述之OPIO架構能夠使用經簡化之單端I/O與計時(clocking)電路以高頻寬運行，以降低功率、面積及潛時。在一實施例中，對於所需要的頻寬而言，具有最小凸塊間距(bump pitch)之高速、單端I/O降低了凸塊受限矽面積。
在一實施例中，使用不具接收器終端或具弱接收器終端且無等化之一CMOS發射器及接收器可降低I/O功率。歸因於精心的長度匹配路由，每信號叢集具有一轉送時脈且無每接腳去偏斜之簡化的計時可被實現，從而降低時脈功率。因此，本文所描述之該等OPIO架構以非常低的 功率、面積及潛時於晶片之間提供高頻寬。具有OPIO之MCP提供產品、製程及晶粒面積靈活性而不具明顯的功率及面積負擔。本文所描述之OPIO架構亦可被擴展至較低資料率之小機型行動應用之具有完全ESD保護的接近分立封裝(close discrete package)。多位準(multi-level)(例如M-PAM)發信(signaling)可被用於較高資料率的情況，以保持低時脈頻率。
圖1是於至少二個晶片之間具有封裝體上輸入/輸出(OPIO)介面之一多晶片封裝(MCP)之一實施例的一方塊圖。圖1之範例繪示具有介面之兩個晶片；然而，一封裝中之任意數目個晶片皆可使用本文所描述之技術互連。
封裝100可以是可包含多個積體電路晶片之任何類型的封裝。在圖1之該範例中，封裝100包含晶片120及晶片140。此等晶片可以是例如處理器、記憶體晶片、圖形處理器等。
在一實施例中，晶片120包括OPIO發射器125及OPIO接收器130。類似的，晶片140包括OPIO發射器145及OPIO接收器150。發射器125耦合於接收器150，且發射器145耦合於接收器130。
在一實施例中，晶片120與晶片140之間的間隙175相對短小。在一實施例中，間隙175小於20mm。在一實施例中，間隙175小於10mm。在一實施例中，間隙175接近3mm。在另一實施例中，間隙175可小於3mm。一般而言，間隙175愈小，晶片之間可提供的頻寬愈寬。
在一實施例中，發射器125與接收器150之間以及發射器145與接收器130之間的該等介面是單端、相對高速的介面。在一實施例中，晶片120與晶片140之間的該等介面是CMOS介面。在一實施例中，發射器125及145是阻抗匹配CMOS發射器，且不具終端或等化。在一實施例中，發射器125及145是阻抗匹配CMOS發射器，且具微弱終端而無等化。
在一實施例中，一轉送時脈信號以一信號叢集被傳送。在一實施例中，長度匹配路由被提供於該等發射器與該等接收器之間。在一實施例中，最低靜電放電(ESD)保護(70伏特那麼小)被提供給晶片120與140之間的該等介面。
在一實施例中，使用本文所描述之技術，可在該OPIO頻寬利用率低時(例如峰值頻寬之10至25%)降低功耗。在一些實施例中，功率降低對讀取潛時影響很小或無影響。
本文所描述之該等技術適用於例如具有位於一請求代理器(例如一處理器核心)之一時脈域之一高頻寬介面，該位於請求代理器之時脈域與位於一回應代理器(例如一記憶體裝置)之一時脈域分離。在一實施例中，傳輸全局時脈信號分配中的大部份可選擇性地遭去能。在一實施例中，僅該分配網路中用以使一相位鎖定迴路(PLL)回授保持建立所需的部份被供電。在一實施例中，自該PLL起下游之一或多個元件(例如傳輸局域分配、傳送時脈、接收時脈分配)使時脈信號去能。在一實施例中，當該時脈信號輸入遭 去能時，一延遲鎖定迴路(DLL)之設定遭維持(凍結)，且一旦該時脈獲致能，該DLL變得可運作。
本文所描述之該架構的各種實施例可包括以下元件中的一或多者。閘控元件可被包括於時脈信號分配網路中，以允許去能到達各種組件之時脈信號。在一實施例中，一閘控傳送時脈信號與一前文(preamble)及/或後文(postamble)一起使用。
當該傳送時脈遭去能時，一或多個DLL可被凍結(例如設定被保持而不追蹤)，以使時脈中心化(centering)可被維持。在一實施例中，可週期性地去能一低功率模式，以再鎖定該等DLL。所提供的技術於該接收側識別有效時鐘脈衝。在一實施例中，一處理器核心可提供有效信號至該介面之一接收側以指示有效時脈信號。
圖2是具有一可選擇性遭去能之分配時脈信號的一介面之一實施例的一方塊圖。在圖2之該範例中，一時脈信號及相對應的有效信號被用於各資料叢集線路。在一實施例中，該介面可以是上文所描述之該OPIO介面之各種配置。
在一實施例中，處理器200運作為一主(master)裝置，且裝置250運作為一從(slave)裝置。在其它可選的實施例中，未必是一主-從配置且其它類型的裝置(例如並非處理器，或記憶體)亦可被支援。處理器200包括相位鎖定迴路(PLL)210，其運作以提供一時脈信號至處理器200及裝置250。該時脈信號可分配於一時脈分配網路上，該時脈分配網路包括處理器200與裝置250之間的該介面中之線路。
在一實施例中，該介面包括多個資料(或控制)叢集線路，其中各叢集具有來自PLL 210之一相關聯之時脈信號。在一實施例中，該時脈分配網路包括閘控電路，該閘控電路用以選擇性地去能整個該時脈分配網路中之時脈信號。在一實施例中，該時脈分配網路被配置成具有多個層級之閘控電路，以選擇性地去能該時脈信號。
局域時脈閘控是指對位於時脈分配樹之樹葉(leaves)的功能區塊之一時脈信號之閘控。在一實施例中，資料路徑發射器及接收器遭去能，且除非需要傳送資料否則正反器(flop)遭時脈閘控。在一實施例中，鏈接層使用來自該處理器之寫入資料有效信號來閘控寫入路徑時脈，且該介面的兩側使用來自該讀取命令(command)之計時器(timer)來致能時脈。
全局時脈分配是指該網路(通常延遲被平衡以將被傳遞至位於網絡之樹葉的不同區塊的時脈邊緣之間的偏斜最小化)將來自其來源(例如一PLL)之時脈信號分配至功能區塊的情況。全局時脈閘控控制接近該時脈源之該分配網路，但是是以如下方式，即保留一最小子集(subset)或「複製品(replica)」分配處於可用狀態(in place)以提供一回授路徑，因此，該PLL仍可被鎖定。
於命令之間對一請求叢集斷電(power down)可能不那麼有效，因為再新(refresh)可能發佈(issue)地過於頻繁。在一實施例中，藉由保持該請求叢集一直有效，潛期被最優化。在一實施例中，在局部時脈閘控期間，資料路 徑發射器及接收器遭去能，且除非需要傳送資料否則正反器遭時脈閘控。該鏈接層使用來自該排程器之寫入資料有效信號來閘控寫入路徑時脈，且該介面的兩側使用來自該讀取命令之計時器來致能時脈。
在一實施例中，當全局時脈閘控被致能時，僅發送資料所需的那些時鐘脈衝被致能。同樣的，當傳送時脈閘控而非全局時脈閘控被致能時，僅發送資料所需的那些傳送時鐘脈衝被致能。在一實施例中，如圖6所示，對於一快取列(cache line)之資料而言需要10個脈衝，但其它配置亦可被支援，例如對於較長的資料叢發(burst)而言具有更多的資料時脈、更少的前文或後文時脈。
使用10脈衝之範例，首先的兩個脈衝是一前文(610)，用以避免在該時脈已處於低(low)狀態達一相對長的時段之後首先的上升邊緣降級，可使用兩個脈衝來取樣位於有效資料之前的一有效信號(620)之傳送，可使用四個脈衝來取樣八個資料傳送(630)，及可使用兩個脈衝來還原序列化(deserialization)並且緩衝寫入(640)。而這是一個範例，其它脈衝配置亦可被使用。圖6是此範例之一時序圖的一個示範。在一實施例中，前文(710)、有效(720)及還原序列化/緩衝寫入(740)脈衝可針對以至少六個時脈週期隔開的多個資料傳送(730)而被合併。圖7是此具有針對多個資料傳送之合併脈衝的範例之一時序圖的一個示範。
當使用傳送時脈閘控時，時脈信號僅隨資料而發送。該等DLL週期性地需要時脈信號，以維持中心化，即 便資料未經發送。為了保證該等DLL追蹤運作條件，位於處理器上(或其它位置)的一計時器(timer)可產生具有一可配置間隔及週期之一DLL調整信號。儘管藉由消除非必要之時鐘脈衝節省了大部份DLL功率，週期性的DLL調整也可被獨立地致能，以節省與該調整相關聯之功率。
在一實施例中，當該DLL調整信號為有效時，傳送時脈信號被連續發送，且無時脈閘控被施加於通向該DLL之該時脈路徑。依照最大功率節省之需要，接收叢集可保持受閘控。在一實施例中，該DLL調整信號可為有效少於該時間的1%。在一實施例中，該DLL調整信號於一請求封包中自該處理器發送至該記憶體。因此，當有效請求封包可被解碼時，在一同步化步驟之後，DLL調整可被懸置(suspend)。在一實施例中，在該同步化步驟之前，該等時脈信號被連續地產生。在一實施例中，讀取、寫入及再新訊務(traffic)透過DLL調整而繼續，且僅傳送時脈閘控受影響。
回顧圖2，全局時脈閘控閘控器205及215致使該時脈分配網路之該等下游部份被閘控，其閘控到達該OPIO發射器之所有時脈、跨越該OPIO介面之傳送時脈，及位於該OPIO接收器之所有時脈。
在一實施例中，一較高層級之時脈信號閘控可被用以去能到達處理器200及/或裝置250中之較大部份的時脈信號。此可被認為是對該時脈信號之一粗控制(coarser control)。一較低層級之時脈信號閘控可被用以去能到達處 理器200及/或裝置250中之較小部份的時脈信號。圖2之範例提供兩個層級之時脈閘控；然而，任意數目個層級之時脈閘控可被支援。
在一實施例中，處理器200包括一或多個資料傳輸叢集(例如220、225、240、245)及一控制叢集(例如230)。在一實施例中，各叢集包括一用以載運一傳送時脈信號之線路(例如針對發射器225之時脈信號線路227)。在一實施例中，各叢集亦包括一用以載運與該傳送時脈信號相對應之一有效信號之線路。在一些實施例中，並無用於該有效信號之線路，或者其是與資料、控制或其它資訊經時間多工化的。裝置250包括針對資料叢集(例如260、265、280、285)及針對控制叢集270之相對應的接收電路。
時脈閘控電路205及215可被用以去能到達一或多個叢集之全局時脈信號，各叢集具有若干個發射電路。在圖2之範例中，時脈閘控電路205操作以去能到達叢集220及225之全局時脈信號，且時脈閘控電路215操作以去能到達叢集240及245之時脈信號。在一實施例中，各叢集可進一步包括用以去能針對該時脈分配網路之相對應部份的局部時脈信號之時脈閘控電路。
在一實施例中，處理器200中的邏輯元件可以能夠決定資料何時將要或應當溢出(flow over)該介面。此資訊可被用以，當未被使用時選擇性地致能該時脈分配網路之全部或部份，以降低功耗。此資訊亦可被用以控制有效線路228上之一有效信號。在一實施例中，此資訊自處理器200 中協定層級之操作來獲得。
在一實施例中，到達REQ叢集230之該時脈信號未遭去能。REQ叢集230中之該時脈信號232及/或DLL再新信號233可被用以驅動一REQ叢集230中之一DLL。該DLL可被用以追蹤來自PLL 210之該時脈信號。藉由於低功率操作期間不去能到達REQ叢集之該時脈信號，自該低功率模式退出所需用的時間將被縮短，因為用以退出低功率模式之而對準該第一處理器請求與裝置時脈(例如具有一跨時脈(clock crossing)FIFO)所必須的訓練(training)及/或追蹤(tracking)較少。
例如，當時脈閘控電路205去能該下游時脈信號時，發射器220及225不再接收該時脈信號。類似地，由於該時脈信號為傳送的，接收器260及265亦不接收該時脈信號。對於發射器240及245以及對於接收器280及285，時脈閘控電路215以一類似的方式運作。此為一較粗粒級或較高層級之時脈閘控。
在一實施例中，各叢集亦包括局部時脈閘控電路，其用以去能可被轉送至該相對應接收器之該等資料信號及/或去能到達該叢集中不與該傳送時脈相關聯之功能的時脈。在另一實施例中，該傳送時脈信號可逐個叢集地被去能。此等為較細粒級或較低層級之脈衝閘控。
圖3是具有一可選擇性地遭去能之分配時脈信號之一介面之一實施例的一方塊圖。在圖3的範例中，一複製品時脈分配元件可被用以提供回授至該PLL。此一複製品時 脈分配致能該PLL以一非常接近該實際的全局時脈分配之回授迴路維持時脈，因此，致能該全局分配減去該複製品，以閘控關閉從而節省功率。保持該PLL鎖定，避免過長的延遲(例如1-2us)，以於該全局時脈可用之前鎖定PLL--此等延遲對性能具有不可接受的影響。在一實施例中，該介面可以是上文描述的該OPIO介面之各種配置。
在一實施例中，處理器300運作為一主裝置且裝置350運作為一從裝置。在其它可選的實施例中，未必是一主-從配置且其它類型的裝置(例如並非處理器，或記憶體)亦可被支援。裝置350包括相位鎖定迴路(PLL)310，其運作以提供一時脈信號至裝置350及提供一傳送時脈至處理器300。該時脈信號可分配於一時脈分配網路上，該時脈分配網路包括裝置350與處理器300之間的該介面中之線路。
在一實施例中，該介面包括多個資料(或控制)叢集線路，其中各叢集具有來自PLL 310之一相關聯之時脈信號。在一實施例中，該時脈分配網路包括閘控電路，該閘控電路用以選擇性地去能整個該時脈分配網路中之時脈信號。在一實施例中，該時脈分配網路被配置成具有多個層級之閘控電路，以選擇性地去能該時脈信號。
在一實施例中，一較高層級之時脈信號閘控可被用以去能到達處理器300及/或裝置350中之較大部份的時脈信號。一較低層級之時脈信號閘控可被用以去能到達處理器300及/或裝置350中之較小部份的時脈信號。圖3之範例提供兩個層級之時脈閘控；然而，任意數目個層級之時 脈閘控可被支援。
在一實施例中，裝置350包括一或多個資料傳輸叢集(例如320、325、340、345)。在一實施例中，各叢集包括一用以載運一傳送時脈信號之線路(例如針對發射器325之時脈信號線路327及針對發射器340之時脈信號線路342)。處理器300包括針對資料叢集(例如360、365、380、385)之相對應的接收電路。
時脈閘控電路305及315可被用以去能到達一或多個發射器電路之時脈信號。在圖3之範例中，時脈閘控電路305操作以去能到達叢集320及325之該時脈信號，且時脈閘控電路315操作以去能到達叢集340及345之時脈信號。在一實施例中，各叢集可進一步包括用以去能針對該相對應部份的時脈信號之時脈閘控電路。如上文所述，全局及局部時脈閘控可被支援。相比而言，目前的技術是針對一時脈網路之邊緣之計時(clocking)，其限制功率節省之程度。本文所述之該等技術提供了一個更為高效且有效的時脈閘控架構。
在一實施例中，裝置350中的邏輯元件可以能夠決定資料何時將要或應當溢出該介面。此資訊可被用以，當未被使用時，選擇性地致能該時脈分配網路之全部或部份，以降低功耗。在一實施例中，此資訊自裝置350中至少該協定層級之操作來獲得。
圖3之實施例包括複製品時脈分配電路390，其運作為以模仿整個完全致能時脈分配網路之時脈信號之分配 的方式來提供回授至PLL 310。在一實施例中，一或多個延遲元件接收來自PLL 310之時脈信號且將一經延遲時脈信號提供給PLL 310，其中該延遲等於該整個時脈分配網路的時脈信號在被致能時之一往返延遲(round-trip delay)。
在一實施例中，處理器300包括一DLL，其以與圖2之範例中的該DLL相同的方式運作。在圖3之該範例中，DLL接收來自叢集325之該時脈信號。在一些實施例中，多個DLL可被支援。
圖4是針對利用一有效時脈信號之一實施例的一示範性時序圖。發射時脈信號(TXCLK)410提供一示範性時脈信號，其可自一發射器電路(例如圖3中的320)發射至一接收器電路(例如圖3中的360)。在一實施例中，發射時脈信號包括與前文412、有效信號414、資料416及後接收器(post-receiver)操作418。任意數目的時脈週期可被用於此等階段中的任一者。
經中心化之接收時脈信號(RXCLK)420係接收裝置(例如圖2中之裝置250)所使用的時脈信號，且可使用一DLL來中心化，如上文所述。資料有效信號430指示所傳輸之資料在其間有效之時間段。其它資料位元440指代可被發射跨越本文所描述之該介面的其它資料。
圖5是一電子系統之一實施例的一方塊圖。圖5中所示之該電子系統意欲表示包括例如一平板裝置、一智慧型手機、一桌上型電腦系統、一膝上型電腦系統等之(有限或無線)電子系統之範圍。可選擇的電子系統可包括更 多、更少及/或不同的組件。
圖5中所示之該等組件中的一或多者可使用本文所述之該OPIO架構來互連。例如，多個處理器晶片可被互連、或一處理器與一快取記憶體或動態隨機存取記憶體等。
電子系統500包括匯流排505或用以傳輸資訊之其它通訊裝置，及耦合至匯流排505可處理資訊之(多個)處理器510。電子系統500可包括多個處理器及/或共處理器。系統500進一步可包括隨機存取記憶體(RAM)或其它動態儲存裝置520(稱之記憶體)，其耦合至匯流排505且可儲存可被處理器510執行之資訊及指令。記憶體520亦可用於儲存(多個)處理器510執行指令期間之暫時變數或其它中間資訊。
電子系統500亦可包括唯讀記憶體(ROM)及/或其它靜態儲存裝置530，其耦合至匯流排505可儲存用於處理器510之靜態資訊及指令。資料儲存裝置540可耦合至匯流排505用以儲存資訊及指令。諸如一磁碟或光碟之資料儲存裝置540及相對應之裝置可耦合至電子系統500。
電子系統500亦可經由匯流排505耦合至顯示裝置550，該顯示裝置550可以是用以顯示資訊給一使用者之任何類型之顯示裝置，例如一觸控螢幕。輸入裝置560可以是用以允許一使用者向電子系統500提供輸入之任何類型之介面及/或裝置。輸入裝置可包括用以將資訊及命令選擇傳輸至(多個)處理器510之硬按鍵及/或軟按鍵、聲音或話筒輸入。
電子系統500可進一步包括感測器570，其可被用 於支援電子系統500所提供之功能。感測器570可包括例如一陀螺儀、一接近感測器、一光感測器等。任意數目個感測器或感測器類型可被支援。
電子系統500進一步可包括(多個)網路介面580以提供對一網路(諸如一局域網路)之接取。(多個)網路介面580可包括例如具有一天線585之一無線網路介面，該天線585可表示一或多個天線。(多個)網路介面580亦可包括例如一有線網路介面，以藉由網路纜線587與遠端裝置，該網路纜線587可以是例如一乙太網路纜線、一同軸纜線、一光纖纜線、一串列纜線或一並列纜線。
在一實施例中，(多個)網路介面580可例如藉由依照IEEE 802.11b及/或IEEE 802.11g及/或IEEE 802.11n標準而提供對一局域網路之接取，及/或該無線網路介面可例如藉由依照藍牙標準而提供對一個人區域網路之接取。其它無線網路介面及/或協定亦可被支援。
IEEE 802.11b對應於IEEE Std.802.11b-1999，名稱為“Local and Metropolitan Area Networks,Part 11：Wireless LAN Medium Access Control(MAC)and Physical Layer(PHY)Specifications：Higher-Speed Physical Layer Extension in the 2.4 GHz Band,”1999年9月16日批准，以及相關文件。IEEE 802.11g對應於IEEE Std.802.11g-2003，名稱為“Local and Metropolitan Area Networks,Part 11：Wireless LAN Medium Access Control(MAC)and Physical Layer(PHY)Specifications,Amendment 4：Further Higher Rate Extension in the 2.4 GHz Band,”2003年6月27日批准，以及相關文件。藍牙協定描述於“Specification of the Bluetooth System：Core,Version 1.1,”中，由藍牙技術聯盟(Bluetooth Special Interest Group,Inc.)於2001年2月22日公佈。而且該藍牙標準之相關聯的先前及後續版本亦可被支援。
除了經由無線LAN標準進行通訊之外，或取而代之的是，(多個)網路介面580可使用例如分時多重接取(TDMA)協定、全球行動通訊系統(GSM)協定、碼分多重接取(CDMA)協定及/或任何其它類型之無線通訊協定來提供無線通訊。
本說明書中所提及之「一個實施例」或「一實施例」意指關聯於該實施例所描述之一特定特徵、結構或特性被包括於本發明之至少一個實施例中。本說明書中各處出現的詞彙「在一實施例中」未必皆指同一實施例。
儘管本發明已依據數個實施例予以描述，但本發明所屬技術領域中具有通常知識者應認識到，本發明並不局限於所描述之該等實施例，可經修改及變動而實施，卻仍落入後附申請專利範圍之範圍內。因此，本說明要被認為是說明性的而非限制性的。
200‧‧‧處理器
205、215‧‧‧時脈閘控閘控器、時脈閘控電路
210‧‧‧相位鎖定迴路(PLL)
220、240、245‧‧‧資料傳輸叢集
225‧‧‧資料傳輸叢集、發射器
227‧‧‧時脈信號線路
228‧‧‧有效線路
230‧‧‧控制叢集、REQ叢集
232‧‧‧時脈信號
233‧‧‧DLL再新信號
250‧‧‧裝置
260、265‧‧‧資料叢集、接收器
270‧‧‧控制叢集
280、285‧‧‧資料叢集

Claims (24)

  1. 一種設備，其包含：一時脈產生電路，用以提供一時脈信號於一時脈信號分配網路上；多數個閘控元件，位於該時脈信號分配網路中，該等閘控元件用以去能到該時脈信號分配網路中之一或多個部份的該時脈信號；一數位鎖定迴路(DLL)，當該時脈信號被去能時，該DLL藉由週期性地接收該時脈信號來維持設定而不追蹤，其中對應於週期性地接收該時脈信號之該DLL的週期是可組配的。
  2. 如申請專利範圍第1項所述之設備，其中該時脈信號分配網路安置於一積體電路封裝中。
  3. 如申請專利範圍第1項所述之設備，其中該等閘控元件提供一全局層級(global level)之時脈閘控。
  4. 如申請專利範圍第1項所述之設備，其中該等閘控元件允許時脈信號用於資料傳輸，否則閘控該時脈信號。
  5. 如申請專利範圍第4項所述之設備，其中用於該等資料傳輸之該等時脈信號包含前文時鐘脈衝、有效資料時鐘脈衝，及後文時鐘脈衝。
  6. 如申請專利範圍第1項所述之設備，其中該時脈產生電路包含一相位鎖定迴路(PLL)。
  7. 如申請專利範圍第1項所述之設備，其中該時脈信號分配網路包含至少一用以載運該時脈信號之介面連接，進 一步，其中該介面連接是在一第一晶粒與一第二晶粒之間之一介面的一部份，包含：一第一組單端傳送電路，位於該第一晶粒上；一第一組單端接收器電路，位於該第二晶粒上，其中該等接收器電路不具終端且無等化；以及多數個傳導線路，位於該第一組傳送電路與該第一組接收器電路之間，其中該等多數個傳導線路之長度相匹配。
  8. 如申請專利範圍第7項所述之設備，其中該等多數個閘控元件包含：一第一層級之閘控元件，被耦合以去能到達該第一組單端傳送電路之該時脈信號；以及一第二層級之閘控元件，被耦合以去能到達由該第一組單端接收器電路所接收之線路之一叢集中的一或多個線路之該時脈信號。
  9. 如申請專利範圍第8項所述之設備，其進一步包含子閘控元件，位於該等接收器電路之一或多者中，用以產生一經選定數目之時鐘脈衝，以寫入並且遞增一接收緩衝器。
  10. 如申請專利範圍第8項所述之設備，其進一步包含位於該等接收器電路之一或多者中之子閘控元件，用以在對應於有效資料之時鐘脈衝之前產生一經選定數目之時鐘脈衝。
  11. 如申請專利範圍第8項所述之設備，其中，該第一晶粒、 該第二晶粒及該等多數個傳導線路皆配置於一單一積體電路封裝中。
  12. 一種平板運算裝置，其包含：一時脈產生電路，用以提供一時脈信號於位於一積體電路封裝中之一時脈信號分配網路上；多數個閘控元件，位於該時脈信號分配網路中，該等閘控元件用以去能到該時脈信號分配網路中之一或多個部份的該時脈信號；一處理器核心，其被耦合至該時脈信號分配網路，以接收該時脈信號；一觸控螢幕介面，其被與一處理器核心耦合；以及一數位鎖定迴路(DLL)，當該時脈信號被去能時，該DLL藉由週期性地接收該時脈信號來維持設定而不追蹤，其中對應於週期性地接收該時脈信號之該DLL的週期是可組配的。
  13. 如申請專利範圍第12項所述之平板運算裝置，其中該時脈產生電路包含一相位鎖定迴路(PLL)。
  14. 如申請專利範圍第12項所述之平板運算裝置，其中該時脈信號分配網路包含至少一用以載運該時脈信號之介面連接，進一步，其中該介面連接是在一第一晶粒與一第二晶粒之間之一介面的一部份，包含：一第一組單端傳送電路，位於該第一晶粒上；一第一組單端接收器電路，位於該第二晶粒上，其中該等接收器電路不具終端且無等化；以及 多數個傳導線路，位於該第一組傳送電路與該第一組接收器電路之間，其中該等多數個傳導線路之長度相匹配。
  15. 如申請專利範圍第14項所述之平板運算裝置，其中該等多數個閘控元件包含：一第一層級之閘控元件，被耦合以去能到達該第一組單端傳送電路之該時脈信號；以及一第二層級之閘控元件，被耦合以去能到達由該第一組單端接收器電路所接收之線路之一叢集中的一或多個線路之該時脈信號。
  16. 如申請專利範圍第15項所述之平板運算裝置，其進一步包含子閘控元件，位於該等接收器電路之一或多者中，用以產生一經選定數目之時鐘脈衝，以寫入並且遞增一接收緩衝器。
  17. 如申請專利範圍第16項所述之平板運算裝置，其中該第一晶粒、該第二晶粒及該等多數個傳導線路皆配置於一單一積體電路封裝中。
  18. 一種系統，其包含：一時脈產生電路，用以提供一時脈信號於位於一積體電路封裝中之一時脈信號分配網路上；多數個閘控元件，位於該時脈信號分配網路中，該等閘控元件用以去能到該時脈信號分配網路中之一或多個部份的該時脈信號；一處理器核心，其被耦合至該時脈信號分配網路， 以接收該時脈信號；一全向性天線，其被與一處理器核心耦合；以及一數位鎖定迴路(DLL)，當該時脈信號被去能時，該DLL藉由週期性地接收該時脈信號來維持設定而不追蹤，其中對應於週期性地接收該時脈信號之該DLL的週期是可組配的。
  19. 如申請專利範圍第18項所述之系統，其中該時脈產生電路包含一相位鎖定迴路(PLL)。
  20. 如申請專利範圍第18項所述之系統，其中該時脈信號分配網路包含至少一用以載運該時脈信號之介面連接，進一步，其中該介面連接是在一第一晶粒與一第二晶粒之間之一介面的一部份，包含：一第一組單端傳送電路，位於該第一晶粒上；一第一組單端接收器電路，位於該第二晶粒上，其中該等接收器電路不具終端且無等化；以及多數個傳導線路，位於該第一組傳送電路與該第一組接收器電路之間，其中該等多數個傳導線路之長度相匹配。
  21. 如申請專利範圍第20項所述之系統，其中該等多數個閘控元件包含：一第一層級之閘控元件，被耦合以去能到達該第一組單端傳送電路之該時脈信號；以及一第二層級之閘控元件，被耦合以去能到達由該第一組單端接收器電路所接收之線路之一叢集中的一或 多個線路之該時脈信號。
  22. 如申請專利範圍第21項所述之系統，其進一步包含子閘控元件，位於該等接收電路之一或多者中，用以產生一經選定數目之時鐘脈衝，以寫入並且遞增一接收緩衝器。
  23. 如申請專利範圍第20項所述之系統，其中該第一晶粒、該第二晶粒及該等多數個傳導線路皆配置於一單一積體電路封裝中。
  24. 如申請專利範圍第20項所述之系統，其進一步包含一複製品迴路，其被耦合於該時脈產生電路之一輸出與該時脈產生電路之一輸入之間，該複製品迴路用以當該時脈信號分配網路之一或多個部份遭去能時，提供一時脈回授信號至該時脈產生電路。
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