JP5198316B2 - Ｐｌｌ回路及び発振装置 - Google Patents

Description

ＰＬＬ回路及び発振装置に関するものである。

従来、電子機器には、信号処理を行う論理回路と、その論理回路が動作を行うためのクロック信号を生成するＰＬＬ回路が搭載されている。
図１３は、従来のＰＬＬ回路５０の一構成例を示す電気ブロック図である。

ＰＬＬ回路５０は、ＰＬＬ部５１、水晶発振回路５２を有している。
ＰＬＬ回路５０は、水晶発振回路５２が生成する基準信号Ｓｒを、ＰＬＬ部５１にて予め設定された周波数（目標周波数）のクロック信号Ｃｌｋにして図示しない内部回路に出力する。

ＰＬＬ部５１は、第１及び第２分周器５５，５６、位相比較器５７、チャージポンプ５８、ループフィルタ５９、クロック発振器としての電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）６０を有している。

第１分周器５５は、ＶＣＯ６０からクロック信号Ｃｌｋが入力される。第１分周器５５は、入力されたクロック信号Ｃｌｋを予め設定された分周比にて分周し、帰還クロック信号Ｓｐとして位相比較器５７に出力する。

つまり、第１分周器５５は、図示しない外部回路としての論理回路に出力するためのクロック信号Ｃｌｋをフィードバック制御するために帰還し、その帰還したクロック信号Ｃｌｋを分周して位相比較器５７に出力している。

第２分周器５６は、水晶発振回路５２から基準信号Ｓｒが入力される。第２分周器５６は、入力された基準信号Ｓｒを、予め設定された分周比にて分周し、分周基準信号Ｓｒｄとして位相比較器５７に出力する。

位相比較器５７は、第１分周器５５から帰還クロック信号Ｓｐと、第２分周器５６から分周基準信号Ｓｒｄが入力される。位相比較器５７は、入力された帰還クロック信号Ｓｐと分周基準信号Ｓｒｄの位相を比較して位相差を検出し、その位相差に応じたパルス幅を持つアップ信号Ｓｕｐ及びダウン信号Ｓｄｏをチャージポンプ５８に出力する。ここで、アップ信号Ｓｕｐは、後段のチャージポンプ５８にＨレベルの判定信号Ｓｊを出力させ、反対に、ダウン信号Ｓｄｏは、後段のチャージポンプ５８にＬレベルの判定信号Ｓｊを出力させるものをいう。

すなわち、帰還クロック信号Ｓｐの周波数が分周基準信号Ｓｒｄの周波数と等しくなると、帰還クロック信号Ｓｐと分周基準信号Ｓｒｄの位相に差がない。このとき、位相比較器５７は、アップ信号Ｓｕｐ及びダウン信号Ｓｄｏを出力しないようになっている。つまり、帰還クロック信号Ｓｐと分周基準信号Ｓｒｄの位相に差がないときは、クロック信号Ｃｌｋが予め設定された周波数（目標周波数）になっている。このため、位相比較器５７は、アップ信号Ｓｕｐ及びダウン信号Ｓｄｏを出力しない。

また、帰還クロック信号Ｓｐの周波数が分周基準信号Ｓｒｄの周波数より低くなると、帰還クロック信号Ｓｐと分周基準信号Ｓｒｄの位相に差が生じる。このとき、位相比較器５７は、その位相差に応じたパルス幅のアップ信号Ｓｕｐを出力する。

つまり、位相比較器５７は、帰還クロック信号Ｓｐの周波数が分周基準信号Ｓｒｄの周波数より低くなるほど、帰還クロック信号Ｓｐと分周基準信号Ｓｒｄの位相に差が大きく生じる。このとき、位相比較器５７は、その位相差に応じた大きなパルス幅のアップ信号Ｓｕｐを出力する。

反対に、位相比較器５７は、帰還クロック信号Ｓｐの周波数が分周基準信号Ｓｒｄの周波数より低く、かつ、その両信号Ｓｐ，Ｓｒｄの周波数が近くなるほど、帰還クロック信号Ｓｐと分周基準信号Ｓｒｄの位相に差が小さく生じる。このとき、位相比較器５７は、その位相差に応じた小さなパルス幅のアップ信号Ｓｕｐを出力する。

また、帰還クロック信号Ｓｐの周波数が分周基準信号Ｓｒｄの周波数より高くなると、帰還クロック信号Ｓｐと分周基準信号Ｓｒｄの位相に差が生じる。そして、位相比較器５７は、その位相差に応じたパルス幅のダウン信号Ｓｄｏを出力する。

このように、位相比較器５７は、帰還クロック信号Ｓｐの周波数が分周基準信号Ｓｒｄの周波数より高くなるほど、帰還クロック信号Ｓｐと分周基準信号Ｓｒｄの位相に差が大きく生じる。そして、位相比較器５７は、その位相差に応じた大きなパルス幅のダウン信号Ｓｄｏを出力する。

反対に、位相比較器５７は、帰還クロック信号Ｓｐの周波数が分周基準信号Ｓｒｄの周波数より高く、かつ、その両信号Ｓｐ，Ｓｒｄの周波数が近くなるほど、帰還クロック信号Ｓｐと分周基準信号Ｓｒｄの位相に差が小さく生じる。このとき、位相比較器５７は、その位相差に応じた小さなパルス幅のダウン信号Ｓｄｏを出力する。

従って、位相比較器５７は、帰還クロック信号Ｓｐを分周基準信号Ｓｒｄに近づくためのアップ信号Ｓｕｐ及びダウン信号Ｓｄｏを出力し、クロック信号Ｃｌｋを予め設定された周波数（目標周波数）に近づけるように動作している。

チャージポンプ５８は、位相比較器５７からアップ信号Ｓｕｐ及びダウン信号Ｓｄｏが入力される。チャージポンプ５８は、入力されたアップ信号Ｓｕｐ及びダウン信号Ｓｄｏに基づいて判定信号Ｓｊをループフィルタ５９に出力する。詳述すると、チャージポンプ５８は、アップ信号Ｓｕｐが入力されると、Ｈレベルの判定信号Ｓｊを出力する。反対に、チャージポンプ５８は、ダウン信号Ｓｄｏが入力されると、Ｌレベルの判定信号Ｓｊを出力する。

従って、チャージポンプ５８は、クロック信号Ｃｌｋが予め設定された周波数（目標周波数）より低いと、Ｈレベルの判定信号Ｓｊを出力し、反対に、チャージポンプ５８は、クロック信号Ｃｌｋが予め設定された周波数（目標周波数）以上になると、Ｌレベルの判定信号Ｓｊを出力する。

ループフィルタ５９は、チャージポンプ５８から判定信号Ｓｊが入力される。ループフィルタ５９は、入力された判定信号Ｓｊを平滑化して制御信号ＳｌｆとしてＶＣＯ６０に出力する。そして、ループフィルタ５９は、Ｈレベルの判定信号ＳｊよりＬレベルの判定信号Ｓｊの出力された時間が長いと、制御信号Ｓｌｆの電圧レベルを低くする。反対に、ループフィルタ５９は、Ｈレベルの判定信号ＳｊよりＬレベルの判定信号Ｓｊの出力された時間が短いと、制御信号Ｓｌｆの電圧レベルを高くする。

従って、チャージポンプ５８は、クロック信号Ｃｌｋが予め設定された周波数（目標周波数）より低いと、制御信号Ｓｌｆの電圧レベルを高くし、反対に、チャージポンプ５８は、クロック信号Ｃｌｋが目標周波数以上になると、制御信号Ｓｌｆの電圧レベルを低くする。

ＶＣＯ６０は、ループフィルタ５９から制御信号Ｓｌｆが入力される。ＶＣＯ６０は、入力された制御信号Ｓｌｆの電圧レベルに応じてクロック信号Ｃｌｋの周波数を変化させて内部回路と第１分周器５５に出力する。つまり、ＶＣＯ６０は、制御信号Ｓｌｆの電圧レベルが高いほどクロック信号Ｃｌｋの周波数を高くして出力する。反対に、ＶＣＯ６０は、制御信号Ｓｌｆの電圧レベルが低いほどクロック信号Ｃｌｋの周波数を低くして出力する。

すなわち、ＰＬＬ部５１は、上記の動作を繰り返すことにより、クロック信号Ｃｌｋの周波数を予め設定された周波数（目標周波数）に一致（ロック）させるようにしている。
図１４に示すように、水晶発振回路５２は、水晶振動子６５、帰還抵抗６６、ＣＭＯＳトランジスタからなる反転増幅回路６７、バッファ回路６８を有している。水晶振動子６５及び帰還抵抗６６は並列に接続されている。なお、水晶振動子６５及び帰還抵抗６６の接続点（ノードＮ１０、ノードＮ１１）のうち、ノードＮ１０に反転増幅回路６７の出力端子及びバッファ回路６８の入力端子が接続され、一方、ノードＮ１１に反転増幅回路６７の入力端子が接続されている。

このような構成により、水晶発振回路５２は、水晶振動子６５から出力される正弦波信号を反転増幅回路６７にて増幅し、増幅信号Ｓａとしてバッファ回路６８に出力する。そして、水晶発振回路５２は、入力された増幅信号Ｓａをバッファ回路６８を介して基準信号ＳｒとしてＰＬＬ部５１に出力している。

ところで、水晶発振回路５２は、反転増幅回路６７の駆動能力に応じた電圧レベルのノイズが基準信号Ｓｒにのってしまう。詳述すると、水晶発振回路５２は、反転増幅回路６７の駆動能力が大きいほど、基準信号Ｓｒのノイズが大きくなる。反対に、水晶発振回路５２は、反転増幅回路６７の駆動能力が小さいほど、基準信号Ｓｒのノイズが小さくなる。従って、ＰＬＬ回路５０は、ノイズがのった基準信号Ｓｒを基準としてクロック信号Ｃｌｋを生成し、その立ち上がり及び立ち下がりの時間軸方向のばらつきであるクロック信号Ｃｌｋのジッタ特性が悪くなるという問題があった。また、駆動能力が大きいほど、電源にノイズを載せてしまい、他の回路へ悪影響を与え、クロック信号Ｃｌｋのジッタ特性が悪くなるという問題もあった。

その結果、クロック信号Ｃｌｋのジッタ特性を低減するため、水晶発振回路５２の反転増幅回路６７の駆動能力を小さくし、水晶発振回路５２から入力される基準信号Ｓｒにのるノイズを小さくする必要があった。しかし、水晶発振回路５２の反転増幅回路６７の駆動能力を小さくすると、水晶発振が開始されない。もしくは水晶発振回路５２の水晶振動子６５から出力される正弦波信号を増幅する時間がかかってしまう。つまり、水晶振動子６５から正弦波信号が出力されない、もしくは水晶振動子６５から出力される正弦波信号は、バッファ回路６８が論理動作するために必要な電圧レベルにするために時間がかかる。このため、ＰＬＬ回路５０は、クロック信号Ｃｌｋを予め設定された周波数（目標周波数）と一致しない、もしくは目標周波数と一致（ロック）させるのにかかる時間（ロックアップタイム）が長くなってしまう。

そこで、従来、水晶発振回路５２は、水晶発振回路５２が起動している起動時、及び、水晶発振回路５２が一定の周波数の基準信号Ｓｒを出力している通常時に、反転増幅回路６７の駆動能力を切替えていた。つまり、水晶発振回路５２は、起動時に、反転増幅回路６７の駆動能力を従来の駆動能力と等しくし、反対に、水晶発振回路５２は、通常時に、反転増幅回路６７の駆動能力を従来の駆動能力より小さくしていた（例えば、特許文献１）。

すなわち、起動時には、水晶発振回路５２の反転増幅回路６７の駆動能力を従来の駆動能力と等しくするため、ＰＬＬ回路５０は、クロック信号Ｃｌｋを予め設定された周波数（目標周波数）と一致させる時間（ロックアップタイム）が従来と変わらない時間になっている。一方、水晶発振回路５２は、通常時には、水晶発振回路５２の反転増幅回路６７の駆動能力を従来の駆動能力より小さくし、ＰＬＬ回路５０は、クロック信号Ｃｌｋのジッタの特性を低減していた。

図１５は、水晶発振回路５２の反転増幅回路６７から出力される増幅信号Ｓａの電圧波形図である。
水晶発振回路５２から出力される増幅信号Ｓａは、反転増幅回路６７の駆動能力が大きい（起動時）と、図１５に示す波形７０のように、立ち上がり及び立ち下がりが早くなる。反対に、増幅信号Ｓａは、反転増幅回路６７の駆動能力が小さい（通常時）と、図１５に示す波形７１のように、立ち上がり及び立ち下がりが遅くなる。そして、バッファ回路６８に増幅信号Ｓａが入力され、反転増幅回路６７の駆動能力が大きい場合（起動時）と小さい場合（通常時）では大きな位相の差が生じてしまう。例えば、バッファ回路６８の閾値電圧を電源電圧Ｖｃｃの半分とすると、反転増幅回路６７の駆動能力が大きい場合と小さい場合は、時間ｔｂの差が生じる。

すなわち、水晶発振回路５２中の反転増幅回路６７から出力される増幅信号Ｓａの電圧レベルは、水晶発振回路５２中の反転増幅回路６７の駆動能力に応じて、その立ち上がり及び立ち下がりの時間が変化する。

特開平１１−３０８１０３号公報

ＰＬＬ回路の起動時と通常時とにおいて、水晶発振回路の反転増幅回路の駆動能力を切替えると、位相が大きく変化するため、駆動能力の切替え前におけるクロック信号の周波数から大きく離れてしまう。つまり、再びクロック信号の周波数を駆動能力の切替え前の周波数に戻すのに時間がかかり、ＰＬＬ回路がクロック信号を安定的に出力することができない。

開示のＰＬＬ回路は、発振部とＰＬＬ部を有し、前記発振部は、振動子からの生成される信号を増幅することにより基準信号を生成する駆動回路を有し、前記ＰＬＬ部は、制御信号に基づいてクロック信号を出力するクロック発振器と、前記基準信号と、前記クロック信号に基づく帰還信号との位相を比較する位相比較器と、前記位相比較器の比較結果に基づいた判定信号を出力するチャージポンプと、前記判定信号を平滑して前記制御信号を生成するループフィルタとを有し、前記制御信号が前記クロック信号の周波数を増加させる方向に変化する場合に、前記駆動回路の駆動能力を低下させる。

開示されたＰＬＬ回路及び発振装置は、クロック信号を安定的に生成することができる。

第１実施形態のＰＬＬ回路のブロック回路図である。 第１実施形態の水晶発振回路のブロック回路図である。 第１実施形態の電圧検出回路の回路図である。 第１実施形態の水晶発振部の回路図である。 本実施形態のＰＬＬ回路の動作を示す説明図である。 本実施形態の水晶発振回路の動作を示す説明図である。 第１実施形態の水晶発振回路の動作を示す説明図である。 第２実施形態の可変駆動回路の回路図である。 第３実施形態のＰＬＬ回路のブロック回路図である。 第３実施形態の電圧電流変換器の回路図である。 第３実施形態の電流検出回路の回路図である。 別例の水晶発振回路の動作を示す説明図である。 従来のＰＬＬ回路のブロック回路図である。 従来の水晶発振回路のブロック回路図である。 従来のＰＬＬ回路の動作を示す説明図である。

（第１実施形態）
以下、実施形態を図１〜図６に従って説明する。
図１は、本実施形態のＰＬＬ回路５０ａの電気ブロック回路を示す。尚、本実施形態で説明するＰＬＬ回路５０ａは、発振部としての水晶発振回路１に特徴を有し、ＰＬＬ部５１ａが図１３に示すＰＬＬ部５１と同一の構成になっている。従って、説明の便宜上、水晶発振回路１について説明し、ＰＬＬ部５１ａの構成は従来例と同一構成部分については、同一符号を付して説明の便宜上説明を省略する。

図２はＰＬＬ回路５０ａの水晶発振回路１の電気ブロック回路を示し、水晶発振回路１は、電圧検出回路２及び水晶発振部３を有している。
電圧検出回路２は、ループフィルタ５９から制御信号Ｓｌｆが入力される。そして、電圧検出回路２は、この入力された制御信号Ｓｌｆの電圧Ｖｌｆを、Ｎ個の基準となる第１〜第Ｎ基準電圧Ｖｒｅｆ１〜ＶｒｅｆＮとそれぞれ比較し、そのＮ個の比較結果を第１〜第Ｎ設定信号Ｓｓ１〜ＳｓＮとして水晶発振部３に出力している。

図５は、第１〜第Ｎ基準電圧Ｖｒｅｆ１〜ＶｒｅｆＮと制御信号Ｓｌｆの関係を示す図である。制御信号Ｓｌｆの電圧Ｖｌｆは、時刻ｔ０において、ＰＬＬ回路５０ａが起動すると、０Ｖからクロック信号Ｃｌｋを予め設定された周波数（目標周波数）にするための目標電圧値Ｖ１まで徐々に立ち上がり、この目標電圧値Ｖ１にて一定になる。

言い換えると、ＰＬＬ回路５０ａは起動し、クロック信号Ｃｌｋが目標周波数と一致（ロック）するまで徐々に周波数を上げ、目標周波数にて一定となる。
Ｎ個の第１〜第Ｎ基準電圧Ｖｒｅｆ１〜ＶｒｅｆＮは、０Ｖから目標電圧値Ｖ１より低い予め設定された第Ｎ基準電圧ＶｒｅｆＮの間をＮ個に区分する基準電圧であって、本実施形態では、第Ｎ基準電圧ＶｒｅｆＮが目標電圧値Ｖ１より低く、且つ、目標電圧値Ｖ１とほぼ同じ電圧値に設定されている。

図３は電圧検出回路２の電気回路を示し、電圧検出回路２は、第１〜第Ｎ基準電圧Ｖｒｅｆ１〜ＶｒｅｆＮに対応してそれぞれ設けられた、Ｎ個の第１〜第Ｎコンパレータ回路Ｃｏ１〜ＣｏＮを有している。

第１〜第Ｎコンパレータ回路Ｃｏ１〜ＣｏＮの非反転端子には、ループフィルタ５９から制御信号Ｓｌｆがそれぞれ入力される。一方、第１〜第Ｎコンパレータ回路Ｃｏ１〜ＣｏＮの反転入力端子には、対応する第１〜第Ｎ基準電圧Ｖｒｅｆ１〜ＶｒｅｆＮが入力される。そして、各コンパレータ回路Ｃｏ１〜ＣｏＮは、対応する第１〜第Ｎ基準電圧Ｖｒｅｆ１〜ＶｒｅｆＮと制御信号Ｓｌｆの電圧Ｖｌｆとそれぞれ比較し、その比較結果を、それぞれ第１〜第Ｎ設定信号Ｓｓ１〜ＳｓＮとして水晶発振部３に出力する。

そして、第１〜第Ｎコンパレータ回路Ｃｏ１〜ＣｏＮは、制御信号Ｓｌｆの電圧Ｖｌｆがそれぞれ対応する第１〜第Ｎ基準電圧Ｖｒｅｆ１〜ＶｒｅｆＮより小さいとき、それぞれＬレベルの第１〜第Ｎ設定信号Ｓｓ１〜ＳｓＮを出力する。反対に、第１〜第Ｎコンパレータ回路Ｃｏ１〜ＣｏＮは、制御信号Ｓｌｆの電圧Ｖｌｆがそれぞれ対応する第１〜第Ｎ基準電圧Ｖｒｅｆ１〜ＶｒｅｆＮ以上のとき、それぞれＨレベルの第１〜第Ｎ設定信号Ｓｓ１〜ＳｓＮを出力する。

従って、図５に示すように、制御信号Ｓｌｆの電圧Ｖｌｆが、０Ｖ〜目標電圧値Ｖ１まで徐々に立ち上がっていくとき、その時々で、第１コンパレータ回路Ｃｏ１、第２コンパレータ回路Ｃｏ２、・・・・・・、第Ｎコンパレータ回路ＣｏＮの順で、ＬレベルからＨレベルとなる第１設定信号Ｓｓ１、第２設定信号Ｓｓ２、・・・・・・、第Ｎ設定信号ＳｓＮが出力される。

言い換えると、制御信号Ｓｌｆの電圧Ｖｌｆが、０Ｖから目標電圧値Ｖ１まで徐々に立ち上がっていくとき、第１〜第Ｎ設定信号Ｓｓ１〜ＳｓＮが、第１設定信号Ｓｓ１、第２設定信号Ｓｓ２、・・・・・・、第Ｎ設定信号ＳｓＮの順番でＬレベルからＨレベルに順次反転していく。

図４は水晶発振部３の電気回路を示し、水晶発振部３は、従来のＣＭＯＳ構造からなる反転増幅回路６７の駆動能力を制御可能な可変駆動回路５を有している。
可変駆動回路５は、駆動部としての反転増幅回路６７、インバータ回路８、第１駆動抵抗Ｒｄ１、第２駆動抵抗Ｒｄ２、及び、可変抵抗部として前記第１〜第Ｎコンパレータ回路Ｃｏ１〜ＣｏＮに対応して設けられた調整部としてのＮ個の第１〜第Ｎ可変駆動部Ｄ１〜Ｄｎを有している。

ＣＭＯＳトランジスタよりなる反転増幅回路６７は、上記の従来例と同様に、水晶振動子６５及び帰還抵抗６６と接続されている。反転増幅回路６７は、電源電圧線Ｌ１との間に第１駆動抵抗Ｒｄ１を接続し、グランド線Ｌ２との間に第２駆動抵抗Ｒｄ２を接続している。つまり、反転増幅回路６７は、従来例より駆動能力が第１駆動抵抗Ｒｄ１と第２駆動抵抗Ｒｄ２の抵抗値で、その駆動能力を下げている。

Ｎ個の第１〜第Ｎ可変駆動部Ｄ１〜Ｄｎは、互いに同一の回路構成であって、第１及び第２抵抗Ｒ１，Ｒ２、ＰチャネルＭＯＳトランジスタからなる第１トランジスタＴｒ１、Ｎチャネルトランジスタからなる第２トランジスタＴｒ２を含んでいる。

そして、各可変駆動部Ｄ１〜Ｄｎの第１トランジスタＴｒ１は、そのドレインが反転増幅回路６７と第１駆動抵抗Ｒｄ１との接続点（ノードＮ３）とそれぞれ接続され、そのソースが第１抵抗Ｒ１を介して電源電圧線Ｌ１とそれぞれ接続されている。また、各可変駆動部Ｄ１〜Ｄｎの第２トランジスタＴｒ２は、そのドレインが反転増幅回路６７と第２駆動抵抗Ｒｄ２との接続点（ノードＮ４）とそれぞれ接続され、そのソースが第２抵抗Ｒ２を介してグランド線Ｌ２とそれぞれ接続されている。

第１〜第Ｎ可変駆動部Ｄ１〜Ｄｎの第１トランジスタＴｒ１のゲートには、それぞれ対応する第１〜第Ｎコンパレータ回路Ｃｏ１〜ＣｏＮの第１〜第Ｎ設定信号Ｓｓ１〜ＳｓＮが入力される。また、第１〜第Ｎ可変駆動部Ｄ１〜Ｄｎの第２トランジスタＴｒ２のゲートには、インバータ回路８を介して、それぞれ対応する第１〜第Ｎコンパレータ回路Ｃｏ１〜ＣｏＮの第１〜第Ｎ設定信号Ｓｓ１〜ＳｓＮの反転設定信号ＢＳｓ１〜ＢＳｓＮが入力される。

そして、第１〜第Ｎ可変駆動部Ｄ１〜Ｄｎにおいて、対応する第１〜第Ｎコンパレータ回路Ｃｏ１〜ＣｏＮからそれぞれＨレベルの第１〜第Ｎ設定信号Ｓｓ１〜ＳｓＮが出力されると、各可変駆動部Ｄ１〜Ｄｎの第１及び第２トランジスタＴｒ１，Ｔｒ２をオフする。反対に、第１〜第Ｎ可変駆動部Ｄ１〜Ｄｎにおいて、対応する第１〜第Ｎコンパレータ回路Ｃｏ１〜ＣｏＮからそれぞれＬレベルの第１〜第Ｎ設定信号Ｓｓ１〜ＳｓＮが出力されると、各可変駆動部Ｄ１〜Ｄｎの第１及び第２トランジスタＴｒ１，Ｔｒ２をオンする。

従って、制御信号Ｓｌｆの電圧Ｖｌｆが第１基準電圧Ｖｒｅｆ１になると、第１設定信号Ｓｓ１がＬレベルからＨレベルになり、第１可変駆動部Ｄ１の第１及び第２トランジスタＴｒ１，Ｔｒ２はオフする。その結果、電源電圧線Ｌ１とノードＮ３の間の抵抗値が、第１駆動抵抗Ｒｄ１と第１〜第Ｎ可変駆動部Ｄ１〜Ｄｎの第１抵抗Ｒ１との並列回路からなる抵抗値から、第１駆動抵抗Ｒｄ１と第２〜第Ｎ可変駆動部Ｄ２〜Ｄｎの第１抵抗Ｒ１との並列回路からなる抵抗値と変化するとともに、グランド線Ｌ２とノードＮ４の間の抵抗値が、第２駆動抵抗Ｒｄ２と第１〜第Ｎ可変駆動部Ｄ１〜Ｄｎの第２抵抗Ｒ２との並列回路からなる抵抗値から、第２駆動抵抗Ｒｄ２と第２〜第Ｎ可変駆動部Ｄ２〜Ｄｎの第２抵抗Ｒ２との並列回路からなる抵抗値と変化する。

因みに、制御信号Ｓｌｆの電圧Ｖｌｆが第３基準電圧Ｖｒｅｆ３以上で第４基準電圧Ｖｒｅｆ４未満になると、第１〜第３設定信号Ｓｓ１〜Ｓｓ３がＨレベルになり、第１〜第３可変駆動部Ｄ１〜Ｄ３の第１及び第２トランジスタＴｒ１，Ｔｒ２はそれぞれオフする。その結果、電源電圧線Ｌ１とノードＮ３の間の抵抗値は、第１駆動抵抗Ｒｄ１と第４〜第Ｎ可変駆動部Ｄ４〜Ｄｎの第１抵抗Ｒ１との並列回路からなる抵抗値となる。また、グランド線Ｌ２とノードＮ４の間の抵抗値は、第２駆動抵抗Ｒｄ２と第４〜第Ｎ可変駆動部Ｄ４〜Ｄｎの第２抵抗Ｒ２との並列回路からなる抵抗値となる。

つまり、制御信号Ｓｌｆの電圧Ｖｌｆが、０Ｖから目標電圧値Ｖ１まで徐々に立ち上がっていくとき、第１〜第Ｎ設定信号Ｓｓ１〜ＳｓＮが、第１設定信号Ｓｓ１、第２設定信号Ｓｓ２、……、第Ｎ設定信号ＳｓＮの順番でＬレベルからＨレベルに順次反転していくと、第１〜第Ｎ可変駆動部Ｄ１〜Ｄｎの第１及び第２トランジスタＴｒ１，Ｔｒ２が順番にオフしていく。

言い換えると、第１〜第Ｎ可変駆動部Ｄ１〜Ｄｎの第１及び第２トランジスタＴｒ１，Ｔｒ２が順番にオフしていくことにより、電源電圧線Ｌ１とノードＮ３の間の合成抵抗値、及び、グランド線Ｌ２とノードＮ４の間の合成抵抗値は、徐々に変化していく。

そして、本実施形態は、第１〜第Ｎ可変駆動部Ｄ１〜Ｄｎの第１及び第２トランジスタＴｒ１，Ｔｒ２が順番にオフしていくことにより可変駆動回路５の駆動能力は、より低くなっていく。

これは、第１〜第Ｎ可変駆動部Ｄ１〜Ｄｎの第１及び第２トランジスタＴｒ１，Ｔｒ２が順番にオフしていくことにより、ノードＮ３と電源電圧線Ｌ１の間に並列に接続された第１抵抗Ｒ１の本数と、ノードＮ４とグランド線Ｌ２の間に並列に接続された第２抵抗Ｒ２の本数が減っていく。その結果、可変駆動回路５の出力ノードであるノードＮ１０と電源電圧線Ｌ１の間の抵抗値、ノードＮ１０とグランド線Ｌ２の間の抵抗値が大きくなって、可変駆動回路５の駆動能力が低くなったためである。

次に、上記のように構成したＰＬＬ回路５０ａの水晶発振回路１の動作を、図６に従って説明する。
さて、ＰＬＬ回路５０ａが起動する前、基準信号Ｓｒは、水晶発振回路１の水晶振動子６５に電源電圧Ｖｃｃが印加されていないため、発振状態になっておらず、０Ｖになっている。また、制御信号Ｓｌｆやクロック信号Ｃｌｋは、基準信号Ｓｒに基づいて生成されるため、基準信号Ｓｒと同様に０Ｖになっている。

そして、時刻ｔ０において、ＰＬＬ回路５０ａに電源電圧Ｖｃｃが供給されると、ＰＬＬ回路５０ａが起動する。
詳述すると、水晶発振回路１の水晶振動子６５に電源電圧Ｖｃｃが供給され、発振状態になる。そして、水晶発振回路１の可変駆動回路５は水晶振動子６５の正弦波信号を増幅する。これによって、可変駆動回路５から出力される増幅信号Ｓａの振幅を大きくする。

また、制御信号Ｓｌｆの電圧Ｖｌｆは、第１基準電圧Ｖｒｅｆ１より低いため、第１〜第Ｎ設定信号Ｓｓ１〜ＳｓＮは全てＬレベルになっている。従って、反転増幅回路６７は、電源電圧線Ｌ１との間には第１駆動抵抗Ｒｄ１と第１〜第Ｎ可変駆動部Ｄ１〜Ｄｎの第１抵抗Ｒ１が、また、グランド線Ｌ２との間には第２駆動抵抗Ｒｄ２と第１〜第Ｎ可変駆動部Ｄ１〜Ｄｎの第２抵抗Ｒ２がそれぞれ接続されている。これによって、水晶発振回路１の可変駆動回路５の駆動能力は最も大きくなっている。

その結果、基準信号Ｓｒのノイズは大きい、つまり、クロック信号Ｃｌｋのジッタ特性が悪いが、水晶振動子６５の正弦波信号を増幅する増幅率が大きくなり早くバッファ回路６８が動作を開始するようにしている。

換言すると、ＰＬＬ回路５０ａの起動時には、可変駆動回路５の駆動能力が最も大きい状態にし、ＰＬＬ回路５０ａのロックアップタイムを短くしている。
このとき、クロック信号Ｃｌｋは、時刻ｔ０における電源電圧Ｖｃｃの供給より少し遅れて出力される。

やがて、時刻ｔ１において、水晶発振回路１の可変駆動回路５から出力される増幅信号Ｓａがバッファ回路６８を動作させるために必要な電圧Ｖｌｆになると、バッファ回路６８は、ＰＬＬ部５１ａに基準信号Ｓｒを出力する。

そして、ＰＬＬ部５１ａは、入力された基準信号Ｓｒを基準として動作し、制御信号Ｓｌｆの電圧Ｖｌｆを上げていく。つまり、ＰＬＬ部５１ａは、クロック信号Ｃｌｋの帰還信号である帰還クロック信号Ｓｐの周波数が基準信号Ｓｒの周波数より低い。このため、ＰＬＬ部５１ａは、帰還クロック信号Ｓｐの周波数を基準信号Ｓｒの周波数に近づけるように制御信号Ｓｌｆの電圧Ｖｌｆを上げている。

そして、時刻ｔ２において、制御信号Ｓｌｆの電圧Ｖｌｆが第１基準電圧Ｖｒｅｆ１と等しくなると、可変駆動回路５の駆動能力が１段階小さくなる。
つまり、反転増幅回路６７と電源電圧線Ｌ１との間に並列に接続された第１駆動抵抗Ｒｄ１と第１〜第Ｎ可変駆動部Ｄ１〜Ｄｎの第１抵抗Ｒ１に対して第１可変駆動部Ｄ１の第１抵抗Ｒ１が、反転増幅回路６７とグランド線Ｌ２との間に並列に接続された第２駆動抵抗Ｒｄ２と第１〜第Ｎ可変駆動部Ｄ１〜Ｄｎの第２抵抗Ｒ２に対して第１可変駆動部Ｄ１の第２抵抗Ｒ２がそれぞれ切り離され、可変駆動回路５の駆動能力を第１及び第２抵抗Ｒ１，Ｒ２分小さくする。これによって、可変駆動回路５の駆動能力が１段階小さくなる前に比べて、基準信号Ｓｒのノイズは小さくなり、クロック信号Ｃｌｋのジッタ特性は低減されている。

続いて、時刻ｔ３において、制御信号Ｓｌｆの電圧Ｖｌｆが第２基準電圧Ｖｒｅｆ２と等しくなると、可変駆動回路５の駆動能力をさらに１段階小さくなる。
つまり、反転増幅回路６７と電源電圧線Ｌ１との間に並列に接続された第１駆動抵抗Ｒｄ１と第２〜第Ｎ可変駆動部Ｄ２〜Ｄｎの第１抵抗Ｒ１に対して第２可変駆動部Ｄ２の第１抵抗Ｒ１が、反転増幅回路６７とグランド線Ｌ２との間に接続された第２駆動抵抗Ｒｄ２と第２〜第Ｎ可変駆動部Ｄ２〜Ｄｎの第２抵抗Ｒ２に対して第２可変駆動部Ｄ２の第２抵抗Ｒ２がそれぞれ切り離され、可変駆動回路５の駆動能力を第１及び第２抵抗Ｒ１，Ｒ２分小さくする。これによって、可変駆動回路５の駆動能力が１段階小さくなる前に比べて、基準信号Ｓｒのノイズは小さくなり、クロック信号Ｃｌｋのジッタ特性は低減されている。

そして、制御信号Ｓｌｆの電圧Ｖｌｆが第３〜第Ｎ基準電圧Ｖｒｅｆ３〜ＶｒｅｆＮと順番に上昇していくと、可変駆動回路５の駆動能力がそれに伴って段階的に小さくなる。
つまり、第１駆動抵抗Ｒｄ１に対して並列に接続された第１抵抗Ｒ１の数、及び、第２駆動抵抗Ｒｄ２に対して並列に接続された第２抵抗Ｒ２の数が、それぞれ少なくなり、可変駆動回路５の駆動能力が第１及び第２抵抗Ｒ１，Ｒ２の増加にともなってさらに小さくなる。これによって、可変駆動回路５の駆動能力が１段階小さくなる前に比べて、基準信号Ｓｒのノイズは小さくなり、クロック信号Ｃｌｋのジッタ特性は低減されている。

そして、時刻ｔ４において、制御信号Ｓｌｆの電圧Ｖｌｆが第Ｎ基準電圧ＶｒｅｆＮと等しくなると、可変駆動回路５の駆動能力をさらに１段階小さくなる。
つまり、反転増幅回路６７と電源電圧線Ｌ１の間に第１駆動抵抗Ｒｄ１、及び、反転増幅回路６７とグランド線Ｌ２の間に第２駆動抵抗Ｒｄ２のみとなり、可変駆動回路５の駆動能力が第１及び第２抵抗Ｒ１，Ｒ２分さらに小さくなる。これによって、可変駆動回路５の駆動能力が１段階小さくなる前に比べて、基準信号Ｓｒのノイズは小さくなり、クロック信号Ｃｌｋのジッタ特性は低減されている。

このとき、反転増幅回路６７は、電源電圧線Ｌ１との間に第１駆動抵抗Ｒｄ１、及び、グランド線Ｌ２との間に第２駆動抵抗Ｒｄ２のみが接続されている。つまり、可変駆動回路５は、最も駆動能力が小さくなっている。これによって、クロック信号Ｃｌｋが目標周波数と一致（ロック）しているとき、クロック信号Ｃｌｋのジッタ特性は最も低減している。

従って、図６に示すように、可変駆動回路５は、制御信号Ｓｌｆの電圧Ｖｌｆの上昇に伴い、段階的に駆動能力を下げている。この結果、可変駆動回路５の駆動能力を１段階小さくすると、基準信号Ｓｒの位相が小さく変化し、駆動能力の変更前のクロック信号Ｃｌｋの周波数からわずかに離れ、すぐにクロック信号Ｃｌｋの周波数を駆動能力変更前のクロック信号Ｃｌｋの周波数に戻すことができる。つまり、ＰＬＬ回路５０ａは、クロック信号Ｃｌｋを安定的に出力することができる。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）水晶発振回路１は、制御信号Ｓｌｆの電圧Ｖｌｆが低いほど、可変駆動回路５の駆動能力を大きくしている。反対に、水晶発振回路１は、制御信号Ｓｌｆの電圧Ｖｌｆが高いほど、可変駆動回路５の駆動能力を小さくしている。これに加え、可変駆動回路５は、駆動能力の増減を段階的に行っている。

このため、ＰＬＬ回路５０ａは、起動時にはロックアップタイムを早くし、通常時にはクロック信号Ｃｌｋのジッタ特性を低減している。さらに、ＰＬＬ回路５０ａは、水晶発振回路１の可変駆動回路５の駆動能力を切替えるとき、段階的に駆動能力を増減しているため、水晶発振回路１から出力される基準信号Ｓｒは小さく位相が変動する。

詳述すると、図７は水晶発振回路１の可変駆動回路５から出力される増幅信号Ｓａの電圧波形図である。なお、波形１１〜波形１６は、可変駆動回路５が段階的に駆動能力を増減したときの増幅信号Ｓａの電圧波形をいう。本実施形態では、可変駆動回路５の駆動能力をＮ段階で増減している。図７では、説明の便宜上、可変駆動回路５の駆動能力を６段階で増減している。

つまり、波形１１は可変駆動回路５の駆動能力が最も大きいときの増幅信号Ｓａの電圧波形、波形１２は可変駆動回路５の駆動能力が２番目に大きい増幅信号Ｓａの電圧波形、波形１３は可変駆動回路５の駆動能力が３番目に大きい増幅信号Ｓａの電圧波形、波形１４は可変駆動回路５の駆動能力が４番目に大きな増幅信号Ｓａの電圧波形、波形１５は可変駆動回路５の駆動能力が５番目に大きな増幅信号Ｓａの電圧波形、波形１６は可変駆動回路５の駆動能力が最も小さな増幅信号Ｓａの電圧波形を示す。

従って、水晶発振回路１のバッファ回路６８の閾値をＶｃｃ／２とすると、可変駆動回路５の駆動能力を１段階増減する毎に、基準信号Ｓｒは時間ｔａ変動する。図１５に示す従来の増幅信号Ｓａの変動時間ｔｂに比べ、この基準信号Ｓｒの変動時間ｔａが１／５になっていることがわかる。

そして、ＰＬＬ部５１ａの位相比較器５７にて比較される分周基準信号Ｓｒｄと帰還クロック信号Ｓｐとの位相差が小さくなる。これによって、ＰＬＬ回路５０ａは、可変駆動回路５の駆動能力の切替えるとき、従来に比べてクロック信号Ｃｌｋの周波数の変動を小さくすることができる。この結果、ＰＬＬ回路５０ａは、クロック信号Ｃｌｋを安定的に出力することができる。
（第２実施形態）
以下、第２実施形態を図８に従って説明する。

本実施形態では、上記の第１実施形態と相違して、水晶発振回路１（可変駆動回路５ａ）の駆動能力が、制御信号Ｓｌｆの電圧Ｖｌｆに応じて連続的に増減する点に特徴を有している。そのため、説明の便宜上、可変駆動回路５ａについて詳細に説明する。

図８に示すように、可変駆動回路５ａは、電圧電流変換部２３、出力部２４、反転増幅回路６７、ＰチャネルＭＯＳトランジスタからなる第１トランジスタＴｒ１１、ＮチャネルＭＯＳトランジスタからなる第２トランジスタＴｒ１２を有している。

電圧電流変換部２３は、アンプ回路ＡＭＰ１、ＰチャネルＭＯＳトランジスタからなる第３トランジスタＴｒ１３、第１抵抗Ｒ１１を有している。
アンプ回路ＡＭＰ１は、非反転入力端子が第３トランジスタＴｒ１３と第１抵抗Ｒ１１との接続点（ノードＮ７）に接続され、反転入力端子がＰＬＬ部５１ａから制御信号Ｓｌｆが入力される。アンプ回路ＡＭＰ１は、その出力端子から第３トランジスタＴｒ１３のゲートと出力部２４に第１変換信号Ｓｃ１を出力する。

第３トランジスタＴｒ１３は、そのドレインが第１抵抗Ｒ１１を介してグランド線Ｌ２と接続され、そのソースが電源電圧線Ｌ１に接続されている。
このような構成により、電圧電流変換部２３は、制御信号Ｓｌｆの電圧Ｖｌｆに応じて第３トランジスタＴｒ１３のドレイン電流を増減する。つまり、電圧電流変換部２３のアンプ回路ＡＭＰ１は、制御信号Ｓｌｆが大きいほど、第１変換信号Ｓｃ１の電圧が小さくなり、第３トランジスタＴｒ１３のドレイン電流を大きくする。反対に、アンプ回路ＡＭＰ１は、制御信号Ｓｌｆの電圧Ｖｌｆが小さいほど、第１変換信号Ｓｃ１の電圧が大きくなり、第３トランジスタＴｒ１３のドレイン電流を小さくする。換言すると、電圧電流変換部２３は、制御信号Ｓｌｆの電圧Ｖｌｆを第３トランジスタＴｒ１３のドレイン電流に電圧電流変換している。

出力部２４は、ＰチャネルＭＯＳトランジスタからなる第４〜第６トランジスタＴｒ１４〜Ｔｒ１６、ＮチャネルＭＯＳトランジスタからなる第７トランジスタＴｒ１７、定電流源Ａ１を有している。

第４トランジスタＴｒ１４は、そのドレインが第５トランジスタＴｒ１５と定電流源Ａ１との接続点（ノードＮ８）に接続される。第４トランジスタＴｒ１４は、そのソースが電源電圧線Ｌ１に接続され、そのゲートに出力部２４から第１変換信号Ｓｃ１が入力される。

つまり、第４トランジスタＴｒ１４は、電圧電流変換部２３の第３トランジスタＴｒ１３とで、カレントミラーを構成している。従って、第３及び第４トランジスタＴｒ１３，Ｔｒ１４のドレイン電流は、第３及び第４トランジスタＴｒ１３，Ｔｒ１４のサイズ比に基づく電流値になっている。例えば、第３及び第４トランジスタＴｒ１３，Ｔｒ１４のサイズ比が１対１の場合には同じ電流値になる。

すなわち、第４トランジスタＴｒ１４のドレイン電流は、制御信号Ｓｌｆの電圧Ｖｌｆを電圧電流変換された電流値になっている。従って、制御信号Ｓｌｆの電圧Ｖｌｆが大きいほど、第４トランジスタＴｒ１４のドレイン電流が大きくなり、反対に、制御信号Ｓｌｆの電圧Ｖｌｆが小さいほど、第４トランジスタＴｒ１４のドレイン電流が小さくなる。

第５トランジスタＴｒ１５は、そのゲート・ドレインがお互いに接続され、そのソースが電源電圧線Ｌ１に接続されている。従って、第５トランジスタＴｒ１５のドレイン電流は、定電流源Ａ１が流す定電流から第４トランジスタＴｒ１４のドレイン電流を引いた電流値になる。

すなわち、制御信号Ｓｌｆの電圧Ｖｌｆに対する第５トランジスタＴｒ１５のドレイン電流の関係と、制御信号Ｓｌｆの電圧Ｖｌｆに対する第４トランジスタＴｒ１４のドレイン電流の関係は逆になる。詳述すると、制御信号Ｓｌｆの電圧Ｖｌｆが大きいほど、第５トランジスタＴｒ１５のドレイン電流が小さくなり、反対に、制御信号Ｓｌｆの電圧Ｖｌｆが小さいほど、第５トランジスタＴｒ１５のドレイン電流が大きくなる。

第６トランジスタＴｒ１６は、そのドレインが第７トランジスタＴｒ１７のドレインと、第２及び第７トランジスタＴｒ１２，Ｔｒ１７のゲートに接続され、そのソースが電源電圧線Ｌ１に接続されている。第６トランジスタＴｒ１６は、そのゲートがノードＮ８（第４トランジスタＴｒ１４のドレイン、第５トランジスタＴｒ１５のゲート）に接続されている。第７トランジスタＴｒ１７は、そのゲート・ドレインがお互いに接続され、そのソースがグランド線Ｌ２に接続されている。

第５〜第７トランジスタＴｒ１５〜Ｔｒ１７はカレントミラーを構成している。従って、第５〜第７トランジスタＴｒ１５〜Ｔｒ１７のドレイン電流は、第５〜第７トランジスタＴｒ１５〜Ｔｒ１７のサイズ比に基づく電流値になっている。例えば、第５〜第７トランジスタＴｒ１５〜Ｔｒ１７のサイズ比が１対１の場合には同じ電流値になる。

すなわち、出力部２４は、制御信号Ｓｌｆの電圧Ｖｌｆが大きくなるほど、第５〜第７トランジスタＴｒ１５〜Ｔｒ１７のドレイン電流を小さくする。反対に、出力部２４は、制御信号Ｓｌｆの電圧レベルが小さくなるほど、第５〜第７トランジスタＴｒ１５〜Ｔｒ１７のドレイン電流を大きくする。

反転増幅回路６７は、第１実施形態と同様に、ＣＭＯＳトランジスタよりなり、水晶振動子６５及び帰還抵抗６６と並列に接続されている。反転増幅回路６７は、電源電圧線Ｌ１との間にＰチャネルＭＯＳトランジスタからなる第１トランジスタＴｒ１１を介在し、グランド線Ｌ２との間にＮチャネルＭＯＳトランジスタからなる第２トランジスタＴｒ１２を介在している。

第１トランジスタＴｒ１１は、そのドレインが反転増幅回路６７に接続され、そのソースが電源電圧線Ｌ１に接続されている。第１トランジスタＴｒ１１のゲートは、出力部２４が有するノードＮ８（第４トランジスタＴｒ１４のドレイン、第５及び第６トランジスタＴｒ１５，Ｔｒ１６のゲート）に接続されている。

第２トランジスタＴｒ１２は、そのドレインが反転増幅回路６７に接続され、そのソースがグランド線Ｌ２に接続されている。第２トランジスタＴｒ１２のゲートは、出力部２４が有する第６トランジスタＴｒ１６のドレイン（第７トランジスタＴｒ１７のドレイン及びゲート）に接続されている。

このような構成により、第１トランジスタＴｒ１１が第５及び第６トランジスタＴｒ１５，Ｔｒ１６とカレントミラーを構成する。従って、第１、第５及び第６トランジスタＴｒ１１，Ｔｒ１５，Ｔｒ１６のドレイン電流は、第１、第５及び第６トランジスタＴｒ１１，Ｔｒ１５，Ｔｒ１６のサイズ比に基づく電流値になっている。例えば、第１、第５及び第６トランジスタＴｒ１１，Ｔｒ１５，Ｔｒ１７のサイズ比が１対１の場合には同じ電流値になる。

従って、可変駆動回路５ａは、制御信号Ｓｌｆの電圧Ｖｌｆが小さくなるほど、第１及び第２トランジスタＴｒ１１，Ｔｒ１２のドレイン電流を大きくする。反対に、可変駆動回路５は、制御信号Ｓｌｆの電圧Ｖｌｆが大きくなるほど、第１及び第２トランジスタＴｒ１１，Ｔｒ１２のドレイン電流を小さくする。

換言すると、可変駆動回路５ａは、制御信号Ｓｌｆの電圧Ｖｌｆが低い（起動時）には、駆動能力を大きくし、早く水晶振動子６５から出力される正弦波信号を増幅する。反対に、可変駆動回路５ａは、制御信号Ｓｌｆの電圧Ｖｌｆが高い（通常時）には、駆動能力を小さくし、バッファ回路６８から出力される基準信号Ｓｒにのるノイズを小さくする。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）可変駆動回路５ａは、制御信号Ｓｌｆの電圧Ｖｌｆに応じて、駆動能力を増減する。

このため、可変駆動回路５ａは、第１実施形態と比べて、駆動能力を増減したときの水晶発振回路１から出力される基準信号Ｓｒの変動を小さくすることができる。つまり、第１実施形態では、可変駆動回路５は、段階的に駆動能力を増減していた。第２実施形態では、可変駆動回路５ａは、連続的に駆動能力を増減しているため、第１実施形態に比べて、駆動能力を増減したときの水晶発振回路１から出力される基準信号Ｓｒの変動を小さくすることができる。

さらに、第１実施形態では、電圧検出回路２において、可変駆動回路５の駆動能力の可変数分、コンパレータ数が必要になる。第２実施形態では、電圧検出回路２は必要ないため、回路規模を削減することができる。
（第３実施形態）
以下、第３実施形態を図９〜図１１に従って説明する。

上記の第１実施形態では、ＰＬＬ回路５０ａは、クロック信号Ｃｌｋの周波数をＶＣＯ６０にて制御していた。第３実施形態では、ＰＬＬ回路５０ｂは、クロック信号Ｃｌｋの周波数を電流制御発振器（ＩＣＯ）３０にて制御している。

このため、図９に示すように、ＰＬＬ部５１ｂは、ループフィルタ５９から出力される制御信号Ｓｌｆの電圧Ｖｌｆを電流値に変換し、その変換された同じ値の電流値の第１及び第２出力電流Ｉｏ１，Ｉｏ２をＩＣＯ３０及び水晶発振回路１にそれぞれ出力する電圧電流変換器３１を設けている。この変更に伴い、本実施形態の水晶発振回路１では、電圧検出回路２を電流検出回路３２に変更している。

上記の構成以外は、第１実施形態と同じ構成になっているため、説明の便宜上、説明を省略する。
図１０に示すように、電圧電流変換器３１は、アンプ回路ＡＭＰ２、ＰチャネルＭＯＳトランジスタからなる第１〜第３トランジスタＴｒ２１〜Ｔｒ２３、第１抵抗Ｒ２１を有している。

アンプ回路ＡＭＰ２は、非反転入力端子が第１トランジスタＴｒ２１と第１抵抗Ｒ２１との接続点（ノードＮ２１）に接続され、反転入力端子がループフィルタ５９から制御信号Ｓｌｆが入力される。アンプ回路ＡＭＰ２は、その出力端子から第１〜第３トランジスタＴｒ２１〜Ｔｒ２３のゲートに第２変換信号Ｓｃ２を出力する。

第１トランジスタＴｒ２１は、そのドレインが第１抵抗Ｒ２１を介してグランド線Ｌ２と接続され、そのソースが電源電圧線Ｌ１に接続されている。第２トランジスタＴｒ２２は、そのドレインがＩＣＯ３０と接続され、そのドレイン電流（第１出力電流Ｉｏ１）をＩＣＯ３０に出力している。第２トランジスタＴｒ２２は、そのソースが電源電圧線Ｌ１に接続されている。

第３トランジスタＴｒ２３は、そのドレインが電流検出回路３２と接続され、そのドレイン電流（第２出力電流Ｉｏ２）を電流検出回路３２に出力している。第３トランジスタＴｒ２３は、そのソースが電源電圧線Ｌ１に接続されている。

そして、第１〜第３トランジスタＴｒ２１〜Ｔｒ２３はカレントミラーを構成している。従って、第１〜第３トランジスタＴｒ２１〜Ｔｒ２３のドレイン電流は、第１〜第３トランジスタＴｒ２１〜Ｔｒ２３のサイズ比に基づく電流値になっている。例えば、第１〜第３トランジスタＴｒ２１〜Ｔｒ２３のサイズ比が１対１の場合には同じ電流値になる。

電圧電流変換器３１は、制御信号Ｓｌｆの電圧Ｖｌｆに応じて第１及び第２出力電流Ｉｏ１，Ｉｏ２を流している。つまり、電圧電流変換器３１は、制御信号Ｓｌｆの電圧Ｖｌｆが大きいほど、第１及び第２出力電流Ｉｏ１，Ｉｏ２を大きくする。反対に、電圧電流変換器３１は、制御信号Ｓｌｆの電圧Ｖｌｆが小さいほど、第１及び第２出力電流Ｉｏ１，Ｉｏ２を小さくする。

換言すると、電圧電流変換器３１は、制御信号Ｓｌｆの電圧Ｖｌｆを第１及び第２出力電流Ｉｏ１，Ｉｏ２に電圧電流変換し、その第１出力電流Ｉｏ１をＩＣＯ３０に出力し、第２出力電流Ｉｏ２を電流検出回路３２に出力している。従って、第１及び第２出力電流Ｉｏ１，Ｉｏ２は、図５に示す制御信号Ｓｌｆと同じように、ＰＬＬ回路５０ａが起動すると、０Ａからクロック信号Ｃｌｋを予め設定された周波数（目標周波数）にするための目標電流値まで徐々に立ち上がり、この目標電流値にて一定になる。

図１１に示すように、電流検出回路３２は、ＰチャネルＭＯＳトランジスタからなる第５トランジスタＴｒ２５、ＮチャネルＭＯＳトランジスタからなる第６トランジスタＴｒ２６、定電流源Ａ２、Ｎ個の第１〜第Ｎ電流出力部Ｅ１〜Ｅｎを有している。

第５トランジスタＴｒ２５は、そのドレイン及びゲートが接続され、そのドレイン及びゲートが定電流源Ａ２を介してグランド線Ｌ２に接続されている。また、第５トランジスタＴｒ２５のソースが電源電圧線Ｌ１に接続されている。このような構成により、第５トランジスタＴｒ２５のドレイン電流は、定電流源Ａ２が流す定電流と電流値が同じになっている。

第６トランジスタＴｒ２６は、そのドレイン及びゲートが接続され、そのドレイン及びゲートに電圧電流変換器３１から第２出力電流Ｉｏ２が入力される。また、第６トランジスタＴｒ２６のソースがグランド線Ｌ２に接続されている。このような構成により、第６トランジスタＴｒ２６のドレイン電流は、入力される第２出力電流Ｉｏ２と同じ電流値になっている。

第１〜第Ｎ電流出力部Ｅ１〜Ｅｎは、ＰチャネルＭＯＳトランジスタからなる第７トランジスタＴｒ２７、ＮチャネルＭＯＳトランジスタからなる第８トランジスタＴｒ２８、インバータ回路３５をそれぞれ有している。

各電流出力部Ｅ１〜Ｅｎの第７トランジスタＴｒ２７は、そのドレインが第８トランジスタＴｒ２８のドレインとインバータ回路３５の入力端子に接続され、そのソースが電源電圧線Ｌ１に接続されている。第７トランジスタＴｒ２７は、そのゲートが第５トランジスタＴｒ２５のゲートと、他の全ての電流出力部Ｅ１〜Ｅｎの第７トランジスタＴｒ２７のゲートに接続されている。

各電流出力部Ｅ１〜Ｅｎの第８トランジスタＴｒ２８は、そのソースがグランド線Ｌ２に接続されている。第８トランジスタＴｒ２８は、そのゲートが第６トランジスタＴｒ２６のゲートと、他の全ての電流出力部Ｅ１〜Ｅｎの第８トランジスタＴｒ２８のゲートに接続されている。

このような構成により、第５及び第７トランジスタＴｒ２５，Ｔｒ２７がカレントミラーを構成している。従って、第５及び第７トランジスタＴｒ２５，Ｔｒ２７のドレイン電流は、第５及び第７トランジスタＴｒ２５，Ｔｒ２７のサイズ比に基づく電流値になっている。例えば、第５及び第７トランジスタＴｒ２５，Ｔｒ２７のサイズ比が１対１の場合には同じ電流値になる。また、第６及び第８トランジスタＴｒ２６，Ｔｒ２８もカレントミラーを構成している。従って、第６及び第８トランジスタＴｒ２６，Ｔｒ２８のドレイン電流は、第６及び第８トランジスタＴｒ２６，Ｔｒ２８のサイズ比に基づく電流値になっている。例えば、第６及び第８トランジスタＴｒ２６，Ｔｒ２８のサイズ比が１対１の場合には同じ電流値になる。

各電流出力部Ｅ１〜Ｅｎのインバータ回路３５は、第７及び第８トランジスタＴｒ２７，Ｔｒ２８の接続点（ノードＮ２２）の電位を反転して図２に示す可変駆動回路５にそれぞれ第１〜第Ｎ設定信号Ｓｓ１〜ＳｓＮとして出力する。詳述すると、インバータ回路３５は、第７トランジスタＴｒ２７のドレイン電流が第８トランジスタＴｒ２８のドレイン電流以上のとき、ノードＮ２２の電位がＨレベルになり、Ｌレベルの第１設定信号Ｓｓ１を出力する。反対に、インバータ回路３５は、第７トランジスタＴｒ２７の第８トランジスタＴｒ２８のドレイン電流より小さいと、ノードＮ２２の電位がＬレベルになり、インバータ回路３５はＨレベルの第１設定信号Ｓｓ１を出力する。

このように、各電流出力部Ｅ１〜Ｅｎは、第７トランジスタＴｒ２７のドレイン電流と、第８トランジスタＴｒ２８のドレイン電流を比較し、その比較結果に応じて各電流出力部Ｅ１〜Ｅｎのインバータ回路３５から出力される第１〜第Ｎ設定信号Ｓｓ１〜ＳｓＮの論理値を決定している。

つまり、各電流出力部Ｅ１〜Ｅｎは、第７トランジスタＴｒ２７のドレイン電流が第８トランジスタＴｒ２８のドレイン電流以上のとき、ノードＮ２２の電位がＨレベルになり、各インバータ回路３５はそれぞれＬレベルの第１〜第Ｎ設定信号Ｓｓ１〜ＳｓＮを出力する。各電流出力部Ｅ１〜Ｅｎは、第７トランジスタＴｒ２７のドレイン電流が第８トランジスタＴｒ２８のドレイン電流より小さいと、ノードＮ２２の電位がＬレベルになり、各インバータ回路３５はそれぞれＨレベルの第１〜第Ｎ設定信号Ｓｓ１〜ＳｓＮを出力する。

なお、ここで、第１〜第Ｎ電流出力部Ｅ１〜Ｅｎにおいて、第７トランジスタＴｒ２７以外のトランジスタは、そのトランジスタサイズが全て同じサイズになっている。そして、第１〜第Ｎ電流出力部Ｅ１〜Ｅｎの第７トランジスタＴｒ２７のゲートサイズは、第１〜第Ｎ電流出力部Ｅ１〜Ｅｎの順にて大きくなっている。

詳述すると、第１〜第Ｎ電流出力部Ｅ１〜Ｅｎの順にて第７トランジスタＴｒ２７のドレイン電流が大きくなるように、そのゲートサイズをそれぞれ設定している。本実施形態では、第１〜第Ｎ電流出力部Ｅ１〜Ｅｎの第７トランジスタＴｒ２７のドレイン電流は、順番に、第１電流出力部Ｅ１の第７トランジスタＴｒ２７のドレイン電流の整数倍になっている。

例えば、第２電流出力部Ｅ２の第７トランジスタＴｒ２７のドレイン電流は、第１電流出力部Ｅ１の第７トランジスタＴｒ２７のドレイン電流の２倍になる。第３電流出力部Ｅ３の第７トランジスタＴｒ２７のドレイン電流は、第１電流出力部Ｅ１の第７トランジスタＴｒ２７のドレイン電流の３倍になる。さらに、第Ｎ電流出力部Ｅｎの第７トランジスタＴｒ２７のドレイン電流は、第１電流出力部Ｅ１の第７トランジスタＴｒ２７のドレイン電流のＮ倍になる。

そして、第１〜第Ｎ電流出力部Ｅ１〜Ｅｎから出力される第１〜第Ｎ設定信号Ｓｓ１〜ＳｓＮは、第２出力電流Ｉｏ２が増大していくと、それに相対して、第１設定信号Ｓｓ１から順番に、ＬレベルからＨレベルに反転していくようにしている。

つまり、電流検出回路３２は、第２出力電流Ｉｏ２が大きくなるほど、Ｌレベルとなる第１〜第Ｎ設定信号Ｓｓ１〜ＳｓＮの数が少なくなる。反対に、電流検出回路３２は、第２出力電流Ｉｏ２が小さくなるほど、Ｌレベルとなる第１〜第Ｎ設定信号Ｓｓ１〜ＳｓＮの数が多くなる。

この結果、第２出力電流Ｉｏ２が大きくなるほど、図２に示す可変駆動回路５の駆動能力が小さくなり、水晶発振回路１から出力される基準信号Ｓｒにのるノイズの電圧レベルを小さくしている。反対に、第２出力電流Ｉｏ２が小さくなるほど、可変駆動回路５の駆動能力が大きくなり、水晶発振回路１の水晶振動子６５が出力する正弦波信号を早く増幅している。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）上記のように制御信号Ｓｌｆの電圧Ｖｌｆを電圧電流変換された電流値に応じてクロック信号Ｃｌｋの周波数を増減するＩＣＯ３０を有する構成でも、第１実施形態と同じ効果を得ることができる。

尚、上記実施の形態は、以下の態様で実施してもよい。
・上記第１実施形態において、電圧検出回路２は、クロック信号Ｃｌｋが予め設定された周波数（目標周波数）になるための目標電圧値Ｖ１より低く、且つ、ほぼ目標電圧値Ｖ１と同じ電圧値をＮ個に区分し、どの区分にそのときの制御信号Ｓｌｆの電圧レベルが入っているかを検出していた。これに限らず、電圧検出回路２は、図１２に示すように、制御信号Ｓｌｆが急激に立ち上がる部分をＮ個に区分し、どの区分にそのときの制御信号Ｓｌｆの電圧Ｖｌｆが入っているかを検出してもよい。

これによって、電圧検出回路２は、クロック信号Ｃｌｋが目標周波数と一致（ロック）した状態において、可変駆動回路５の駆動能力の切替えによる制御信号Ｓｌｆの電圧変動などの小さな制御信号Ｓｌｆの電圧変動に対して、検出した区分を変更しない。この結果、ＰＬＬ回路５０ａは、クロック信号Ｃｌｋの周波数を目標周波数と一致（ロック）した状態を維持することができる。

・上記第３実施形態において、電流検出回路３２は、クロック信号Ｃｌｋが予め設定された周波数（目標周波数）になるための目標電流値より低く、且つ、ほぼ目標電流値と同じ電圧値をＮ個に区分し、どの区分にそのときの制御信号Ｓｌｆの電流値が入っているかを検出していた。これに限らず、電流検出回路３２は、第１出力電流Ｉｏ１が急激に立ち上がる部分をＮ個に区分し、制御信号Ｓｌｆの電流値が入っているかを検出してもよい。

これによって、電流検出回路３２は、クロック信号Ｃｌｋが目標周波数と一致（ロック）した状態において、可変駆動回路５の駆動能力の切替えによる第１出力電流Ｉｏ１の小さな電流変動などに対して、検出した区分を変更しない。この結果、ＰＬＬ回路５０ｂは、クロック信号の周波数を目標周波数と一致（ロック）した状態を維持することができる。
・上記実施形態において、ＰＬＬ部５１ａ，５１ｂは、電源電圧Ｖｃｃが供給されると、動作を開始していた。これに限らず、ＰＬＬ部５１ａ，５１ｂは、電源電圧Ｖｃｃが供給されると、予め定めた時間経過後に、動作を開始してもよい。

詳述すると、ＰＬＬ部５１ａ，５１ｂは、水晶発振回路１から出力される基準信号Ｓｒをカウントする周知な回路構成のカウンタを有している。カウンタは、ＰＬＬ部５１ａ，５１ｂに電源電圧Ｖｃｃが供給されると、基準信号Ｓｒのカウントを開始し、予め設定された時間、例えば１０ｍｓ経過した後に、ＰＬＬ部５１ａ，５１ｂの動作を開始するようにしてもよい。

これによって、水晶発振回路１は、電源電圧Ｖｃｃが供給された初期状態において、基準信号Ｓｒが不安定になっているため、この不安定の期間が経過してからＰＬＬ部５１ａ，５１ｂの動作を開始することができる。この結果、ＰＬＬ回路５０ａ，５０ｂは、クロック信号Ｃｌｋを安定的に出力することができる。
・上記実施形態において、ＰＬＬ回路５０ａ，５０ｂは、クロック信号Ｃｌｋの周波数を予め設定された周波数（目標周波数）と一致（ロック）した後でも、水晶発振回路１の可変駆動回路５，５ａの駆動能力を切替えることができた。これに限らず、ＰＬＬ回路５０ａ，５０ｂは、クロック信号Ｃｌｋの周波数を目標周波数と一致（ロック）した場合、その後に水晶発振回路１の可変駆動回路５の駆動能力を一定にしてもよい。

詳述すると、ＰＬＬ回路５０ａ，５０ｂは、位相比較器５７から出力されるアップ信号Ｓｕｐ及びダウン信号Ｓｄｏに基づいて、クロック信号Ｃｌｋの周波数が目標周波数と一致（ロック）を検出する周知な回路構成のロック検出器を有している。ロック検出器は、ロックを検出すると、水晶発振回路１の可変駆動回路５の駆動能力を一定にしてもよい。

これによって、ＰＬＬ回路５０ａ，５０ｂは、クロック信号Ｃｌｋの周波数を目標周波数と一致（ロック）した場合、制御信号Ｓｌｆの電圧Ｖｌｆの瞬時低下などによって、制御信号Ｓｌｆの電圧レベルが瞬時低下しても、制御信号Ｓｌｆの電圧Ｖｌｆを維持することができる。この結果、ＰＬＬ回路５０ａ，５０ｂは、クロック信号Ｃｌｋの周波数と目標周波数と一致（ロック）した状態を維持することができる。
・上記実施形態において、水晶発振回路１は、可変駆動回路５の駆動能力を変更して水晶振動子６５から出力される正弦波信号の増幅率を変更していた。水晶発振回路１は、帰還抵抗６６の抵抗値を変更して水晶振動子６５から出力される正弦波信号の増幅率を変更してもよい。
・上記実施形態において、反転増幅回路６７は、ＣＭＯＳトランジスタで構成されていたが、これに限らず、バイポーラトランジスタで構成してもよい。

上述する実施形態によれば、クロック発振器に入力される制御信号に応じて、発振部の駆動回路の駆動能力を制御することができる。このため、ＰＬＬ回路のクロック信号の周波数が所定の周波数から離れているとき、駆動回路の駆動能力を大きくし、ＰＬＬ回路のクロック信号の周波数が所定の周波数に近いとき、駆動回路の駆動能力を小さくする。この結果、ＰＬＬ回路のクロック信号の周波数が所定の周波数に近いとき、基準信号にのるノイズを低減することができる。さらに、駆動回路の駆動能力を制御するときに、基準信号の位相のずれを低減する。この結果、ＰＬＬ回路は、基準信号に基づいてクロック信号を生成するため、クロック信号を安定的に生成することができる。

１ 発振部（水晶発振回路）
２，２３ 検出部（電圧検出回路、電流検出回路）
５，５ａ 駆動回路（可変駆動回路）
５０，５０ａ ＰＬＬ回路
５１，５１ａ ＰＬＬ部
５５ 分周器（第１分周器）
５７ 位相比較器
５８ チャージポンプ
５９ ループフィルタ
３０，６０ クロック発振器（ＶＣＯ、ＩＣＯ）
６７ 駆動部（反転増幅回路）
Ｃｌｋ クロック信号
Ｄ１〜Ｄｎ 調整部（第１〜第Ｎ可変駆動部）
Ｓｌｆ，Ｉｏ１ 制御信号（第１出力電流）
Ｓｐ 帰還信号（帰還クロック信号）
Ｓｒ 基準信号

Claims (9)

1. 発振部とＰＬＬ部を有し、
   前記発振部は、
   振動子からの生成される信号を増幅することにより基準信号を生成する駆動回路を有し、
   前記ＰＬＬ部は、
   制御信号に基づいてクロック信号を出力するクロック発振器と、
   前記基準信号と、前記クロック信号に基づく帰還信号との位相を比較する位相比較器と、
   前記位相比較器の比較結果に基づいた判定信号を出力するチャージポンプと、
   前記判定信号を平滑して前記制御信号を生成するループフィルタと
   を有し、
   前記制御信号が前記クロック信号の周波数を増加させる方向に変化する場合に、前記駆動回路の駆動能力を低下させることを特徴とするＰＬＬ回路。
2. 発振部とＰＬＬ部を有し、
   前記発振部は、
   振動子からの生成される信号を増幅することにより基準信号を生成する駆動回路を有し、
   前記ＰＬＬ部は、
   制御信号に基づいてクロック信号を出力するクロック発振器と、
   前記基準信号と、前記クロック信号に基づく帰還信号との位相を比較する位相比較器と、
   前記位相比較器の比較結果に基づいた判定信号を出力するチャージポンプと、
   前記判定信号を平滑して前記制御信号を生成するループフィルタと
   を有し、、
   前記発振部は、
   予め設定された電圧値を区分し、前記制御信号の電圧値がどの区分に入るかを検出する検出部を備え、
   前記検出部が検出する区分に応じて前記駆動回路の駆動能力を段階的に低下させることを特徴とするＰＬＬ回路。
3. 発振部とＰＬＬ部を有し、
   前記発振部は、
   振動子からの生成される信号を増幅することにより基準信号を生成する駆動回路を有し、
   前記ＰＬＬ部は、
   制御信号に基づいてクロック信号を出力するクロック発振器と、
   前記基準信号と、前記クロック信号に基づく帰還信号との位相を比較する位相比較器と、
   前記位相比較器の比較結果に基づいた判定信号を出力するチャージポンプと、
   前記判定信号を平滑して前記制御信号を生成するループフィルタと
   を有し、
   前記発振部は、
   予め設定された電流値を区分し、前記制御信号の電流値がどの区分に入るかを検出する検出部を有し、
   前記検出部が検出する区分に応じて前記駆動回路の駆動能力を段階的に低下させることを特徴とするＰＬＬ回路。
4. 請求項１〜３のいずれか一項に記載のＰＬＬ回路であって、
   前記発振部はカウンタを有し、
   前記カウンタは、前記基準信号をカウントし、前記発振部の動作安定後に前記駆動回路の駆動能力を制御することを特徴とするＰＬＬ回路。
5. ＰＬＬ回路における発振部への入力であって基準信号に基づいて生成され前記発振部の出力の周波数を制御する入力を検出する検出部と、
   振動子に接続され、前記振動子を駆動して前記ＰＬＬ回路に前記基準信号を出力する駆動部と、
   前記検出部の検出結果に基づいて、前記駆動部の駆動能力を調整する調整部と
   を有し、
   前記調整部は、前記発振部への入力が前記発振部の出力信号の周波数を増加させる方向に変化する場合に、前記駆動能力を低下させることを特徴とする発振装置。
6. 請求項５に記載の発振装置であって、
   前記調整部は、前記振動子に並列接続する抵抗部を有し、前記抵抗部の抵抗値を増加させることにより前記駆動能力を低下させることを特徴とする発振装置。
7. 請求項５又は６に記載の発振装置であって、
   前記調整部は、前記振動子に並列接続するバッファを有し、前記バッファの駆動能力を低下させることにより前記駆動能力を低下させることを特徴とする発振装置。
8. ＰＬＬ回路における発振部への入力であって基準信号に基づいて生成され前記発振部の出力の周波数を制御する入力を検出する検出部と、
   振動子に接続され、前記振動子を駆動して前記ＰＬＬ回路に前記基準信号を出力する駆動部と、
   前記検出部の検出結果に基づいて、前記駆動部の駆動能力を調整する調整部と
   を有し、
   前記検出部は、複数の検出値に基づいて前記発振部への入力を検出し、
   前記調整部は、前記検出部が検出する前記複数の検出値に対応した検出結果に基づいて前記駆動能力を段階的に低下させることを特徴とする発振装置。
9. 請求項５〜８のいずれか１項に記載の発振装置であって、
   前記発振部への入力は、前記ＰＬＬ回路における位相比較結果に基づくアナログ信号であることを特徴とする発振装置。

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