KR100738960B1 - 피엘엘 및 그 제어방법 - Google Patents

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Abstract

본 발명은 기준 클럭과 피드백 클럭의 위상 차이에 따라 충전소자를 충전 또는 방전시키고 상기 충전소자의 전압 레벨을 이용하여 상기 기준 클럭의 위상과 상기 피드백 클럭의 위상이 일치되도록 상기 피드백 클럭의 위상을 보정하는 위상 검출 및 보정수단, 피엘엘 주파수에 상응하는 소정 디지털 코드에 따른 아날로그 전압을 생성하여 상기 충전소자에 충전시키는 디지털/아날로그 변환수단(Digital to Analog Converter), 및 동작 개시 신호의 입력에 응답하여 상기 디지털/아날로그 변환수단과 상기 충전소자를 연결시키는 스위칭수단을 포함한다.
PLL, DAC, FSM

Description

피엘엘 및 그 제어방법{Phase Locked Loop and Control Method of the same}
도 1은 종래의 기술에 따른 PLL의 구성을 나타낸 블록도,
도 2는 본 발명에 따른 PLL의 구성을 나타낸 블록도,
도 3은 본 발명에 따른 DAC의 내부 구성을 나타낸 회로도,
도 4는 본 발명에 따른 증폭부의 내부 구성을 나타낸 회로도,
도 5는 본 발명에 따른 코드 설정부의 동작상태를 설명하기 위한 플로우챠트,
도 6은 본 발명에 따른 PLL의 록킹 및 리록킹 시간을 시뮬레이션한 결과를 예시한 파형도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
200: 위상 검출 및 보정수단
210: 기준 클럭 생성부 220: 위상 검출부
230: 챠지 펌프 240: 바이어스 생성부
250: VCO 260: 디코더
270: 기준전압 생성부 280: 루프 필터
290: 버퍼 300: 분주부
310: 시작신호 생성부 320: DAC
330: 증폭부 340: 스위칭부
350: 비교부 360: 코드 설정부
본 발명은 록킹 동작이 신속하게 이루어지도록 한 피엘엘(Phase Locked Loop: 이하, PLL) 및 그 제어방법에 관한 것이다.
종래의 기술에 따른 PLL은 도 1에 도시된 바와 같이, 기준 클럭 생성부(10), 위상 검출부(20), 챠지 펌프(30), 바이어스 생성부(40), VCO(Voltage Controlled Oscillator)(50), 디코더(60), 기준전압 생성부(70), 가변저항(R1)과 커패시터(C1)로 이루어진 루프 필터(80), 버퍼(90), 분주부(100)를 포함하여 구성된다.
이와 같이 구성된 종래의 PLL은 상기 위상 검출부(20)에서 상기 기준 클럭 생성부(10)가 외부 클럭(CLK_ext)을 이용하여 생성한 기준 클럭과 피드백된 VCO(50) 출력 클럭의 위상 차이를 검출하여 검출신호를 출력한다.
상기 디코더(60)는 기설정된 주파수 데이터(VCO_set)를 디코딩하여 상기 기준전압 생성부(70)의 기준전압 레벨과 상기 루프 필터(80)의 가변저항(R1) 값을 설정한다.
상기 위상 검출부(20)에서 출력된 검출신호에 따라 상기 기준전압 생성부(70)에서 출력된 기준전압 레벨에 상응하여 상기 챠지 펌프(30)에서 상기 루프 필터(80)에 공급되는 전류량이 조절된다.
상기 바이어스 생성부(40)는 상기 루프 필터(80)에 충전된 전하량에 상응하는 바이어스(Bias) 전압을 생성한다.
상기 VCO(50)는 상기 바이어스 생성부(40)에서 생성된 바이어스 전압의 레벨에 따른 주파수를 갖는 클럭을 생성한다.
상기 VCO(50)에서 출력된 클럭은 버퍼(90)를 통해 PLL이 적용되는 시스템에서 인식 가능한 전압레벨로 버퍼링되고 분주부(100)를 통해 상기 위상 검출부(20)에서 비교 가능한 주파수로 분주되어 상기 위상 검출부(20)에 피드백된다.
시스템 정상 동작 모드에서 상기 PLL은 상술한 일련의 과정을 반복하여 시스템에서 요구하는 클럭 주파수 위상의 록킹(Locking) 동작을 수행한다.
한편, 상술한 종래의 PLL은 전력소비가 큰 장치이다. 따라서 PLL이 적용되는 시스템이 전력소비를 최소화하기 위한 동작 모드 예를 들어, 파워 다운 모드(Power Down Mode)로 진입하면, 상기 PLL 또한 전력소비를 줄이기 위하여 동작을 멈추게 된다.
특히, PLL이 적용되는 시스템이 반도체 메모리일 경우, PLL의 소비전력은 반도체 메모리의 동작특성을 좌우하는 매우 중요한 요소가 될 수 있다.
이와 같이 시스템이 파워 다운 모드 구간동안 루프 필터(80)는 방전하므로 충전전압 레벨이 강하된다. 따라서 정상 동작 모드로 복귀할 경우, 상기 PLL은 이전 상태를 기억하지 못하고, 상술한 시스템 정상 동작 모드에서와 같은 전 과정을 처음부터 반복하여 클럭 주파수 위상의 리록킹(Re-locking) 동작을 수행한다.
상술한 종래의 기술에 따른 PLL은 다음과 같은 문제점이 있다.
첫째, 클럭 주파수 위상의 록킹 및 리록킹 소요시간이 마이크로 세컨드(micro second) 단위를 넘어 늦게 이루어지므로 이를 적용하는 시스템 성능을 저하시킨다.
둘째, 시스템에서 요구하는 클럭 주파수가 증가할수록 PLL의 소비전력도 증가하는데, 록킹 및 리록킹 시간이 늦으므로 소비전력 또한 그에 따라 증가한다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 클럭 주파수 위상의 록킹 및 리록킹이 신속하게 이루어질 수 있도록 한 피엘엘 및 그 제어방법을 제공함에 그 목적이 있다.
본 발명에 따른 PLL은 기준 클럭과 피드백 클럭의 위상 차이에 따라 충전소자를 충전 또는 방전시키고 상기 충전소자의 전압 레벨을 이용하여 상기 기준 클럭의 위상과 상기 피드백 클럭의 위상이 일치되도록 상기 피드백 클럭의 위상을 보정하는 위상 검출 및 보정수단; 피엘엘 주파수에 상응하는 소정 디지털 코드에 따른 아날로그 전압을 생성하여 상기 충전소자에 충전시키는 디지털/아날로그 변환수단(Digital to Analog Converter); 및 동작 개시 신호의 입력에 응답하여 상기 디지털/아날로그 변환수단과 상기 충전소자를 연결시키는 스위칭수단을 포함함을 특징으로 한다.
본 발명에 따른 PLL은 기준 클럭과 피드백 클럭의 위상 차이에 따라 충전소자를 충전 또는 방전시키고 상기 충전소자의 전압 레벨을 이용하여 상기 기준 클럭 의 위상과 상기 피드백 클럭의 위상이 일치되도록 상기 피드백 클럭의 위상을 보정하는 위상 검출 및 보정수단; 피엘엘에 설정된 주파수에 상응하는 소정 디지털 코드에 따른 아날로그 전압을 생성하는 디지털/아날로그 변환수단(Digital to Analog Converter); 상기 아날로그 전압 레벨과 상기 충전소자 전압 레벨을 비교하여 비교신호를 출력하는 비교수단; 및 파워 다운(Power Down) 신호에 따라 상기 비교신호를 이용하여 상기 아날로그 전압 레벨이 상기 충전소자 전압 레벨과 일치되는 상기 디지털 코드를 검색하여 상기 디지털/아날로그 변환수단에 설정하는 코드 설정수단을 포함함을 또 다른 특징으로 한다.
본 발명에 따른 PLL은 기준 클럭과 피드백 클럭의 위상 차이에 따라 충전소자를 충전 또는 방전시키고 상기 충전소자의 전압 레벨을 이용하여 상기 기준 클럭의 위상과 상기 피드백 클럭의 위상이 일치되도록 상기 피드백 클럭의 위상을 보정하는 위상 검출 및 보정수단; 소정 디지털 코드에 따른 아날로그 전압을 생성하여 상기 충전소자에 충전시키는 디지털/아날로그 변환수단(Digital to Analog Converter); 동작 개시 신호의 입력에 응답하여 상기 디지털/아날로그 변환수단과 상기 충전소자를 연결시키는 스위칭수단; 상기 아날로그 전압 레벨과 상기 충전소자 전압 레벨을 비교하여 비교신호를 출력하는 비교수단; 및 파워 다운(Power Down) 신호에 따라 상기 비교신호를 이용하여 상기 아날로그 전압 레벨이 상기 충전소자 전압 레벨과 일치되는 상기 디지털 코드를 검색하여 상기 디지털/아날로그 변환수단에 설정하는 코드 설정수단을 포함함을 또 다른 특징으로 한다.
본 발명에 따른 PLL의 제어방법은 기준 클럭과 피드백 클럭의 위상 차이에 따라 충전소자를 충전 또는 방전시키고 상기 충전소자의 전압 레벨을 이용하여 상기 기준 클럭의 위상과 상기 피드백 클럭의 위상이 일치되도록 상기 피드백 클럭의 위상을 보정하는 위상 검출 및 보정수단, 디지털/아날로그 변환수단(Digital to Analog Converter), 및 스위칭수단을 포함하는 피엘엘의 제어방법에 있어서, 상기 디지털/아날로그 변환수단을 이용하여 피엘엘 주파수에 상응하는 디지털 코드를 아날로그 전압으로 변환하는 단계; 동작 개시 신호에 따라 상기 스위칭 수단을 제어하여 상기 아날로그 전압을 상기 충전소자에 충전하는 단계; 및 상기 위상 검출 및 보정수단에서 상기 아날로그 전압이 충전된 충전소자의 전압 레벨을 이용하여 위상 검출 및 보정을 수행하는 단계를 포함함을 특징으로 한다.
본 발명에 따른 PLL의 제어방법은 기준 클럭과 피드백 클럭의 위상 차이에 따라 충전소자를 충전 또는 방전시키고 상기 충전소자의 전압 레벨을 이용하여 상기 기준 클럭의 위상과 상기 피드백 클럭의 위상이 일치되도록 상기 피드백 클럭의 위상을 보정하는 위상 검출 및 보정수단, 피엘엘 주파수에 상응하는 디지털 코드를 아날로그 전압으로 변환하는 디지털/아날로그 변환수단(Digital to Analog Converter), 비교수단, 및 코드 설정수단을 포함하는 피엘엘의 제어방법에 있어서, 상기 아날로그 전압 레벨과 상기 충전소자의 전압 레벨을 비교하는 단계; 및 파워 다운(Power Down) 신호에 따라 상기 전압 레벨 비교결과를 이용하여 상기 아날로그 전압 레벨이 상기 충전소자 전압 레벨과 일치되는 상기 디지털 코드를 검색하여 상기 디지털/아날로그 변환수단에 설정하는 단계를 포함함을 또 다른 특징으로 한다.
본 발명에 따른 PLL의 제어방법은 기준 클럭과 피드백 클럭의 위상 차이에 따라 충전소자를 충전 또는 방전시키고 상기 충전소자의 전압 레벨을 이용하여 상기 기준 클럭의 위상과 상기 피드백 클럭의 위상이 일치되도록 상기 피드백 클럭의 위상을 보정하는 위상 검출 및 보정수단, 피엘엘 주파수에 상응하는 디지털 코드를 아날로그 전압으로 변환하는 디지털/아날로그 변환수단(Digital to Analog Converter), 스위칭 수단, 비교수단, 및 코드 설정수단을 포함하는 피엘엘의 제어방법에 있어서, 상기 아날로그 전압 레벨과 상기 충전소자의 전압 레벨을 비교하는 단계; 파워 다운(Power Down) 신호에 따라 상기 전압 레벨 비교결과를 이용하여 상기 아날로그 전압 레벨이 상기 충전소자 전압 레벨과 일치되는 상기 디지털 코드를 검색하여 상기 디지털/아날로그 변환수단에 설정하는 단계; 상기 디지털/아날로그 변환수단을 이용하여 피엘엘 주파수에 상응하는 디지털 코드를 아날로그 전압으로 변환하는 단계; 및 동작 개시 신호에 따라 상기 스위칭 수단을 제어하여 상기 아날로그 전압을 상기 충전소자에 충전하는 단계를 포함함을 또 다른 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 PLL 및 그 제어방법에 따른 실시예를 설명하면 다음과 같다.
도 2는 본 발명에 따른 PLL의 구성을 나타낸 블록도, 도 3은 본 발명에 따른 DAC의 내부 구성을 나타낸 회로도, 도 4는 본 발명에 따른 증폭부의 내부 구성을 나타낸 회로도, 도 5는 본 발명에 따른 코드 설정부의 동작상태를 설명하기 위한 플로우챠트, 도 6은 본 발명에 따른 PLL의 록킹 및 리록킹 시간을 시뮬레이션한 결과를 예시한 파형도이다.
본 발명에 따른 PLL은 도 2에 도시된 바와 같이, 위상 검출 및 보정수단 (200), 시작신호 생성부(310), DAC(Digital to Analog Converter)(320), 증폭부(330), 스위칭부(340), 비교부(350) 및 코드 설정부(360)를 포함하여 구성된다.
상기 위상 검출 및 보정수단은 기준 클럭 생성부(210), 위상 검출부(220), 챠지 펌프(230), 바이어스 생성부(240), VCO(Voltage Controlled Oscillator)(250), 디코더(260), 기준전압 생성부(270), 가변저항(R1)과 커패시터(C1)로 이루어진 루프 필터(280), 버퍼(290), 및 분주부(300)를 포함한다.
상기 기준 클럭 생성부(210)는 외부 클럭(CLK_ext)을 입력받아 록킹 및 리록킹 동작을 수행하기 위한 기준이 되는 기준 클럭을 생성한다.
상기 위상 검출부(220)는 상기 기준 클럭과 피드백된 상기 VCO(250) 출력 클럭의 위상차를 검출하여 상기 챠지 펌프(230)의 구동여부를 결정하는 위상차 검출신호를 출력한다.
상기 챠지 펌프(230)는 상기 위상차 검출신호에 따라 상기 기준전압 생성부(270)에서 출력되는 기준전압에 상응하여 상기 루프 필터(280)에 전류를 공급한다.
상기 바이어스 생성부(240)는 상기 루프 필터(280)의 충전량에 해당하는 바이어스 전압을 생성한다.
상기 VCO(250)는 상기 바이어스 전압에 상응하는 주파수를 갖는 클럭(이하, PLL_CLK)을 생성한다.
상기 디코더(260)는 기설정된 디지털 주파수 데이터(VCO_set)를 디코딩한 디지털 코드(d<0:5>)를 출력하여 상기 기준전압 생성부(270)의 기준전압 레벨과 상기 루프 필터(280)의 가변저항(R1) 값을 설정한다.
상기 기준전압 생성부(270)는 BGR(Band Gap Reference)를 이용하여 구성할 수 있으며, 상기 디코더(260)의 디코딩 값에 따른 기준전압을 생성한다.
상기 루프 필터(280)는 가변저항(R11) 및 커패시터(C11)로 구성되어 상기 챠지 펌프(230)에서 공급되는 전류를 상기 커패시터(C11)에 충전하고, 전류 공급이 없을 경우 상기 커패시터(C11)에 충전된 전류를 방전한다.
상기 버퍼(290)는 상기 PLL_CLK의 전압레벨을 PLL이 적용되는 시스템에서 인식 가능한 전압레벨 즉, CMOS 레벨로 버퍼링한다.
상기 분주부(300)는 상기 버퍼(290)의 출력을 상기 위상 검출부(220)에서 비교 가능한 주파수로 분주하여 상기 위상 검출부(220)로 피드백시킨다.
상기 시작신호 생성부(310)는 파워 다운 종료 신호(이하, PD_exit) 및 파워 업 신호(이하, Power_up) 신호에 따라 펄스 형태의 시작신호를 생성한다.
상기 DAC(320)는 도 3에 도시된 바와 같이, 6비트 커런트 싱크(Current Sink)를 이용하여 구성된다. 즉, 일단이 전원단(VDD)에 연결된 저항(R21), 상기 저항(R21)의 타단과 병렬로 연결되어 상기 디지털 코드(d<0:5>)에 따라 온/오프 되는 스위치로 동작하는 복수개의 제 1 트랜지스터(M11, M21, M31, M41, M51, M61, M71), 상기 복수개의 제 1 트랜지스터(M11, M21, M31, M41, M51, M61, M71) 각각에 대응되도록 연결되며 서로 다른 저항값을 갖는 저항소자로 동작하는 복수개의 제 2 트랜지스터(M12, M22, M32, M42, M52, M62, M72)를 포함한다.
상기 복수개의 제 1 트랜지스터(M11, M21, M31, M41, M51, M61, M71)는 드레인이 상기 저항(R21)의 타단과 공통 연결되고 게이트에 상기 디지털 코드(d<0:5>)를 입력받는다. 상기 복수개의 제 2 트랜지스터(M12, M22, M32, M42, M52, M62, M72)는 드레인이 상기 복수개의 제 1 트랜지스터(M11, M21, M31, M41, M51, M61, M71)의 소오스와 연결되고, 게이트에 상기 저항(R21)의 타단이 공통연결되며, 소오스가 접지된다.
이때 DAC(320)는 디지털 코드(d<0:5>)에 따라 각각 기설정된 전압이 출력될 수 있도록 구성된다. 즉, 디지털 코드(d<0:5>) 값에 해당하는 제 1 트랜지스터(M11, M21, M31, M41, M51, M61, M71)가 턴온됨에 따라 이와 세트를 이루는 제 2 트랜지스터(M12, M22, M32, M42, M52, M62, M72)가 상기 저항(R21)과 연계하여 전원(VDD)을 분압함으로써 전압을 출력한다. 따라서 제 2 트랜지스터(M12, M22, M32, M42, M52, M62, M72)의 저항값은 상기 DAC(320)에 설정된 전압레벨에 맞도록 정해진다.
상기 증폭부(330)는 도 4에 도시된 바와 같이, 제 1 입력단에 상기 DAC(320) 출력전압이 입력되고, 출력단이 상기 루프 필터(280)에 연결되며, 상기 출력단의 출력전압이 제 2 입력단에 피드백되도록 구성된 OTA(Operational Transconductance Amplifier)로 구성된다. 상기 증폭부(330)는 상기 DAC(320)에서 출력된 전압을 증폭하여 상기 스위칭부(340)를 통해 상기 루프 필터(280)에 충전시킨다. 이때 증폭부(330)의 이득이 클수록 루프 필터(280)에 충전하는 시간이 늦어지므로 적정한 이득을 갖도록 설계하여 충전시간이 단축되도록 하였다.
상기 스위칭부(340)는 상기 시작신호 생성부(310)에서 출력된 시작신호의 인에이블 구간동안 온 되어 상기 증폭부(330)의 출력이 상기 루프 필터(280)에 공급 되도록 한다.
상기 비교부(350)는 상기 DAC(320)의 출력 전압 레벨과 상기 루프 필터(280)의 충전전압 레벨을 비교하여 비교신호를 출력한다.
상기 코드 설정부(360)는 바이너리 서치 FSM(Binary Search Finite State Machine)으로 구성되며, 상기 DAC(320)의 출력 전압과 상기 루프 필터(280) 출력 전압의 레벨이 같아지도록 상기 비교부(350)의 출력에 따라 정해진 범위내에서 2진수 검색을 수행하여 상기 DAC(320) 출력 전압 레벨을 업데이트 시킨다. 예를 들어, 상기 코드 설정부(360)에서 2진수 검색을 위한 상태변화는 도 5와 같은 방식으로 이루어진다. 예를 들어, 루프 필터(280)의 전압 레벨과 동일한 전압 레벨을 출력하기 위해 DAC(320)에 설정되어야 할 목표 코드값이 1010이고, 코드 설정부(360)에 설정된 코드값이 0001 ~ 1111이라는 가정 하에 코드 설정부(360)의 동작을 도 5를 참조하여 설명하면 다음과 같다. 물론 상기 코드값 증가에 따라 상기 DAC(320)의 출력전압 레벨도 증가하도록 설정되어 있다.
즉, 코드 설정부(360)는 초기 동작시 설정된 코드값 중에서 중간에 해당하는 값을 선택하도록 설정되어 있다. 따라서 1000을 상기 DAC(320)에 출력하면 DAC(320)는 상기 1000에 따른 전압을 출력하고 비교부(350)는 상기 DAC(320) 출력전압이 루프 필터(280) 출력전압에 비해 낮은 것을 알리는 신호(예를 들어, 로우)를 출력한다. 따라서 상기 코드 설정부(360)는 상기 1000에 비해 큰 방향(Bigger)으로 최대 코드값인 1111과의 중간 값인 1100을 선택하여 상기 DAC(320)에 출력하면, 상기 비교부(350)는 상기 DAC(320) 출력전압이 루프 필터(280) 출력전압에 비 해 높다는 것을 알리는 신호(예를 들어, 하이)를 출력한다. 따라서 상기 코드 설정부(320)는 상기 1100에 비해 작은 방향(Smaller)으로 상기 1000과 상기 1100의 중간값인 1010을 찾아 검색동작을 완료한다.
이와 같이 구성된 본 발명에 따른 PLL이 적용된 시스템이 반도체 메모리라 가정하고, 반도체 메모리의 정상 동작 모드에서의 록킹 동작과, 반도체 메모리가 파워 다운 모드에서 정상 동작 모드로 복귀한 경우의 리록킹 동작을 설명하면 다음과 같다.
먼저, 반도체 메모리의 정상 동작 모드에서의 록킹 동작을 설명하기로 한다.
반도체 메모리의 정상 동작 모드는 전원레벨이 안정화되었음을 알리는 파워 업 신호(이하, Power_up)이 인에이블됨에 따라 개시된다.
따라서 상기 Power_up이 인에이블되면, 상기 디코더(260)가 기설정된 주파수 데이터(VCO_set)를 디코딩하여 출력한 디지털 코드(d<0:5>)에 따라 상기 기준전압 생성부(270)의 기준전압 레벨과 상기 루프 필터(280)의 가변저항(R11) 값 및 상기 분주부(300)의 분주비가 설정된다.
상기 DAC(320)는 상기 디지털 코드(d<0:5>)에 해당하는 전압을 상기 증폭부(330)로 출력하고, 상기 증폭부(330)가 이를 증폭하여 상기 스위칭부(340)를 통해 상기 루프 필터(280)의 커패시터(C11)에 충전시켜 초기 록킹 레벨을 설정한다.
한편, 상기 시작신호 생성부(310)는 상기 Power_up이 인에이블되면, 소정 시간 후 시작신호를 인에이블시킨다.
상기 소정 시간 후 스위칭부(340)는 상기 시작신호 생성부(310)에서 출력된 시작신호에 의해 온 되어 상기 증폭부(330)와 상기 루프 필터(280)를 연결시킨다.
그리고 상기 루프 필터(280)에 설정된 초기 록킹 레벨에 따라 상기 바이어스 생성부(240)가 소정 바이어스 전압을 생성하고, 상기 VCO(250)가 상기 바이어스 전압 레벨에 따른 PLL_CLK를 출력한다.
상기 PLL_CLK가 상기 버퍼(290) 및 상기 분주부(300)를 통해 상기 위상 검출부(220)에 피드백되고, 상기 위상 검출부(220)가 상기 피드백 값을 이용하여 위상 검출 및 보정을 수행하는 과정을 반복하여 록킹 동작이 이루어진다.
종래에는 상술한 초기 록킹 레벨 설정 동작이 없었으나, 본 발명의 실시예는 초기 록킹 레벨 설정 후 록킹 동작이 이루어지므로 실제 위상 검출 및 보정이 이루어지는 위상차는 종래에 비해 아주 작게 된다. 따라서 록킹 동작이 신속하게 이루어진다.
다음으로, 반도체 메모리가 파워 다운 모드를 거쳐 정상 동작 모드로 복귀한 경우의 리록킹 동작을 설명하면 다음과 같다.
반도체 메모리가 파워 다운 모드로 진입하면, 파워 다운 모드 진입신호(이하, PD)가 인에이블된다.
따라서 상기 PD가 인에이블되면, PLL이 완전히 파워 다운 되기 전 소정시간동안 상기 코드 설정부(360)가 상기 비교부(350)의 출력을 이용하여 상기 DAC(320)의 출력전압 레벨을 결정하는 디지털 코드(d<0:5>)를 업데이트 시킨다.
즉, 상기 DAC(320)의 출력 전압레벨은 파워 다운 이전의 정상 동작 모드에서 초기 록킹 전압 레벨을 설정하는 기능을 수행하였을 뿐, 그 이후의 위상차 검출 및 보정에 따라 조정된 상기 루프 필터(280)의 충전 전압레벨과 동일하지는 않다.
따라서 상기 코드 설정부(360)가 상기 비교부(350)의 출력에 따라 도 5를 참조하여 설명한 방식으로 디지털 코드를 검색하는 과정을 반복한다. 그에 따라 DAC(320)의 출력 전압레벨과 상기 루프 필터(280)의 충전전압 레벨이 동일하거나 오차범위 이내에서 가장 근접한 것으로 판단되면 해당 디지털 코드를 자신이 저장하거나 상기 DAC(320)에 저장하여 디지털 코드 업데이트 과정을 완료한다. 이때 코드 설정부(360)가 최종 업데이트된 디지털 코드를 저장하는 것은 DAC(320)가 파워 다운 모드가 진행되는 동안 전원이 차단되어 데이터를 잃을 수 있기 때문이며, 물론 이 경우 상기 코드 설정부(360)는 파워 다운 모드에서도 전원을 공급 받도록 구성된다.
상기 디지털 코드 업데이트 완료후 PLL은 파워 다운된다.
상기 파워 다운 구간동안 상기 루프 필터(280)는 챠지 펌프(230)를 통해 전류를 공급받지 못하므로 충전전압 레벨이 강하된다.
이어서 파워 다운 종료신호(PD_exit)가 인에이블되면, 상기 시작신호 생성부(310)가 펄스 형태의 시작신호를 소정시간 후 인에이블시킨다.
상기 소정시간 동안 디코더(260)가 기설정된 주파수 데이터(VCO_set)를 디코딩하여 출력한 디지털 코드(d<0:5>)에 따라 상기 기준전압 생성부(270)의 기준전압 레벨과 상기 루프 필터(280)의 가변저항(R11) 값 및 상기 분주부(300)의 분주비가 설정된다.
상기 스위칭부(340)는 상기 시작신호 생성부(310)에서 출력된 시작신호에 의해 온 되어 상기 증폭부(330)와 상기 루프 필터(280)를 연결시킨다.
따라서 상기 DAC(320)는 업데이트된 디지털 코드에 따른 전압을 출력한다.
상기 증폭부(330)는 상기 DAC(320)에서 출력된 전압을 증폭하고 상기 스위칭부(340)를 통해 상기 루프 필터(280)의 커패시터(C11)에 충전시킴으로써, 상기 루프 필터(280)의 충전 전압을 초기 록킹 레벨로 설정한다.
이어서 상기 바이어스 생성부(240)가 상기 루프 필터(280)의 충전전압에 따라 소정 바이어스 전압을 생성하고, 상기 VCO(250)가 상기 바이어스 전압 레벨에 따른 PLL_CLK를 출력한다.
상기 PLL_CLK가 상기 버퍼(290) 및 상기 분주부(300)를 통해 상기 위상 검출부(220)에 피드백되고, 상기 위상 검출부(220)가 상기 피드백 값을 이용하여 위상 검출 및 보정을 수행하는 과정을 반복하여 록킹 동작이 이루어진다.
종래와 달리, 본 발명의 실시예에서는 파워 다운 모드에서 상술한 초기 록킹 레벨 설정을 위한 업데이트 동작 및 정상 모드 복귀시의 초기 록킹 레벨 설정 동작이 수행되므로 실제 위상 검출 및 보정이 이루어지는 위상차가 종래에 비해 아주 작아 리록킹 동작이 신속하게 이루어진다.
종래의 기술과 본 발명 실시예의 기술을 대비하여 록킹 및 리록킹 시간을 시뮬레이션한 결과에 대한 파형도가 도 6에 도시되어 있다.
도 6에서 알 수 있는 바와 같이, 종래의 기술에 따른 록킹 및 리록킹(A)에 소요되는 시간은 대략 1500ns이다. 이에 반하여, 본 발명 실시예에 따른 록킹(B1) 에 소요되는 시간은 대략 800ns이고, 본 발명 실시예에 따른 리록킹(B2)에 소요되는 시간은 대략 600ns이다.
결국, 본 발명은 종래의 기술에 비해 록킹 및 리록킹에 소요되는 시간을 1/3 수준으로 감소시킬 수 있음을 알 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 피엘엘 및 그 제어방법은 록킹 및 리록킹에 소요되는 시간을 종래에 비해 큰 폭으로 줄일 수 있으므로 다음과 같은 효과가 있다.
첫째, 클럭 주파수 위상의 신속한 록킹 및 리록킹이 가능하므로 예를 들어,반도체 메모리와 같이 고속 및 저전력을 요하는 시스템에 광범위하게 적용할 수 있으며, 해당 시스템의 성능을 향상시킬 수 있다.
둘째, 클럭 주파수 위상의 신속한 록킹 및 리록킹이 가능하므로 록킹 시간 증가에 따른 소비전력 증가를 방지하여 PLL 자체의 소비전력을 최소화할 수 있다.

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  10. 기준 클럭과 피드백 클럭의 위상 차이에 따라 충전소자를 충전 또는 방전시키고 상기 충전소자의 전압 레벨을 이용하여 상기 기준 클럭의 위상과 상기 피드백 클럭의 위상이 일치되도록 상기 피드백 클럭의 위상을 보정하는 위상 검출 및 보정수단;
    피엘엘에 설정된 주파수에 상응하는 소정 디지털 코드에 따른 아날로그 전압을 생성하는 디지털/아날로그 변환수단(Digital to Analog Converter);
    상기 아날로그 전압 레벨과 상기 충전소자 전압 레벨을 비교하여 비교신호를 출력하는 비교수단; 및
    파워 다운(Power Down) 신호에 따라 상기 비교신호를 이용하여 상기 아날로그 전압 레벨이 상기 충전소자 전압 레벨과 일치되는 상기 디지털 코드를 검색하여 상기 디지털/아날로그 변환수단에 설정하는 코드 설정수단을 포함하는 피엘엘.
  11. 제 10 항에 있어서,
    상기 충전소자는 루프 필터(Loop Filter)인 것을 특징으로 하는 피엘엘.
  12. 제 10 항에 있어서,
    상기 디지털/아날로그 변환수단은
    일단이 전원단에 연결된 제 1 저항,
    상기 제 1 저항의 타단과 병렬로 연결되어 상기 디지털 코드에 따라 온/오프 되는 복수개의 스위치,
    상기 복수개의 스위치 각각에 대응되도록 연결되며 서로 다른 저항값을 갖는 복수개의 제 2 저항을 포함하는 것을 특징으로 하는 피엘엘.
  13. 제 12 항에 있어서,
    상기 복수개의 스위치는 드레인이 상기 제 1 저항의 타단과 공통 연결되고 게이트에 상기 디지털 코드를 입력받는 트랜지스터인 것을 특징으로 하는 피엘엘.
  14. 제 12 항에 있어서,
    상기 복수개의 제 2 저항은 드레인이 상기 복수개의 스위치와 연결되고, 게이트에 상기 제 1 저항의 타단이 공통연결되며, 소오스가 접지된 트랜지스터인 것을 특징으로 하는 피엘엘.
  15. 제 10 항에 있어서,
    상기 파워 다운 신호가 인에이블되고 상기 코드 설정수단의 디지털 코드 설정이 완료된후 피엘엘이 파워 다운 모드로 진입하는 것을 특징으로 하는 피엘엘.
  16. 제 10 항에 있어서,
    상기 코드 설정부는 바이너리 서치 FSM(Binary Search Finite State Machine)으로 구성되는 것을 특징으로 하는 피엘엘.
  17. 기준 클럭과 피드백 클럭의 위상 차이에 따라 충전소자를 충전 또는 방전시키고 상기 충전소자의 전압 레벨을 이용하여 상기 기준 클럭의 위상과 상기 피드백 클럭의 위상이 일치되도록 상기 피드백 클럭의 위상을 보정하는 위상 검출 및 보정수단;
    소정 디지털 코드에 따른 아날로그 전압을 생성하여 상기 충전소자에 충전시키는 디지털/아날로그 변환수단(Digital to Analog Converter);
    동작 개시 신호의 입력에 응답하여 상기 디지털/아날로그 변환수단과 상기 충전소자를 연결시키는 스위칭수단;
    상기 아날로그 전압 레벨과 상기 충전소자 전압 레벨을 비교하여 비교신호를 출력하는 비교수단; 및
    파워 다운(Power Down) 신호에 따라 상기 비교신호를 이용하여 상기 아날로그 전압 레벨이 상기 충전소자 전압 레벨과 일치되는 상기 디지털 코드를 검색하여 상기 디지털/아날로그 변환수단에 설정하는 코드 설정수단을 포함하는 피엘엘.
  18. 제 17 항에 있어서,
    상기 디지털/아날로그 변환수단은
    일단이 전원단에 연결된 제 1 저항,
    상기 제 1 저항의 타단과 병렬로 연결되어 상기 디지털 코드에 따라 온/오프 되는 복수개의 스위치,
    상기 복수개의 스위치 각각에 대응되도록 연결되며 서로 다른 저항값을 갖는 복수개의 제 2 저항을 포함하는 것을 특징으로 하는 피엘엘.
  19. 제 18 항에 있어서,
    상기 복수개의 스위치는 드레인이 상기 제 1 저항의 타단과 공통 연결되고 게이트에 상기 디지털 코드를 입력받는 트랜지스터인 것을 특징으로 하는 피엘엘.
  20. 제 18 항에 있어서,
    상기 복수개의 제 2 저항은 드레인이 상기 복수개의 스위치와 연결되고, 게이트에 상기 제 1 저항의 타단이 공통연결되며, 소오스가 접지된 트랜지스터인 것을 특징으로 하는 피엘엘.
  21. 제 17 항에 있어서,
    상기 동작 개시 신호는 피엘엘이 적용되는 시스템의 파워 업(Power Up) 신호 및 파워 다운(Power Down) 모드에서 정상 동작 모드로 복귀함을 알리는 신호를 포함하는 것을 특징으로 하는 피엘엘.
  22. 제 17 항에 있어서,
    상기 스위칭수단은 상기 동작 개시 신호가 인에이블되고 소정 시간 후 상기 디지털/아날로그 변환수단과 상기 충전소자를 연결시키는 것을 특징으로 하는 피엘엘.
  23. 제 17 항에 있어서,
    상기 디지털/아날로그 변환수단에서 생성된 아날로그 전압을 소정 이득에 따라 증폭하여 상기 스위칭 수단에 출력하는 증폭수단을 더 포함하는 것을 특징으로 하는 피엘엘.
  24. 제 23 항에 있어서,
    상기 증폭수단은 제 1 입력단에 상기 디지털/아날로그 변환수단의 출력전압이 입력되고, 출력단이 상기 충전소자에 연결되며, 상기 출력단의 출력전압이 제 2 입력단에 피드백되도록 구성된 OTA(Operational Trans conductance Amplifier)인 것을 특징으로 하는 피엘엘.
  25. 제 17 항에 있어서,
    상기 파워 다운 신호가 인에이블되고 상기 코드 설정수단의 디지털 코드 설정이 완료된후 피엘엘이 파워 다운 모드로 진입하는 것을 특징으로 하는 피엘엘.
  26. 제 17 항에 있어서,
    상기 코드 설정부는 바이너리 서치 FSM(Binary Search Finite State Machine)으로 구성되는 것을 특징으로 하는 피엘엘.
  27. 삭제
  28. 삭제
  29. 기준 클럭과 피드백 클럭의 위상 차이에 따라 충전소자를 충전 또는 방전시키고 상기 충전소자의 전압 레벨을 이용하여 상기 기준 클럭의 위상과 상기 피드백 클럭의 위상이 일치되도록 상기 피드백 클럭의 위상을 보정하는 위상 검출 및 보정수단, 피엘엘 주파수에 상응하는 디지털 코드를 아날로그 전압으로 변환하는 디지털/아날로그 변환수단(Digital to Analog Converter), 비교수단, 및 코드 설정수단을 포함하는 피엘엘의 제어방법에 있어서,
    상기 아날로그 전압 레벨과 상기 충전소자의 전압 레벨을 비교하는 단계; 및
    파워 다운(Power Down) 신호에 따라 상기 전압 레벨 비교결과를 이용하여 상기 아날로그 전압 레벨이 상기 충전소자 전압 레벨과 일치되는 상기 디지털 코드를 검색하여 상기 디지털/아날로그 변환수단에 설정하는 단계를 포함하는 피엘엘의 제어방법.
  30. 제 29 항에 있어서,
    상기 전압 레벨 비교결과를 이용하여 아날로그 전압 레벨이 상기 충전소자 전압 레벨과 일치되는 상기 디지털 코드를 검색하여 상기 디지털/아날로그 변환수단에 설정하는 단계는
    다수개의 디지털 코드를 상기 디지털/아날로그 변환수단에 입력하여 그에 따른 전압 레벨 비교결과를 확인하는 단계, 및
    상기 전압 레벨 비교결과 상기 아날로그 전압 레벨과 상기 충전소자의 전압 레벨이 일치하면 해당 디지털 코드를 상기 디지털/아날로그 변환수단에 설정하는 단계를 포함하는 것을 특징으로 하는 피엘엘의 제어방법.
  31. 제 29 항에 있어서,
    상기 디지털 코드 검색 및 설정이 완료되면 피엘엘이 파워 다운 모드로 진입하는 것을 특징으로 하는 피엘엘의 제어방법.
  32. 기준 클럭과 피드백 클럭의 위상 차이에 따라 충전소자를 충전 또는 방전시 키고 상기 충전소자의 전압 레벨을 이용하여 상기 기준 클럭의 위상과 상기 피드백 클럭의 위상이 일치되도록 상기 피드백 클럭의 위상을 보정하는 위상 검출 및 보정수단, 피엘엘 주파수에 상응하는 디지털 코드를 아날로그 전압으로 변환하는 디지털/아날로그 변환수단(Digital to Analog Converter), 스위칭 수단, 비교수단, 및 코드 설정수단을 포함하는 피엘엘의 제어방법에 있어서,
    상기 아날로그 전압 레벨과 상기 충전소자의 전압 레벨을 비교하는 단계;
    파워 다운(Power Down) 신호에 따라 상기 전압 레벨 비교결과를 이용하여 상기 아날로그 전압 레벨이 상기 충전소자 전압 레벨과 일치되는 상기 디지털 코드를 검색하여 상기 디지털/아날로그 변환수단에 설정하는 단계;
    상기 디지털/아날로그 변환수단을 이용하여 피엘엘 주파수에 상응하는 디지털 코드를 아날로그 전압으로 변환하는 단계; 및
    동작 개시 신호에 따라 상기 스위칭 수단을 제어하여 상기 아날로그 전압을 상기 충전소자에 충전하는 단계를 포함하는 피엘엘의 제어방법.
  33. 제 32 항에 있어서,
    상기 전압 레벨 비교결과를 이용하여 아날로그 전압 레벨이 상기 충전소자 전압 레벨과 일치되는 상기 디지털 코드를 검색하여 상기 디지털/아날로그 변환수단에 설정하는 단계는
    다수개의 디지털 코드를 상기 디지털/아날로그 변환수단에 입력하여 그에 따른 전압 레벨 비교결과를 확인하는 단계, 및
    상기 전압 레벨 비교결과 상기 아날로그 전압 레벨과 상기 충전소자의 전압 레벨이 일치하면 해당 디지털 코드를 상기 디지털/아날로그 변환수단에 설정하는 단계를 포함하는 것을 특징으로 하는 피엘엘의 제어방법.
  34. 제 32 항에 있어서,
    상기 디지털 코드 검색 및 설정이 완료되면 피엘엘이 파워 다운 모드로 진입하는 것을 특징으로 하는 피엘엘의 제어방법.
  35. 제 32 항에 있어서,
    상기 동작 개시 신호에 따라 상기 스위칭 수단을 제어하여 상기 아날로그 전압을 상기 충전소자에 충전하는 단계는
    피엘엘이 적용되는 시스템의 파워 업(Power Up) 신호 및 파워 다운(Power Down) 모드에서 정상 동작 모드로 복귀함을 알리는 신호가 인에이블되고 소정 시간 후 시작되는 것을 특징으로 하는 피엘엘의 제어방법.
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