JP4374463B2 - 発振周波数制御回路 - Google Patents
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Description
周波数基準信号として、セシウム周波数基準発振器、ルビシウム周波数基準発振器、GPS信号による周波数同期型の基準発振器などが、放送、通信分野のシステムで利用されている。
具体的には、PLL(Phase Locked Loop)回路の位相比較のリファレンス信号、DSP(Digital Signal Processor)、FPGA(Field Programmable Gate Array)などの基準クロック信号、DA(Digital/Analog)コンバータ、AD(Analog/Digital)コンバータのサンプリングクロックとして使用される。
次に、従来のPLL回路について図6を参照しながら説明する。図6は、一般的PLL回路の構成ブロック図である。
PLL回路は、図6に示すように、外部基準信号(Fref )と1/N分周された信号を比較し、位相差信号を出力する位相比較器(Phase Comparator)32と、位相差をパルス幅の電圧で出力するチャージポンプ(Charge Pump)33と、チャージポンプ33からの出力電圧を平滑化するループフィルタ(Loop Filter)34と、ループフィルタ34からの制御電圧によって周波数を変更して希望する周波数(内部基準信号:Output Frequency)を発振出力する電圧制御機能付き水晶発振器(VCXO:Voltage Controlled Crystal Oscillator)35と、VCXO35の出力(内部基準信号)を1/Nに分周する分周器(Divider)36とを備えている。
尚、内部基準信号は、N×Fref の信号である。
PLL回路は、通信、放送装置などにおいて広く使用されている。
しかしながら、この場合、例えば、±0.5ppmの周波数安定度で動作するが、経年変化があるため、長期間性能を満足させることはできないものである。
尚、VCXOの制御電圧特性を図7に示す。図7は、電圧制御機能付き水晶発振器の制御電圧特性例を示す図である。図7において、横軸は制御電圧であり、縦軸は周波数偏差である。
図7の例のVCXOでは、制御電圧が0〜4Vであれば、動作可能であるが、4V以上では動作不能となる。
VCXOの場合でも、時間の経過に伴って、周波数偏差が上昇するため、適正な制御電圧が変化するものである。
本発明の実施の形態について図面を参照しながら説明する。
本発明の実施の形態に係る発振周波数制御回路は、電圧制御発振器と、電圧制御発振器からの出力を分周する分周器と、外部基準信号と分周器からの出力の位相を比較し、位相差信号を出力する位相比較器と、位相比較器からの出力を平滑化して出力するループフィルタと、外部基準信号を検波する検波回路と、パルス生成の情報が入力されるとパルスを生成してループフィルタに出力するパルス生成回路と、規定の電圧情報とそれに対応するパルス生成の情報を記憶するメモリと、位相比較器とループフィルタとの接続をオン/オフするスイッチと、検波回路で検出された外部基準信号のレベルが適正範囲内であればスイッチをオンとし、レベルが適正範囲外であればスイッチをオフとしてメモリに記憶されたパルス生成の情報をパルス発生回路に出力する制御部とを有するものであり、自己の周波数を補正し、高安定な基準信号の入力がなく、自走したときでも発振周波数を安定に保つことができるものである。
本発明の実施の形態に係る発振周波数制御回路について図1を参照しながら説明する。図1は、本発明の実施の形態に係る発振周波数制御回路の構成ブロック図である。
本発明の実施の形態に係る発振周波数制御回路(本回路)は、図1に示すように、フィルタ11と、位相比較器12と、スイッチ13と、ループフィルタ14と、電圧制御発振器15と、分周器16と、検波回路17と、増幅器18と、CPU(Central Processing Unit)20と、メモリ21と、PWM(Pulse Width Modulation)回路22と、レベル検出回路23と、ADコンバータ24と、ADコンバータ25とから構成されている。
フィルタ11は、例えば、10MHzの外部基準信号を帯域制限するフィルタである。基本構成として必須ではないが、外部基準信号の高周波成分を除去する働きがある。
位相比較器12は、フィルタ11から出力された基準信号と、分周器16で分周された信号の位相を比較し、位相差信号を出力する。
尚、位相比較器12は、外部基準信号と分周信号との位相を比較して同期(ロック)を検出した場合は、CPU20にロック検出信号を出力し、非同期(アンロック)を検出した場合は、CPU20にアンロック検出信号を出力する。
電圧制御発振器15は、ループフィルタ14からの制御電圧によって周波数を変更して希望する周波数(内部基準信号)を発振出力する。
尚、電圧制御発振器(VCO)の代わりに、電圧制御付き水晶発振器(VCXO)、電圧制御機能付き恒温槽水晶発振器(VC−OCXO)等を用いてもよい。
検波回路17は、フィルタ11からの出力信号のレベル検波を行う。
増幅器18は、検波回路17で検波された信号を増幅する。
制御電圧情報は、レベル検出回路23で検出され、変更となった場合にメモリ21で更新され、最新の値として保持される。
ここで、電圧・PWMデューティーサイクルテーブルについて図2を参照しながら説明する。図2は、電圧・PWMデューティーサイクルテーブルの概略図である。
電圧・PWMデューティーサイクルテーブルは、図2に示すように、電圧情報に対してパルス幅を特定するためのPWMデューティーサイクル(%)が記憶されている。
従って、レベル検出回路23で検出された制御電圧情報に対応するPWMデューティーサイクルを電圧・PWMデューティーサイクルテーブルから読み取り、そのサイクルに応じたパルスをPWM回路22がループフィルタ14に出力すると、ループフィルタ14から以前と同様の制御電圧が電圧制御発振器15に出力される。
ADコンバータ24は、増幅器18から出力された外部REFの検出レベルをアナログ信号からデジタル信号に変換してCPU20に出力する。
ADコンバータ25は、レベル検出回路23からの制御電圧情報をアナログ信号からデジタル信号に変換してCPU20に入力する。
本回路における動作について説明する。
本回路は、正常時、スイッチ13はオンで位相比較器12とループフィルタ14は接続された状態となっている。そして、位相比較器12は、外部基準信号と分周器16からの信号の位相差の信号を、ループフィルタ14を介して電圧制御発振器15に出力し、電圧制御発振器15における発振周波数を制御している。この際、レベル検出回路23は、最新の制御電圧を検出し、ADコンバータ25を介してCPU20に出力し、CPU20は、制御電圧情報に変更があれば、メモリ21で最新の制御電圧情報を更新する。
PWM回路22は、CPU20から入力されたパルス形成の情報に従ってパルスを生成し、ループフィルタ14を介して電圧制御発振器15に制御電圧を出力する。
つまり、位相比較器12の出力に代えて、PWM回路22からの出力を用いることで、これまでの状態を引き継いで電圧制御発振器15での周波数発振を適正化できるものである。
尚、上記例では、PWM回路22から出力されるパルスを、レベル検出回路23で検出された最新の制御電圧情報に基づいて生成するようにしたが、デフォルトの電圧情報を記憶し、そのデフォルトの電圧情報に対応するPWMデューティーサイクルに基づいてパルス生成の情報を出力するようにしてもよい。
デフォルトの電圧情報を用いれば、レベル検出回路23及びADコンバータ25の部品、メモリ21内の電圧・PMWデューティーサイクルテーブルを不要とすることができる。
本回路における校正について図3を参照しながら説明する。図3は、校正時の特性を示す図である。
本回路において、図3に示すように、外部基準信号が入力されない状態で時間が経過すると、周波数偏差が上昇又は下降する。図では上昇を示している。そこで、特定のタイミングで、適正な基準信号を入力して、その後、基準信号の入力を停止すると、自走制御により周波数偏差が中心周波数に戻ってきて校正が為されるようになっている。図3では、校正を2回繰り返している。
本回路によれば、校正時に特別な回路を接続しなくても、校正作業を行うことができる効果がある。
次に、本回路における経年変化に対する最適な制御電圧特性例を図4に示す。図4は、経年変化・制御電圧特性を示す図である。
図4に示すように、本回路においては、時間の経過と共に、最適な制御電圧が小さくなっている(但し、周波数偏差として上昇する場合を示している)。
更に、別の実施の形態(別の実施の形態2)として、本回路を上記経年変化に対応した構成とするものである。この別の実施の形態2について図5を参照しながら説明する。図5は、経年変化特性テーブルの概略図である。
本回路において、メモリ21には、電圧・PMWデューティーサイクルテーブルが格納されているが、そのテーブルの代わりに、図5の経年変化特性テーブルを利用するものである。
具体的には、時間の経過に対して適正な電圧情報が設定され、更にその電圧情報に対応してPWMデューティーサイクルが設定されてテーブルとして記憶されている。
CPU20は、内部にタイマーを備え、時間の経過を測定している。
この場合、CPU20は時間経過を計測しており、校正作業のときは経年変化特性テーブルを参照して時間経過に対応した電圧値を用いて周波数制御を行う。これにより、校正作業を周波数制御回路の経年変化に対応させることができる効果がある。
Claims (6)
- 電圧制御発振器と、前記電圧制御発振器からの出力を分周する分周器と、
外部基準信号と前記分周器からの出力の位相を比較し、位相差信号を出力する位相比較器と、
前記位相比較器からの出力を平滑化して前記電圧制御発振器に制御電圧を出力するループフィルタと、
前記ループフィルタからの出力について電圧レベルを検出して最新の制御電圧情報を出力するレベル検出回路と、
外部基準信号を検波する検波回路と、
パルス生成の情報が入力されるとパルスを生成して前記ループフィルタに出力するパルス生成回路と、
前記電圧制御発振器に出力される制御電圧の値を制御電圧情報として、複数の制御電圧情報とそれに対応するパルス生成の情報を記憶する電圧・パルス生成の情報テーブルを記憶し、前記レベル検出回路で検出された電圧レベルを最新の制御電圧情報として記憶するメモリと、
前記位相比較器と前記ループフィルタとの接続をオン/オフするスイッチと、
前記レベル検出回路で検出された電圧レベルを入力し、当該電圧レベルを最新の制御電圧情報として前記メモリに記憶されている最新の制御電圧情報を更新すると共に、前記検波回路で検出された外部基準信号のレベルが適正範囲内であれば前記スイッチをオンとし、前記レベルが適正範囲外であれば前記スイッチをオフとして前記メモリに記憶された更新された最新の制御電圧情報を読み取り、当該最新の制御電圧情報に対応するパルス生成の情報を前記電圧・パルス生成の情報テーブルから読み取り、当該パルス生成の情報を前記パルス生成回路に出力する制御部とを有し、
前記パルス生成回路は、パルス幅変調回路であり、前記制御部から出力されるパルス生成の情報は、パルス幅変調デューティーサイクルの情報であることを特徴とする発振周波数制御回路。 - メモリに記憶された制御電圧情報を、電圧制御発振器を制御可能な制御電圧において中心制御電圧の値としたことを特徴とする請求項1記載の発振周波数制御回路。
- メモリには、経年変化の時間に対する適正な制御電圧情報とそれに対応するパルス生成の情報を記憶する経年変化特性テーブルを記憶し、
制御部は、内部にタイマーを備えて時間を計測し、外部基準信号のレベルが適正範囲外であるときに、前記メモリの経年変化特性テーブルから計測した時間に応じた制御電圧情報を検索し、検索した制御電圧情報に対応するパルス生成の情報を読み取り、パルス生成回路に出力することを特徴とする請求項1記載の発振周波数制御回路。 - 電圧制御発振器の代わりに、電圧制御機能付き水晶発振器、温度補償型の水晶発振器又は電圧制御機能付き恒温槽水晶発振器を用いたことを特徴とする請求項1乃至3のいずれか記載の発振周波数制御回路。
- 請求項2記載の発振周波数制御回路を用いた校正方法において、外部基準信号が入力される端子から外部基準信号を入力させない状態とし、周波数偏差が上昇又は下降するタイミングで前記端子から外部基準信号を入力し、その後、外部基準信号の入力を停止することで、制御部が、中心制御電圧の値に従って自走制御し、周波数偏差が中心周波数に戻ってきて校正が為されることを特徴とする発振周波数制御回路の校正方法。
- 請求項3記載の発振周波数制御回路を用いた校正方法において、外部基準信号が入力される端子から外部基準信号を入力させない状態とし、周波数偏差が上昇するタイミングで前記端子から外部基準信号を入力し、その後、外部基準信号の入力を停止することで、制御部が、経年変化特性テーブルを参照し、計測した時間に応じた制御電圧の値に従って自走制御し、周波数偏差が中心周波数に戻ってきて校正が為されることを特徴とする発振周波数制御回路の校正方法。
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