CN101651456B

CN101651456B - 时钟信号恢复的电路

Info

Publication number: CN101651456B
Application number: CN200810043698XA
Authority: CN
Inventors: 王卫锋
Original assignee: Beken Corp
Current assignee: Beken Corp
Priority date: 2008-08-12
Filing date: 2008-08-12
Publication date: 2012-03-21
Anticipated expiration: 2028-08-12
Also published as: US20100040185A1; US8107582B2; CN101651456A

Abstract

本发明公开了一种同步数字系统中时钟恢复的装置，该装置包括鉴频鉴相器、环路滤波器、压缩机和时钟发生器。鉴频鉴相器基于输入时钟信号和输出时钟信号之间的相差产生相误差信号。环路滤波器将相误差信号相乘并滤波相乘后的相误差信号。压缩机压缩环路滤波器的输出。根据压缩机的输出，时钟发生器产生一输出时钟信号，该输出时钟信号作为反馈信号被提供给相误差探测器。本发明的电路也可以包括一短时脉冲波形干扰清理器，用于平滑输入时钟信号。

Description

时钟信号恢复的电路

技术领域

本发明涉及一种在同步数字系统中的时钟恢复的装置。

背景技术

时钟恢复经常被使用在同步数字系统中。例如，时钟恢复电路和方法可以使用在数据和时钟信号多路地通过共用信道中，使用在时钟信号被发送通过吵杂的信道中，使用在数据在没有伴随的时钟信号下被发送中，等等。在这些和其它应用中，时钟恢复电路和方法可以被使用，例如，来恢复位时钟信号(bit clock signals)，来恢复帧同步信号，或者来产生本机振荡信号。

像信道噪音、信道延迟、电磁干扰、电路延迟等此类的非理想因素可以反相地影响时钟信号的恢复。这些非理想因素可能引起短时脉冲波形干扰、抖动和噪音等被合并进入恢复后的时钟信号，并减少系统性能。例如，非理想因素可能在数字通讯系统中增加误码率(BER)，可能使得对于时钟恢复电路来说很难锁定接收到的时钟等。在某些应用中，可能有益于降低这些非理想因素的有害影响。

发明内容

本发明要解决的技术问题是提供一种时钟信号恢复的电路，其能用以恢复被发送通过信道的时钟信号。

为解决上述技术问题，本发明的时钟信号恢复的电路，包括：

鉴频鉴相器，用于至少部分根据第一时钟信号和反馈信号之间的相差提供一个相误差信号；

环路滤波器，用于根据用第一缩放因子缩放所述相误差信号和滤波所述缩放后的相误差信号提供滤波后信号；

压缩机，用于根据用第二缩放因子缩放所述滤波后的信号提供时钟发生器控制信号；

时钟发生器，用于根据时钟发生器控制信号产生输出时钟信号，其中所述反馈信号以输出时钟信号为基础。

本发明的时钟信号恢复电路中，使用缩放相误差信号来减小噪音对时钟信号的影响。其可以使用在便携式电话、无线电话、无线网卡、无线电通信和/或其它适合的无线通信设备中，用以恢复被发送通过信道的时钟信号。也可以被用来恢复存储在存储介质中的时钟信号或者可以被用来产生和/或提高来自任何其它来源的时钟信号。还可以被用在多种器件和系统中或通过多种器件和系统来产生和/或提高时钟信号的质量。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1为本发明的一具体实施例中时钟恢复系统的框图；

图2为可用在图1中的时钟恢复系统的环路滤波器的框图；

图3为本发明的另一具体实施例中时钟恢复系统的框图；

图4A至图4C为举例说明图3中短时脉冲波形干扰清理器的运行的具体波形示意图。

具体实施方式

图1为时钟恢复系统100的框图。如图所示，系统100包括鉴频鉴相器(PFD)120、环路滤波器130、压缩机140和时钟发生器150。在一具体实施例中，系统100为基于锁相环(PLL)的时钟恢复电路，被用来从输入时钟信号CLK_IN产生时钟信号CLK_OUT。在这样的电路中可以使用专用集成电路(ASIC)、现场可编程的门阵列(FPGA)和分立元件等。这种元件也可以包括模拟电路，数字电路和/或模拟和数字混合电路。然而，对于其它具体实施例，系统100为通过使用数字信号处理器(DSP)、微处理器、微控制器、专用集成电路(ASIC)或其它数字逻辑等来恢复时钟信号的逻辑流程图。

系统100可以使用在便携式电话、无线电话、无线网卡、无线电通信和/或其它适合的无线通信设备中，用以恢复被发送通过信道的时钟信号。另外，系统100可以被用来恢复存储在存储介质中的时钟信号或者可以被用来产生和/或提高来自任何其它来源的时钟信号。系统100也可以被用在或通过多种器件和系统中来产生和/或提高时钟信号的质量。例如，无线通信器件、有线通信器件、接口系统(interface systems)、计算设备、嵌入式系统和/或其它电子设备或电路可以使用系统100。在一具体实施例中，系统100被用在软件无线电中，用以恢复已经包含在无线通信信号中的时钟信号。

系统100还可以用来在相误差信号的滤波之前或在相误差信号的滤波期间根据相误差信号的缩放(举例来说，用一常数乘相误差信号)来恢复和/或产生时钟信号。例如，缩放相误差信号可以减少系统100运行中和使用系统100的设备或电路中输入时钟信号CLK_IN噪声的影响。当使用在数字锁相环系统中时，相误差信号的缩放尤其能增加系统的探测能力，因此补偿噪音影响。特别地，缩放可以减少舍位误差、定点运算误差等的影响，这些误差有时为数字计算(digitally performed calculation)中固有的。这样可以有效地增加此类系统的跟踪分辨率(trackingresolution)和稳定性.

在一实施例中，输入时钟信号CLK_IN代表一个被接收到的时钟信号，可以从解调器或模数转换器中被提供给鉴频鉴相器120。这些设备可以用来从无线通信信号中提供输入时钟信号。在别的实施例中，输入时钟信号可以通过本机振荡器提供。例如，晶体振荡器、LC电路或RC电路等可以提供输入时钟信号CLK_IN给系统100。然而，输入时钟信号可以由任何合适的来源提供。

如图所示，鉴频鉴相器120用来接收输入时钟信号CLK_IN和输出时钟信号CLK_OUT，并提供相误差信号PFD_OUT。鉴频鉴相器120可以被配置来提供相误差信号PFD_OUT(该相误差信号代表了输入时钟信号CLK_IN和输出时钟信号CLK_OUT之间的相差)，并可以作为闭合反馈环的一部分运行以驱使输出时钟信号的频率或相位与输入时钟信号的频率或相位相匹配。

鉴频鉴相器120可以提供相误差信号PFD_OUT的数值，该数值与输入时钟信号和输出时钟信号之间的相差成比例。在另一的实施例中，鉴频鉴相器120可以提供相误差信号PFD_OUT的一个数值，该数值与输入时钟信号和输出时钟信号之间的频差成比例。

环路滤波器130用于从鉴频鉴相器120接收相误差信号PFD_OUT，并产生滤波后的信号LF_OUT。环路滤波器130也用于在滤波前缩放相误差信号。例如，环路滤波器130用来在滤波前用第一缩放因子乘相误差信号PFD_OUT。在具体实施例中，第一缩放因子可为32。然而，可以使用任何合适的数字。同样地，环路滤波器130的增益可以提供一个非单位增益，使得相误差信号在滤波期间而不是在滤波之前被缩放。

环路滤波器130可以包括低通滤波，该低通滤波拒绝高频信号但允许低频信号作为滤波后的信号LF_OUT通过。在具体实施中，环路滤波器130包括无限脉冲响应滤波器IIR，例如切比雪夫滤波器(Chebyshevfilter)、贝塞尔滤波器(Bessel filter)、巴特沃思滤波器a(Butterworth filter)和椭圆滤波器(elliptic filter)。然而，任何合适的滤波器都可以使用。例如，RC滤波器、LC滤波器、有限脉冲响应滤波器、SAW滤波器等都可以取代无限脉冲响应滤波器(IIR)。

压缩机140用于从环路滤波器130接收滤波后的信号LF_OUT，并给时钟发生器150提供时钟发生器控制信号GEN_CTL。如图示，压缩机140进一步用于在提供时钟发生器控制信号GEN_CTL之前通过缩放因子缩放滤波后的信号LF_OUT。在具体实施中，压缩机140用第二缩放因子乘滤波后的信号，其中第二缩放因子为环路滤波器的第一缩放因子的倒数。在这个实施例中，环路滤波器130和压缩机140提供一个组合的增益，该组合增益充分地等同于单一的增益。

在其它实施例中，压缩机140可以通过与环路滤波器中缩放因子一样的缩放因子压缩滤波后信号。此外，环路滤波器130和压缩机140的组合增益将充分地等同于单一增益。然而，压缩机140可以提供既不于环路滤波器130提供的缩放因子相同，也不为其倒数的缩放因子(举例说明，提供与输入时钟信号的频率不同的输出时钟信号)。压缩机140可以使用乘法运算、除法运算，使用移位寄存器等来缩放滤波后的信号LF_OUT。

时钟发生器150用来接收时钟发生器控制信号GEN_CTL，并提供输出时钟信号CLK_OUT。输出时钟信号可以被提供作为系统100的输出。它也可以直接地或间接地作为反馈信号提供给鉴频鉴相器120。假如输出时钟信号被间接地提供给鉴频鉴相器120，可以包括除法器或乘法器，如此使得出的输出时钟信号的频率为输入时钟信号频率的倍数或为输入时钟信号的频率的若干分之一。同样，在具体实施例中，时钟发生器150基于时钟发生器控制信号的数值规定输出时钟信号CLK_OUT的频率。时钟发生器150可以包括数字时钟合成器，电压控制振荡器、电流控制振荡器、晶体振荡器、环形振荡器、表面声波振荡器或Colpitts振荡器。

图2为环路滤波器230的框图。如图所示，环路滤波器230包括乘法器模块232、加法模块234、单元延迟模块236和乘法器模块238。环路滤波器230可以作为图1中环路滤波器130的具体实施例来使用。

图示中，环路滤波器230为第一位无限脉冲响应滤波器，用来接收相误差信号和过滤相误差信号以提供滤波后的信号LF_OUT。在具体实施中，通过在数字信号处理中执行编码，环路滤波器230被作为数字滤波器执行。然而，特定用途集成电路(ASICs)、FPGAs或离散逻辑(discrete logic)也可以被合适地使用来实现环路滤波器230。

乘法器模块232和238分别用来用系数β和α与他们的输入相乘。乘法器模块232和238可以使用硬件乘法器或算术逻辑单元(ALU)等。

加法模块234用来将乘法器模块232和238的输出相加后给单元延迟模块236提供输入。加法模块234可以使用硬件加法器或算术逻辑单元(ALU)等。

单元延迟模块236用来在加法模块234的输出和滤波后的信号LF_OUT之间提供单元延迟。在具体实施中，单元延迟模块236提供同步延迟。寄存器、存储器、触发器或延迟线等可以作为单元延迟模块236的部分使用。

环路滤波器230可以被配置在频率范围内(Z范围)有一转移函数：

\frac{β}{1 - α Z^{- 1}}

以及

LF_OUT＝(PFD_OUT*β)+(LF_OUT*Z^-1-1*α)，

其β中是第一系数，α是第二系数。在一具体实施中，系数β是0.875，系数α是0.02。在别的实施例中，β和α可以是任何合适的正数。然而，别的合适的数值也可以使用。

图3为时钟恢复系统300的示意图，时钟恢复系统300的一些地方类似于图1中的时钟恢复系统100的相应方面。然而，其它方面是不同的。具体地，时钟恢复系统300包括短时脉冲波形干扰清理器310，其可以用于在提供去毛刺后的时钟信号给鉴频鉴相器320之前，去毛刺输入时钟信号CLK_IN。

图4A至4C为说明图3中短时脉冲波形干扰清理器310的运行过程中的具体波形示意图。图4A说明了原始时钟信号CLK，图4B表示输入时钟信号CLK_IN，图4C代表去毛刺后的时钟信号CLK_IN’。原始时钟信号CLK可以是同步发射的时钟信号(例如，无线发射器的发射时钟)。输入时钟信号CLK_IN可以从原始时钟信号中得出。例如，输入时钟信号CLK_IN可以为在无线通信信号被接收或解调后生成的时钟信号。

短时脉冲波形干扰清理器310用来接收输入时钟信号CLK_IN，并提供去毛刺后的时钟信号CLK_IN’给鉴频鉴相器320。短时脉冲波形干扰清理器可以使用数字信号处理来监控脉冲比特流，并在脉冲的持续时间小于阈值时间的情况下反转脉冲的逻辑电平。然而，其它数字或模拟电路也适合来使用，例如可以使用数字或模拟的反跳电路。

转向图4，输入时钟信号CLK_IN从原始时钟信号CLK中得出，但可能包括抖动和/或短时脉冲波形干扰等其它噪音。例如，周期T_JIT1和T_JIT2代表原始时钟信号CLK边缘和输入时钟信号CLK_IN边缘之间的抖动。同样，两个周期T_GL代表短时脉冲波形干扰。最后，持续时间T_THD代表阈值持续时间，其被用于探测和去除短时脉冲波形干扰。在一具体实施中，持续时间T_THD可以定义为在输入信号CLK_IN预期的脉冲干扰自由脉冲持续时间的1/2或1/4。当然，持续时间T_THD也可以定义为任何合适的持续时间。

从图可见，T_GL比持续时间T_THD短。因此，短时脉冲波形干扰清理器310探测这些短时脉冲波形干扰，并在提供去毛刺后的时钟信号CLK_IN’之前将这些短时脉冲波形干扰期间的输入时钟信号CLK_IN的逻辑电平倒转。同样，在平滑输出时钟信号的期间，通过持续时间T_THD去毛刺后的时钟信号从输入时钟信号延迟。然而，在一些实施例中，可以给鉴频鉴相器320或者时钟发生器350提供补偿或调节信号，以使所产生的输出时钟信号与输入时钟信号同步。

Claims

1.一种时钟信号恢复的数字电路，其特征在于，包括：

环路滤波器，用于根据用第一缩放因子缩放所述相误差信号和滤波所述缩放后的相误差信号提供滤波后信号，其中用所述第一缩放因子缩放所述相误差信号以减少所述数字电路中的舍位误差；

压缩机，用于根据用第二缩放因子缩放所述滤波后的信号提供时钟发生器控制信号，其中所述第二缩放因子等于所述第一缩放因子或为所述第一缩放因子的倒数；

2.如权利要求1所述的数字电路，其特征在于：所述反馈信号就是输出时钟信号。

3.如权利要求1所述的数字电路，其特征在于：所述鉴频鉴相器、所述环路滤波器和所述压缩机为数字电路。

4.如权利要求1所述的数字电路，其特征在于：所述时钟发生器包含数字时钟合成器、电压控制振荡器、电流控制振荡器、晶体振荡器、环路振荡器、表面声波振荡器和Colpitts振荡器中的一种。

5.如权利要求1所述的数字电路，其特征在于：所述时钟发生器包含一数字时钟合成器。

6.如权利要求1所述的数字电路，其特征在于：进一步包含短时脉冲波形干扰清理器，用于接收输入时钟信号，并将所述第一时钟信号作为所述输入时钟信号的去毛刺后的时钟信号提供给所述鉴频鉴相器。

7.如权利要求1所述的数字电路，其特征在于：所述第二缩放因子为所述第一缩放因子的倒数，且所述第一缩放因子大于所述第二缩放因子。

8.如权利要求1所述的数字电路，其特征在于：所述环路滤波器还用于通过用所述第一缩放因子乘所述相误差信号来缩放所述相误差信号，所述压缩机还用于通过用所述第二缩放因子除所述滤波后的信号来缩放所述滤波后的信号，所述第一缩放因子和所述第二缩放因子为正整数，所述第一缩放因子等同于所述第二缩放因子。

9.如权利要求8所述的数字电路，其特征在于：所述鉴频鉴相器、所述环路滤波器、所述压缩机和所述时钟发生器被用于作为锁相环电路；所述时钟发生器控制信号代表输出时钟信号的频率。

10.如权利要求8所述的数字电路，其特征在于：所述第一缩放因子为32。

11.如权利要求1所述的数字电路，其特征在于：用所述第一缩放因子缩放所述相误差信号以减少所述数字电路中的定点运算误差。

12.如权利要求1所述的数字电路，其特征在于：所述环路滤波器包括无限脉冲响应滤波器，其具有下式所示的转移函数：

\frac{β}{1 - α Z^{- 1}}

其中，β为第一正常数，α为第二正常数。