JP2006333487A - デジタル位相同期ループおよび位相同期ループにおける干渉成分を補正する方法 - Google Patents
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Abstract
【解決手段】第1端子(1)と、第2端子(2)と、離散値的な同調発振器(6)と、積算器(10)と、ループフィルタ(11)と、フィードバック経路とを含んだデジタル位相同期ループ内に、補正回路(4)を備えることを提案する。この補正回路(4)は、入力側においては、上記積算器(10)の入力に接続され、そして出力側においては、上記積算器(10)の出力に接続されている。上記補正回路(4)は、上記積算器(10)の入力に供給される作動ワードと第2周波数ワード(FwF)から得られるワードとから、補正ワード(KS)を生成するために設定される。このため、上記積算器(10)から出力される周波数設定ワード内の周期的誤差成分が、上記補正回路(4)によって補正される。
【選択図】図1
Description
米国特許第6,658,748号
ドイツ特許第10309335号
を挙げることができる。
第2周波数ワードを上記差動ワードへ加算する工程、
第2周波数ワードと上記差動ワードとの和を積算することによって、周波数設定ワードを生成する工程、および、
上記周波数設定ワードをフィルタリングして、離散値的な同調発振器の制御入力へ供給する工程。
FwI=整数(fSA/fSR)
上記において、fSAは上記位相同期ループの所望の出力周波数であり、fSRは基準信号SRの周波数である。上記に示す実施例では、第1周波数ワードFwIに対して、値40という結果が得られる。
FwF=整数((fSA−FwI・fSR)/fSR・2#Bits)
である。
/FwF=2#Bits−FwF
である。
3 出力タップ
4 補正回路
5 カウンタ
6 離散値的な同調発振器
7 シグマ−デルタモジュレータ、Σ−Δモジュレータ
8 加算器
9 ループフィルタ
10 積算器
11 加算器
12 加算器
13 回路(制御回路)
14 累計ユニット
15、15a 入力
16 メモリ
41 入力
42 出力
51 タップ
53 信号入力
54 出力
52 減算器
61 制御入力
62 出力
64、64a トランジスタ
65、65a トランジスタ
66 制御可能な電流源
67 接地電位
80、81 Σ−Δモジュレータ
90a、90b、90c 素子
91a、91b、91c 遅延素子
92a、92b、92c 素子
93 微分器
121 乗算器
801 入力
802 出力
FwI 第1周波数ワード、整数成分
FwF 第2周波数ワード、小数成分
FS 誤差成分
DW 出力ワード
SW 周波数設定ワード、作動ワード
DCOW 設定ワード
SP1、SP2、SP3 干渉信号
PR 位相ノイズ
SA 出力信号
int 整数成分
Frac 小数成分
Claims (24)
- 第1周波数ワード(FwI)を供給するための第1端子(1)、および第2周波数ワード(FwF)を供給するための第2端子(2)と、
周波数を有する信号(SA)を出力するための離散値的な同調発振器(6)と、
上記第1端子(1)および上記第2端子(2)への入力によって結合され、かつ、出力側において、ループフィルタ(9)を介して、上記離散値的な同調発振器(6)の設定入力(61)に接続されている積算器(10)と、
上記離散値的な同調発振器(6)の信号(SA)と基準信号(SR)とから得られるワードを出力するために設定され、かつ、出力(54)が上記第1端子(1)に結合されているカウンタ装置(5)を有しているフィードバック経路と、
入力側において上記積算器(10)の入力に接続され、出力側において上記積算器(10)の出力に接続され、かつ、上記積算器(10)の入力に供給される周波数設定ワード(DW、SW)から得られる補正ワード(KS、KS’)と、上記第2周波数ワード(FwF)から得られるワード(FwF、/FwF)とを生成するために設定される補正回路(4)とを有している、デジタル位相同期ループ。 - 上記補正回路(4)が累計ユニット(14)を有し、
上記累計ユニット(14)の第1入力(15)に、上記第2周波数ワード(FwF)から得られるワード(FwF、/FwF)が供給され、
上記累計ユニット(14)の第2入力(15a)が、上記累計ユニット(14)の出力に接続され、
上記累計ユニット(14)の出力が、上記補正回路(4)の出力(42)を形成している、請求項1に記載の位相同期ループ。 - 上記補正回路(4)内に制御回路(13)が備えられ、
上記制御回路(13)が、その第1入力(131)によって、上記補正回路(4)の入力(41)を形成し、
上記制御回路(13)の第2入力(132)に開始値(start value)(C)を供給でき、
上記制御回路(13)が、上記第1入力(131、41)における特定のワード、および上記開始値(C)が存在している場合において、上記補正ワード(KS、KS’)の生成を可能にするために備えられている、請求項1または2に記載の位相同期ループ。 - 上記累計ユニット(14)が、上記開始値(C)を形成するオーバーフローワードを出力するために備えられている、請求項2または請求項3に記載の位相同期ループ。
- 上記第2周波数ワード(FwF)から得られるワードが、
上記第2周波数ワード(FwF)である、請求項1ないし4のいずれか一項に記載の位相同期ループ。 - 上記第2周波数ワード(FwF)から得られるワード(/FwF)が、
上記第2周波数ワードの供給可能な最大値(2#Bits)と、上記第2端子(2)へ供給される上記第2周波数ワード(FwF)の値との差から得られるものである、請求項1ないし5のいずれか一項に記載の位相同期ループ。 - 上記補正回路(4)の出力が、加算器(11)を介して上記積算器(10)の出力に結合されている、請求項1ないし6のいずれか一項に記載の位相同期ループ。
- 上記積算器(10)の前段に加算器(12)が接続され、
上記加算器(12)の第1入力が、上記第1端子(1)および上記補正回路(4)に結合され、
上記加算器(12)の第2入力が、上記第2端子(2)に結合されている、請求項1ないし7のいずれか一項に記載の位相同期ループ。 - 上記補正回路(4)の入力(41)が、上記第1端子(1)と上記加算器(12)との間のタップに結合されている、請求項1ないし8のいずれか一項に記載の位相同期ループ。
- 記補正回路(4)の出力(42)の後段にΔ−Σモジュレータ(80)が接続されている、請求項1ないし9のいずれか一項に記載の位相同期ループ。
- 上記位相同期ループの上記第2端子(2)の後段にΣ−Δモジュレータ(81)が接続されている、請求項1ないし10のいずれか一項に記載の位相同期ループ。
- 上記ループフィルタ(9)の出力が、上記離散値的に設定可能な同調発振器(6)の作動入力(61)に設定ワード(DCOW)を供給するために備えられているΣ−Δモジュレータ(7)に接続されている、請求項1ないし11のいずれか一項に記載の位相同期ループ。
- 上記Σ−Δモジュレータ(7、80、81)が、カスケードΣ−Δモジュレータとして備えられている、請求項9ないし12のいずれか一項に記載の位相同期ループ。
- 上記カウンタ装置(5)が、上記離散値的に同調可能な発振器(6)から出力される上記信号(SA)のクロック周期の数(the number of clock periods)を、上記基準信号(SR)のクロック周期に対して決定および出力するように備えられている、請求項1ないし13のいずれか一項に記載の位相同期ループ。
- 減算素子(52)が備えられ、
上記減算素子(52)が、第1入力によって上記第1端子(1)に接続され、第2入力によって上記カウンタ装置(4)の出力(54)に接続され、かつ、入力側に存在しているワード間の差(DW)を、上記補正回路(4)に結合された出力部に出力するように設定されている、請求項1ないし14のいずれか一項に記載の位相同期ループ。 - 上記ループフィルタ(9)が、低域透過フィルタの特性を有している、請求項1ないし15のいずれか一項に記載の位相同期ループ。
- 作動信号を出力するための位相検出器と、ループフィルタ(9)と、出力周波数を設定できる発振器(6)とを含んでいるフォワード経路と、
周波数分割器を含んでいるフィードバック経路と、
供給される周波数設定ワードを変更するための上記フィードバック経路に結合されている、周波数設定ワードに対する供給部(feed)と、
上記フォワード経路に結合され、かつ、上記位相検出器から出力される作動信号内の誤差成分を、上記位相検出器に供給される変更済みの周波数設定ワードに依存した手法によって補正するように設計されている補正装置とを含んでいる、デジタル位相同期ループ。 - 上記位相検出器が積算器を有し、
上記補正装置が、入力側では上記積算器の入力に結合され、出力側では上記積算器の出力に結合されている、請求項17に記載の位相同期ループ。 - 上記周波数設定ワードが第1構成部分と第2構成部分とを有し、
上記周波数設定ワードの上記第1構成部分が、上記フィードバック経路からの信号によって変更されることができる、請求項17または18に記載の位相同期ループ。 - 上記補正装置が、上記周波数設定ワードの上記第2構成部分に依存した手法によっても、上記誤差成分を補正する、請求項19に記載の位相同期ループ。
- デジタル位相同期ループの出力信号における干渉成分を補正する方法であって、
デジタル位相同期ループを用意する工程と、
第1周波数ワード(FwI)および第2周波数ワード(FwF)を供給する工程と、
供給された上記周波数ワードから周波数設定ワード(SW)を生成する工程と、
上記周波数設定ワード(SW)から、クロック周期を有する出力信号(SA)を生成する工程と、
上記出力信号(SA)のクロック周期の数を、基準信号(SR)のクロック周期に対して決定する工程と、
上記第2周波数ワード(FwF)から得られるクロック周期と、上記第1周波数ワード(FwI)および出力信号(SA)のクロック周期の数から得られる位相とを有する補正ワード(KS、KS’)を生成する方法とを含んでいる、方法。 - クロック周期の数を決定する上記工程が、
上記出力信号(SA)のクロック周期の数を、上記基準信号(SR)の少なくとも2つの連続したクロック周期間に決定する工程と、
決定された上記数から値を得る工程とを含んでいる、請求項21に記載の方法。 - 上記周波数設定ワードを生成する工程が、
上記第1周波数ワード(FwI)と、上記出力信号(SA)の決定されたクロック周期の数とから、差動ワード(DW)を形成する工程と、
上記第2周波数ワード(FwF)を上記差動ワード(DW)へ加算する工程と、
上記第2周波数ワード(FwF)と上記差動ワード(DW)との和を積算する工程とを含んでいる、請求項21または22に記載の方法。 - 上記補正ワードを供給する工程が、
上記補正ワード(KS)を、フィルタリングの前に、積算された上記周波数設定ワード(SW)に加算する工程と、
上記補正ワード(KS’)を、フィルタリングする前に、積算された上記周波数設定ワード(SW)から減算する工程とのうち、
少なくとも1つの工程を含んでいる、請求項21または23に記載の方法。
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