DE10309335A1 - Phasenregelanordnung zur Frequenzsynthese - Google Patents

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Abstract

Es ist eine Phasenregelanordnung zur Frequenzsynthese angegeben, welche einen digital abstimmbaren Oszillator (1) aufweist, der in einem Phasenregelkreis (1, 4, 5, 8) angeordnet ist. Zur Ansteuerung des digital abstimmbaren Oszillators (1) in Abhängigkeit von einer Phasenabweichung ist ein SIGMADELTA-Modulator (8) oder ein anderes Mittel vorgesehen, mit dem ein im zeitlichen Mittelwert gebrochen-rationales Steuersignal, bezogen auf die Quantisierungsschrittweite des Oszillators (1), erzeugt wird. Damit kann die Frequenzauflösung praktisch beliebig fein sein, bei zugleich kostengünstiger Massenherstellbarkeit der Phasenregelanordnung mit geringem Aufwand und kleiner Chipfläche.

Description

  • Die vorliegende Erfindung betrifft eine Phasenregelanordnung zur Frequenzsynthese gemäß dem Oberbegriff des Patentanspruchs 1.
  • Eine gattungsgemäße, wenngleich analog aufgebaute Phasen-Regelanordnung ist beispielsweise in dem Dokument Tietze, Schenk: Halbleiter-Schaltungstechnik, 10. Auflage 1993, auf Seiten 954 ff. angegeben. Es ist ein Oszillator vorgesehen, der ein Signal mit einer gewünschten Frequenz erzeugt. Hierfür wird in einem dem Oszillator nachgeschalteten Phasendetektor das Ausgangssignal des Oszillators oder ein davon abgeleitetes, frequenzgeteiltes Signal mit einer Bezugsfrequenz verglichen.
  • Das Vergleichsergebnis, welches vom Phasendetektor in Form einer Regelgröße bereitgestellt wird, wird üblicherweise mittels eines Schleifenfilters tiefpaßgefiltert und dem Abstimmeingang des Oszillators so zugeführt, daß einer eventuell vorhandenen Regelabweichung entgegengewirkt wird.
  • Die Kopplung des Oszillatorausgangs mit dem Eingang des Phasendetektors wird normalerweise über einen Frequenzteiler mit einstellbarem Teilerverhältnis durchgeführt, um einen gewünschten Frequenzversatz des Ausgangssignals der Schaltung bezüglich der Bezugsfrequenz zu erhalten.
  • Derartige Phasenregelkreise werden auch als PLL, Phase-Locked Loop, bezeichnet. Ebenso ist der Begriff der Nachlaufsynchronisation gebräuchlich. Der Hochfrequenz-Oszillator ist normalerweise spannungsgesteuert ausgeführt und wird dabei als VCO, Voltage Controlled Oscillator, bezeichnet.
  • Das Ausgangssignal des Phasen/Frequenz-Detektors wird normalerweise über eine sogenannte Ladungspumpenschaltung in einen proportionalen Strom konvertiert und im Schleifenfilter zu der Abstimmspannung aufintegriert.
  • In Weiterbildungen der Phasenregelschleife ist der Frequenzteiler im Rückführungspfad als Multi-Modulus-Teiler ausgebildet, der durch einen sogenannten ΣΔ(Sigma Delta)-Wandler mittels eines Modulationssignals angesteuert wird, um im zeitlichen Mittel gebrochen-rationale Frequenzteiler-Verhältnisse einstellen zu können. In dieser Ausführung ist eine analog beziehungsweise gemischt analog/digital aufgebaute PLL zur Verarbeitung digitaler Modulationsdaten geeignet.
  • Ein wesentlicher Nachteil derartiger, sogenannter hybrider PLL, welche sowohl analoge als auch digitale Funktionsblöcke verwenden, liegt in der verhältnismäßig kostenintensiven Integration, beispielsweise mittels CMOS-Schaltungstechnik, und dem relativ hohen Platzbedarf einiger Komponenten, insbesondere von Ladungspumpe und Schleifenfilter. Außerdem ist eine verhältnismäßig große Anzahl analoger Funktionsblöcke erforderlich, was wiederum die Schaltung verhältnismäßig stark von Fertigungsschwankungen abhängig macht.
  • Folglich besteht der Wunsch, einige Komponenten wie Ladungspumpe und Schleifenfilter digital auszuführen. Dies scheitert jedoch bisher bei vorgesehener Anwendung der PLL in Mobilfunk-Geräten daran, daß zur Ansteuerung des Oszillators ein Digital-Analog-Wandler erforderlich ist zur Umwandlung des digitalen Steuerworts in eine analoge Abstimmspannung. Der Hauptnachteil dieses Ansatzes liegt in der Verwendung des Digital/Analog (D/A)-Wandlers, der aufgrund der verhältnismäßig großen benötigten Bittiefe und der verhältnismäßig hohen Geschwindigkeitsanforderungen sehr aufwendig wäre.
  • Wenn in Alternative hierzu auf den D/A-Umsetzer verzichtet wird, ist der Nachteil einer zu groben Frequenzschrittweite gegeben. Der in diesem Fall vorgesehene digitale Oszillator verwendet zur Frequenzsteuerung normalerweise ein binär gewichtetes, schaltbares Kapazitätsfeld, welches direkt mittels des digitalen Steuerworts angesteuert wird. Die minimale Frequenzschrittweite des Oszillators wird durch das kleinste schaltbare frequenzbestimmende Bauteil, also meist die kleinste Kapazität, festgelegt. Um eine feine Frequenzauflösung einzustellen, muß der Minimalwert der Kapazität so klein wie möglich sein. Kleine Kapazitätswerte sind jedoch in der monolithischen Integration nur sehr schwer reproduzierbar, so daß bei diesem Ansatz eine technologisch bedingte untere Grenze für die Frequenzauflösung existiert.
  • Die Ausgangsfrequenz eines in diskreten Schritten verstellbaren Oszillators kann mathematisch durch die Gleichung beschrieben werden
    Figure 00030001
    wobei x die Steuergröße, zum Beispiel ein analoges Signal oder ein digitales Eingangswort ist, f0 die Oszillatorfrequenz bei der Steuergröße x = 0 repräsentiert und K die sogenannte Oszillatorsteilheit beschreibt, also den Zusammenhang zwischen Ausgangsfrequenz und Abstimmsignal.
  • Für den Fall, daß es sich um einen rein digital steuerbaren Oszillator handelt, einen sogenannten DCO, Digitally Controlled Oscillator, läßt sich die Gleichung schreiben als:
    Figure 00030002
  • Dabei repräsentiert fLSB die Quantisierungsschrittweite bezüglich des geringwertigsten Bit, abgekürzt LSB, Least Significant Bit. Wie aus der letztgenannten Gleichung zu erkennen ist, lassen sich aufgrund der endlichen Quantisierungsfeinheit nur diskrete Frequenzen mit der Quantisierungsschritt weite fLSB erzeugen. Für den Einsatz von digital steuerbaren Oszillatoren in Mobilfunksystemen, beispielsweise im Sendezweig, wird jedoch eine sehr feine Quantisierungsschrittweite gefordert.
    •
  • Aufgabe der vorliegenden Erfindung ist es, die gattungsgemäßePhasenregelanordnung zur Frequenzsynthese so weiterzubilden, daß diese kostengünstig in Massenherstellungsverfahren produzierbar ist und dabei eine feine Quantisierungsschrittweite bietet.
  • Erfindungsgemäß wird die Aufgabe gelöst durch eine Phasenregelanordnung der eingangs genannten Art, welche dahingehend weitergebildet ist, daß ein Mittel zur Ansteuerung des Oszillators mit einem im zeitlichen Mittel gebrochen-rationalen Wert eines digitalen Steuersignals bezogen auf die Quantisierungsschrittweite des digitalen Oszillators vorgesehen ist, welches einen Ausgang des Phasendetektors mit dem Steuereingang des Oszillators koppelt.
  • Das Mittel zur Ansteuerung des Oszillators mit einem im zeitlichen Mittel gebrochen-rationalen Wert eines digitalen Steuersignals bezogen auf die Quantisierungsschrittweite des digitalen Oszillators ermöglicht im zeitlichen Mittel, daß eine deutlich feinere Quantisierungsabstufung vorhanden ist als die durch die minimale Kapazität des Oszillators eigentlich festgelegte Quantisierungsschrittweite. Dadurch kann die Phasenregelanordnung beispielsweise in Mobilfunkgeräten mit Vorteil eingesetzt werden.
  • Aufgrund der digitalen Realisierbarkeit des Oszillators kann auf einen D/A-Wandler an dessen Abstimmeingang verzichtet werden. Somit ist eine kostengünstige Integration in Halbleitertechnik möglich.
  • Das Mittel zur Ansteuerung des Oszillators mit einem im zeitlichen Mittel gebrochen-rationalen Wert eines digitalen Steu ersignals bezogen auf die Quantisierungsschrittweite des digitalen Oszillators ist bevorzugt als Sigma-Delta(ΣΔ)-Wandler oder -Modulator ausgeführt.
  • Ähnlich wie bei einem ΣΔ-Analog-Digital-Wandler erfolgt gemäß der Funktionsweise eines ΣΔ-Wandlers eine Interpolation zwischen den diskret schaltbaren Kapazitätswerten, so daß eine deutlich feinere Quantisierungsabstufung als mit der kleinsten schaltbaren Kapazität normalerweise möglich erzielt wird.
  • Die Phasenregelanordnung ist bevorzugt als eine sogenannte digitale PLL, Digital Phase-Locked Loop, ausgeführt.
  • Dabei wird das von dem digitalen Phasendetektor bereitgestellte, digitale Steuerwort auf den ΣΔ-Modulator gegeben, der davon abhängig den Oszillator mit einem im Mittel gebrochen rationalen Steuerwort bezogen auf die kleinste einstellbare Kapazität ansteuert.
  • Der Oszillator ist bevorzugt als digital steuerbarer Oszillator ausgeführt, welcher bevorzugt ein schaltbares Kapazitätsfeld hat. Die Ausgangsfrequenz des Oszillators bestimmt sich dabei in Abhängigkeit von den frequenzbestimmenden, schaltbaren Kapazitäten im Kapazitätsfeld. Die Ansteuerung des Kapazitätsfeldes, das heißt das Zu- und Abschalten jeweils gewünschter Kapazitäten, erfolgt in Abhängigkeit von einem digitalen Abstimmwort, welches der ΣΔ-Wandler an seinem Ausgang bereitstellt.
  • Der ΣΔ-Modulator wird bevorzugt mit einer Taktfrequenz betrieben, die deutlich größer ist als die Referenzfrequenz der PLL. Die Referenzfrequenz ist dabei diejenige Frequenz, die dem Phasendetektor als Bezugsfrequenz zugeführt wird.
  • Die Taktfrequenz, welche die Überabtastung des Abstimmsignals im ΣΔ-Wandler bewirkt, ist bevorzugt aus dem Ausgangssignal des Oszillators abgeleitet. Hierfür ist bevorzugt ein Frequenzteiler vorgesehen, der den Ausgang des Oszillators mit einem Takteingang des ΣΔ-Modulators koppelt.
  • Der Frequenzteiler im Rückführungszweig der PLL ist bevorzugt als Akkumulator ausgebildet, der der an seinem Eingang anliegenden Ausgangsfrequenz des Oszillators ein digital codiertes Phasensignal zuordnet.
  • Der Akkumulator im Rückführungszweig inkrementiert sein Ausgangssignal bevorzugt mit jeder ansteigenden Taktflanke des Oszillatorsignals um 1.
  • Der Oszillator umfaßt bevorzugt zwei schaltbare Kapazitätsfelder, welche in Abhängigkeit von dem Steuersignal bzw. Abstimmsignal des Oszillators angesteuert werden.
  • Eines der beiden Kapazitätsfelder umfaßt bevorzugt binär gewichtete Kapazitäten. Das bedeutet, daß die Kapazitätswerte gestuft sind gemäß der Vorschrift: C, 2 × C, 4 × C, 8 × C et cetera, wobei C einen Bezugskapazitätswert bezeichnet.
  • Das zweite Kapazitätsfeld hingegen ist ein Einheits-Kapazitätsfeld, das heißt, daß alle Kapazitätswerte des zweiten Kapazitätsfeldes, welche unabhängig voneinander, gesteuert durch das Abstimmsignal oder ein davon abgeleitetes Signal, zu- und abschaltbar sind, den gleichen Kapazitätswert haben.
  • Während das digitale Abstimmsignal, welches der ΣΔ-Wandler an seinem Ausgang bereitstellt, dem ersten Kapazitätsfeld bevorzugt direkt als Steuersignal zugeführt wird, erfolgt bezüglich des zweiten Kapazitätsfeldes bevorzugt eine Kopplung über eine Codierungseinrichtung, welche gemäß dem sogenannten Thermometer-Code arbeitet.
  • Mit den binär gewichteten Kapazitäten kann ein sehr großer Frequenzbereich abgedeckt werden, während mit den Einheitska pazitäten, welche sehr viel kleinere Kapazitätswerte haben, bevorzugt verhältnismäßig feine und präzise Kapazitätswerte eingestellt werden können.
  • Der Steuereingang des ΣΔ-Wandlers ist mit dem Ausgang des Phasendetektors bevorzugt über einen Multiplizierblock gekoppelt, welcher eine Multiplikation des Ausgangssignals des Phasendetektors mit einem einstellbaren Wert bewirkt. Der Multiplizierblock übernimmt bei einer derartigen, digitalen Phasenregelschleife diejenige Funktion, die normalerweise ein Schleifenfilter in einer analogen PLL erfüllt, nämlich die Dimensionierung der Regelkreiseigenschaften und/oder der Regelkreisdynamik.
  • Die vorgeschlagene Phasenregelanordnung kann in einfacher Weise zu einem Einpunkt- oder Zweipunkt-Modulator weitergebildet sein. Hierfür kann, beispielsweise mittels Addiergliedern, ein digitales Modulationssignal in die Regelschleife eingebracht werden.
  • Weitere Einzelheiten und vorteilhafte Ausgestaltungen des vorgeschlagenen Prinzips sind Gegenstand der Unteransprüche.
    •
  • Die Erfindung wird nachfolgend an Ausführungsbeispielen anhand der Zeichnungen näher erläutert.
  • Es zeigen:
  • 1 ein Blockschaltbild eines Ausführungsbeispiels des vorgeschlagenen Prinzips,
  • 2 ein Ausführungsbeispiel des steuerbaren Oszillators von 1,
  • 3 ein Ausführungsbeispiel des digital steuerbaren, frequenzbestimmenden Kapazitätsfeldes des Oszillators von 2,
  • 4 eine Weiterbildung der Schaltung von 1 zu einem beispielhaften Einpunkt-Modulator und
  • 5 eine Weiterbildung der Schaltung von 4 zu einem beispielhaften Zweipunkt-Modulator.
  • 1 zeigt eine digitale Phasenregelschleife, welche ein Ausführungsbeispiel einer Phasenregelanordnung zur Frequenzsynthese ist, bei der das Abstimmsignal des Oszillators ein gebrochen-rationales Signal bezogen auf die Quantisierungsschrittweite des Oszillators ist. Die digitale PLL umfaßt einen digitalen Oszillator 1 mit einem Eingang 2 zum Zuführen eines digitalen Abstimmsignals und mit einem Ausgang 3, an dem ein Signal mit gewünschter Frequenz fvco bereitsteht. Der Ausgang 3 des Oszillators 1 bildet zugleich den Ausgang der Schaltung. Der Ausgang 3 des Oszillators ist über einen Wandler 4, der der Oszillatorfrequenz fvco ein digital codiertes Phasensignal φdiv zuordnet, an einen Eingang eines Phasendetektors 5 angeschlossen, der als sogenannter Digital Fractional Phase Comparator DFPC ausgeführt ist. Zur Ermittlung des fraktionalen Phasenfehlers wird an einem weiteren Eingang das Ausgangssignal mit der Oszillatorfrequenz fvco eingespeist. Der Phasendetektor 5 hat einen noch weiteren Eingang zur Zuführung eines Bezugsphasensignals φref in digital codierter Form sowie einen Takteingang, dem eine Bezugsfrequenz fref zugeführt wird. Am Ausgang des Phasendetektors 5 wird ein ebenfalls digital codiertes Fehlersignal bereitgestellt, welches ein Maß ist für die Abweichung der heruntergeteilten Phase φdiv von der Bezugsphase φref. Der Ausgang des Phasendetektors 5 ist über einen Multiplizierer 6 mit einem Eingang 7 eines ΣΔ-Wandlers 8 verbunden. Der Multiplizierer 6 hat einen weiteren Eingang zum Zuführen eines vorliegend konstanten Faktors α, durch dessen geeignete Wahl die Regelkreiseigenschaften der PLL festgelegt werden. Zusätzlich zum Eingang 7 hat der ΣΔ-Modulator 8 einen weiteren, als Takteingang ausgeführten Eingang 9, ausgelegt zur Zuführung eines hochfrequen ten Taktsignals fclk,ΣΔ. Außerdem ist am ΣΔ-Modulator 8 ein Ausgang 10 vorgesehen, an dem das am Eingang 7 bereitgestellte Abstimmsignal ebenfalls als digital codiertes Signal, jedoch mit deutlich höherer Abtastrate und als im zeitlichen Mittel gebrochen-rationales Signal bezogen auf die Quantisierungsschrittweite des Oszillators 1, bereitsteht. Der Takteingang 9 ist über einen Frequenzteiler 11 mit dem Ausgang 3 des Oszillators 1 verbunden.
  • Der Wandler 4 umfaßt ein Summierglied 12 mit einem Signaleingang, einem Signalausgang und einem Inkrementierungseingang. Der Inkrementierungseingang ist konstant auf den Wert 1 gelegt. Signalein- und -ausgang sind miteinander über ein Flip-Flop 13 verbunden. Das Flip-Flop 13 hat einen Takteingang, der mit dem Ausgang 3 des Oszillators 1 verbunden ist.
  • Der ΣΔ-Wandler 8 ist im vorliegenden Beispiel als sogenannter MASH-Modulator dritter Ordnung ausgeführt. Ein erstes Summierglied 14 ist mit seinem ersten Eingang mit dem Eingang 7 des ΣΔ-Modulators 8 verbunden. Ein Ausgang des Summierers 14 ist einerseits mit einem Eingang eines weiteren Summierers 16 und andererseits über ein Flip-Flop 15 mit einem weiteren Eingang des Summierers 14 verbunden. Ein weiterer Ausgang des Summierers 14 ist mit einem Rddierknoten 17 verbunden. Analog zur Beschaltung des Summierers 14 ist auch bei dem Summierer 16 ein Ausgang über ein Flip-Flop 18 mit einem seiner Eingänge in einer Rückkopplung verbunden. Dieser Ausgang ist ebenfalls an einen Eingang eines nachgeschalteten, weiteren Summierers 19 angeschlossen. Auch bei dem Summierer 19 ist ein Ausgang über ein Flip-Flop 20 an einen Eingang gelegt. Je ein weiterer Ausgang C der Summierer 16, 19 ist mit je einem Eingang eines Addierknotens 21 verbunden. Außerdem ist der Ausgang C des Summierers 19 über ein weiteres Flip-Flop 22 und einen Logik-Inverter 23 auf einen noch weiteren Eingang des Addierknotens 21 gelegt. Der Ausgang des Addierknotens 21 ist einerseits unmittelbar auf einen Eingang des Addierknotens 17 gelegt und andererseits mit einem weiteren Eingang des Addierknotens 17 über ein Flip-Flop 24 mit nachgeschaltetem Logik-Inverter 25 angeschlossen. Der Ausgang des Addierknotens 17 ist an einen Eingang eines Summierknotens 26 angeschlossen, dessen weiterer Eingang mit dem Eingang des ΣΔ-Modulators 7 verbunden ist. Der Ausgang des Addierers 26 bildet den Ausgang 10 des ΣΔ-Modulators 8. Die Flip-Flops 15, 18, 20, 22, 24 haben je einen Taktfrequenzeingang, der mit dem Takteingang 9 des ΣΔ-Wandlers verbunden ist.
  • Das Prinzip der vorgeschlagenen Erfindung liegt in der Ansteuerung des digital steuerbaren Oszillators 1 mit einem gebrochen-rationalen zeitlichen Mittelwert des digitalen Steuersignals. Damit ist zwischen den kleinsten schaltbaren, frequenzbestimmenden Bauteilwerten des Oszillators interpolierbar, so daß eine beliebig feine Quantisierungsabstufung erreicht ist. Folglich können Ausgangsfrequenzen nicht nur im Raster der Quantisierungsschrittweite eingestellt werden, sondern im zeitlichen Mittel auch beliebige Zwischenwerte.
  • Der beschriebene ΣΔ-Modulator ist aufgrund seiner Funktionsweise besonders gut geeignet, diese Interpolation durchzuführen. Das vorgeschlagene Konzept kann als ΣΔ-Digital-Frequenz-Umsetzer betrachtet werden.
  • Der vorgeschlagene ΣΔ-Modulator ist ein Wandler dritter Ordnung gemäß dem MASH-Prinzip, wobei in alternativen Ausführungen auch andere Ordnungen oder Wandler vorgesehen sein können. Der Takt für den Modulator fclk,ΣΔ wird vorteilhafterweise durch Herunterteilen der Ausgangsfrequenz des Oszillators gewonnen. Mit Vorteil ist die Taktfrequenz fclk,ΣΔ deutlich größer als die Referenzfrequenz fref.
  • Beispielsweise bei dem Mobilfunkstandard DECT, Digital Enhanced Cordless Telecommunication, kann bei einer typischen Referenzfrequenz von 10,368 MHz beispielsweise der Teiler 11 vorteilhafterweise einen Teilerwert von 4 oder 8 haben. Somit ergibt sich eine Taktfrequenz fclk,ΣΔ von etwa 500 MHz bezie hungsweise 250 MHz. Die Wahl der Taktfrequenz ist in einer Abwägung zwischen Verlustleistung und Auflösungsgenauigkeit zu bestimmen.
  • Ein zusätzlicher Vorteil aufgrund der höheren Abtastrate ist dadurch gegeben, daß das Quantisierungsrauschen zu höheren Frequenzen verschoben wird.
  • 2 zeigt ein Prinzipschaltbild eines symmetrisch aufgebauten LC-Oszillators, wie er als Oszillator 1 bei der Schaltung von 1 einsetzbar ist. Der Oszillator 1 umfaßt eine Versorgungsspannungsquelle 27, an die mit je einem Anschluß je eine Induktivität 28 angeschlossen ist. Die freien Anschlüsse der Induktivitäten 28 bilden einerseits das Ausgangsklemmenpaar 29 des Oszillators und sind andererseits an ein digital schaltbares Kapazitätsfeld 30 angeschlossen. Das digital schaltbare Kapazitätsfeld 30, welches später noch näher erläutert wird, umfaßt eine Vielzahl schaltbarer Einzelkapazitäten, wofür der Steuereingang 2 des Oszillators 1 mit dem Kapazitätsfeld 30 verbunden ist. Weiterhin ist an den Ausgang 29 ein symmetrischer Entdämpfungsverstärker 31 angeschlossen, welcher zwei n-Kanal-Feldeffekttransistoren 32 umfaßt, die mit je einem Kanalanschluß unmittelbar an Bezugspotential 33 gelegt und in einer Kreuzkopplung miteinander verschaltet sind.
  • Der vorgeschlagene LC-Oszillator arbeitet nach dem Prinzip, daß sich die Schwingfrequenz in Abhängigkeit der wirksam geschalteten Induktivitäten und Kapazitäten ergibt. Vorliegend sind Festwert-Induktivitäten vorgesehen, so daß eine Frequenzverstimmung durch Zu- und Wegschalten von Kapazitäten erfolgt. Das hierdurch erzeugte Signal mit der gewünschten Oszillatorfrequenz fvco wird am Ausgang 29 des Oszillators bereitgestellt, der den Oszillatorausgang 3 von 1 repräsentiert.
  • 3 zeigt ein Ausführungsbeispiel für ein digital schaltbares Kapazitätsfeld, welches zwei unterschiedlich strukturierte Kapazitätsfelder 34, 35 umfaßt. Ein erstes Kapazitätsfeld 34 umfaßt eine Vielzahl von unabhängig voneinander zu- und abschaltbaren Einzelkapazitäten, welche im Verhältnis zueinander binär gewichtet sind. Die frequenzbestimmenden, schaltbaren Kapazitäten des ersten Kapazitätsfeldes 34 werden mit dem Eingangssignal des digital steuerbaren Oszillators unmittelbar angesteuert. Hierfür ist ein Steuereingang des digital steuerbaren, ersten Kapazitätsfeldes 34 mit binärer Gewichtung unmittelbar mit dem Abstimmeingang 2 in einer Mehrbitleitung verbunden.
  • Ein zweites Kapazitätsfeld 35 ist als Einheitskapazitätsfeld mit verhältnismäßig kleinen Kapazitätswerten ausgeführt, das heißt, daß alle Kapazitäten des Einheitskapazitätsfeldes den gleichen Kapazitätswert haben. Ebenso wie beim binär gewichteten Kapazitätsfeld 34 sind auch die Kapazitäten des Einheitskapazitätsfeldes 35 unabhängig voneinander zu- und abschaltbar. Die Ansteuerung des zweiten Kapazitätsfeldes 35 erfolgt über einen Thermometer-Code, wofür ein entsprechender Codierungsblock 36 zwischen den Abstimmeingang 2 des Oszillators 1 und den Steuereingang des zweiten Kapazitätsfeldes 35 geschaltet ist. Das Einheitskapazitätsfeld 35 dient zur Realisierung der niedrigwertigsten Bits des Abstimmsignals und wird zur Vermeidung von Monotoniefehlern über einen Thermometer-Code angesteuert. Die höherwertigen Bits des Abstimmsignals des Oszillators steuern ein binär gewichtetes Kapazitätsfeld 34. Zweckmäßigerweise sind die Kapazitätsfelder so ausgelegt, daß sie für DECT GFSK(Gauss'sches Frequenz-Umtastungsverfahren)-Modulation mit einem Modulationshub von typischerweise +/- 288 kHz geeignet sind.
  • Wird die vorliegende Schaltung beispielsweise bei Bluetooth-GFSK-Modulation eingesetzt, so ist ein Modulationshub von +/- 160 kHz einzuhalten. Mit diesem Modulationshub werden bevorzugt die Einheitskapazitäten geschaltet. Für die Kanalein stellung werden vielmehr die binär gewichteten Kapazitäten verwendet.
  • 4 zeigt eine Weiterbildung der Schaltung von 1, die mit dieser in den verwendeten Bauteilen, deren Verschaltung miteinander sowie der vorteilhaften Wirkungsweise weitgehend übereinstimmt. Insoweit soll die Figurenbeschreibung an dieser Stelle nicht wiederholt werden. Zusätzlich ist bei der Schaltung von 4 am Eingang des digitalen Phasen-Komparators 5 ein Wandler 39 angeschlossen, der einem digital codierten Eingangssignal ein Referenz-Phasensignal φref an seinem Ausgang zuordnet. Der Wandler 39 umfaßt einen Summierer 40, in dessen Rückkopplungspfad ein D-Flip-Flop 41 geschaltet ist. Außerdem ist am Eingang des Akkumulators 40 der Ausgang eines Addierknotens 37 angeschlossen. Der Addierknoten 37 hat zwei digitale Eingänge, von denen ein erster ausgelegt ist zum Zuführen eines Kanalwortes und ein zweiter ausgelegt ist als Modulationseingang zum Zuführen eines Modulationssignals.
  • Weiterhin ist eine Synchronisationseinrichtung 42 vorgesehen mit einem Eingang zum Zuführen einer unsynchronisierten Quarzfrequenz fxtal, welche mit einem Quarz-Oszillator 45, 46 erzeugt wird. Die Synchronisationseinrichtung 42 umfaßt zwei D-Flip-Flops 43, 44, welche hintereinander geschaltet sind und am Ausgang eine synchronisierte Referenzfrequenz fref,sync bereitstellen. Die Takteingänge der D-Flip-Flops sind an den Ausgang 3 des Oszillators 1 angeschlossen. Der Ausgang der Synchronisationseinrichtung 42 ist mit dem Takteingang des digitalen Phasenkomparators 5 verbunden, ebenso mit dem Takteingang des Flip-Flops 41 des Wandlers 39.
  • Das Bezugsphasensignal φref wird demnach nicht nur in Abhängigkeit von dem Kanalwort, sondern auch von dem Modulationssignal gebildet.
  • Bei der vorliegenden Einspeisung von Modulationsdaten in den Referenzzweig der Phasenregelanordnung spricht man auch von einer Direktmodulation der Referenzphase oder einer Einpunkt-Modulation.
  • Derartige Phasenregelanordnungen sind besonders zur Anwendung in Sendeanordnungen des Mobilfunks geeignet.
  • 5 zeigt eine Weiterbildung der Schaltung von 4, die mit dieser in den verwendeten Bauteilen, deren Verschaltung miteinander sowie der vorteilhaften Wirkungsweise weitgehend übereinstimmt. Insoweit soll die Figurenbeschreibung an dieser Stelle nicht wiederholt werden. Zusätzlich ist bei der Schaltung von 5 ein weiterer Addierknoten 38 vorgesehen, welcher den Ausgang des Sigma-Delta-Wandlers 8 mit dem Abstimmeingang 2 des Oszillators 1 verbindet. Der weitere Addierknoten 38 hat einen zusätzlichen Eingang zur Zuführung des Modulationssignals.
  • Somit ist eine Zweipunkt-Modulatoranordnung geschaffen. Ein Vorteil ist, daß die Bandbreite des Modulationssignals dabei größer sein kann als die Bandbreite des Phasenreglers selbst.
  • Derartige Phasenregelanordnungen sind besonders zur Anwendung in Sendeanordnungen des Mobilfunks mit hohen Übertragungsraten geeignet.
    • 1
    digital steuerbarer Oszillator
    2
    Abstimmeingang
    3
    Ausgang
    4
    Wandler
    5
    Phasendetektor
    6
    Multiplizierer
    7
    Eingang
    8
    ΣΔ-Modulator
    9
    Takteingang
    10
    Ausgang
    11
    Frequenzteiler
    12
    Summierer
    13
    Flip-Flop
    14
    Summierer
    16
    Summierer
    15
    Flip-Flop
    17
    Addierknoten
    18
    Flip-Flop
    19
    Summierer
    20
    Flip-Flop
    21
    Addierknoten
    22
    Flip-Flop
    23
    Multiplizierer
    24
    Flip-Flop
    25
    Multiplizierer
    26
    Addierknoten
    27
    Versorgungsspannungsquelle
    28
    Induktivität
    29
    Ausgang
    30
    Kapazitätsfeld
    31
    Entdämpfungsverstärker
    32
    Transistor
    33
    Bezugspotentialanschluß
    34
    binär gewichtetes Kapazitätsfeld
    35
    Einheitskapazitätsfeld
    36
    Thermometer-Codierer
    37
    Addierknoten
    38
    Addierknoten
    39
    Wandler
    40
    Summierer
    41
    Flip-Flop
    42
    Synchronisationseinrichtung
    43
    Flip-Flop
    44
    Flip-Flop
    45
    Schwingquarz
    46
    Oszillator

Claims (8)

  1. Phasenregelanordnung zur Frequenzsynthese, aufweisend – einen digital steuerbaren Oszillator (1) mit einem Steuereingang (2) und mit einem Ausgang (3), an dem ein Ausgangssignal mit einer gewünschten Frequenz (fvco) abgreifbar ist, und – einen Phasendetektor (5) mit einem Eingang, der mit dem Ausgang (3) des Oszillators (1) in einem Rückführungszweig gekoppelt ist und mit einem weiteren Eingang zur Zuführung eines Referenzsignals (fref, φref), dadurch gekennzeichnet, daß ein Mittel (8) zur Ansteuerung des Oszillators (1) mit einem im zeitlichen Mittel gebrochen-rationalen Wert eines digitalen Steuersignals bezogen auf die Quantisierungsschrittweite des digital steuerbaren Oszillators (1) vorgesehen ist, welches einen Ausgang des Phasendetektors (5) mit dem Steuereingang (2) des Oszillators (1) koppelt.
  2. Phasenregelanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Mittel (8) zum Ansteuern des Oszillators mit einem gebrochen-rationalen zeitlichen Mittelwert des Steuersignals ein Sigma-Delta-Wandler ist.
  3. Phasenregelanordnung nach Anspruch 2, dadurch gekennzeichnet, daß der ΣΔ-Wandler (8) einen Takteingang (9) hat, ausgelegt zur Zuführung eines Signals mit einer Taktfrequenz (fclk,ΣΔ).
  4. Phasenregelanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Takteingang (9) des ΣΔ-Wandlers (8) mit dem Ausgang (3) des Oszillators (1) zur Zuführung eines von der Ausgangsfrequenz (fvco) abgeleiteten Signals gekoppelt ist.
  5. Phasenregelanordnung nach Anspruch 4, dadurch gekennzeichnet, daß zur Kopplung des Ausgangs des Oszillators (3) mit dem Takteingang (9) des ΣΔ-Wandlers (8) ein Frequenzteiler (11) vorgesehen ist.
  6. Phasenregelanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß zur Kopplung des Ausgangs des Oszillators (3) mit dem Eingang des Phasendetektors (5) ein Wandler (4) vorgesehen ist, der der Ausgangsfrequenz (fvco) des Oszillators (1) ein digital codiertes Phasensignal (φdiv) zuordnet.
  7. Phasenregelanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Oszillator (1) zumindest ein digital schaltbares Kapazitätsfeld (30) hat, wobei das Zu- und Abschalten der einzelnen, frequenzbestimmenden Kapazitätswerte des Kapazitätsfeldes in Abhängigkeit von dem am Eingang (2) des Oszillators (1) anliegenden, digitalen Steuersignal erfolgt.
  8. Phasenregelanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Oszillator (1) ein erstes schaltbares Kapazitätsfeld (34), aufweisend binär gewichtete schaltbare Kapazitäten, und ein weiteres Kapazitätsfeld (35), welches als Einheitskapazitätsfeld ausgelegt ist, umfaßt.
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