CN104067520A - 时钟发生器 - Google Patents

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Abstract

时钟发生器，接收第一输入时钟信号和第二输入时钟信号。第一频率比较器基于输出时钟信号的频率与第一输入时钟信号的频率的比值生成第一频率比较信号，第一减法器形成表示输入的理想频率比值和第一频率比较信号之间的差的第一误差信号。第一数字滤波器接收第一误差信号并且形成经滤波的第一误差信号。第二频率比较器基于输出时钟信号的频率与第二输入时钟信号的频率的比值生成第二频率比较信号，而第二减法器形成表示经滤波的第一误差信号和第二频率比较信号之间的差的第二误差信号。第二数字滤波器接收第二误差信号并且形成经滤波的第二误差信号。数值控制振荡器接收经滤波的第二误差信号并且生成输出时钟信号。结果，输出时钟信号具有第一输入时钟信号在有用的抖动频率范围上的抖动特性和第二输入时钟信号的频率准确度。

Description

时钟发生器
本发明涉及锁频环，且具体地涉及适于用作集成电路形式的时钟发生器的锁频环。
使用锁频环(FLL)以作为现存(输入)时钟信号的频率的倍数的一个频率来生成时钟信号是已知的。例如，高频输出时钟为计数器计时。在现存时钟信号的边沿，累计计数被锁存且该计数器被重置。因此，该计数表示输出时钟的频率与现存时钟的频率的比值。从表示理想比值的输入值减去此比值，且由此获得的频率误差信号被馈送给滤波器。该滤波器对频率误差求积分以产生积分误差信号，该积分误差信号被用来驱动数值控制振荡器，而该数值控制振荡器的输出被当作高频输出时钟反馈回来为计数器计时。反馈回来的该输出时钟意味着，如果该输出时钟的频率变得高于理想频率，则生成负频率误差信号，导致输出频率被降低。相反地，如果该输出时钟的频率变得低于理想频率，则生成正频率误差信号，导致输出频率增加。因此，生成的时钟的频率收敛到理想频率。
这样的锁频环的一个应用是在数字音频信号处理或再现电路系统中，以及在采用这样的电路系统的主机设备中，所述主机设备包含但不限于：便携电子设备、移动电话、个人数字助理、上网本、膝上型电脑、平板电脑、计算机。对于高质量音频再现，重要的是，驱动输出数字-模拟转换器的时钟具有低抖动(尤其是在音频频带之内)以避免噪声、失真或伪音调。伴随输入数据的时钟可能不是高质量的，原因在于质量差的时钟源或沿着传输信道的退化，且用于信号处理的时钟可能需要是数据传输时钟的倍数。
而且，所生成的时钟必须与进入的数据紧密地同步：任何累积的时钟滑移都会导致丢弃样本或待被处理的数据中的间隙。
此外，在一些应用中，时钟可以是间歇性的，可能由于数据是以突发方式传输的。或者，当主机设备的模态被改变以服务于不同使用场景以及节省任何不必要的功率消耗时，时钟源可能会改变。然而，在再现的音频中，任何这样的时钟转变均应是不可觉察的。
同样优选地，对于以集成电路形式实施的经济方式，应该有尽量少的外部组件诸如大的电容器：以数字为主的解决方案是理想的。
根据本发明的第一方面，提供一种时钟发生器，用于生成输出时钟信号，所述时钟发生器包括：
第一时钟信号输入，用于接收第一输入时钟信号；
第一频率比较器，用于基于所述输出时钟信号的频率与所述第一输入时钟信号的频率的比值生成第一频率比较信号；
第一减法器，用于形成表示在输入的理想频率比值与所述第一频率比较信号之间的差的第一误差信号；
第一数字滤波器，用于接收所述第一误差信号并且形成经滤波的第一误差信号；
第二时钟信号输入，用于接收第二输入时钟信号；
第二频率比较器，用于基于所述输出时钟信号的频率与所述第二输入时钟信号的频率的比值生成第二频率比较信号；
第二减法器，用于形成表示所述经滤波的第一误差信号与所述第二频率比较信号之间的差的第二误差信号；
第二数字滤波器，用于接收所述第二误差信号并且形成经滤波的第二误差信号；以及
数值控制振荡器，用于接收所述经滤波的第二误差信号并且生成所述输出时钟信号。
根据本发明的第二方面，提供一种音频处理集成电路，包括：
至少一个数字音频接口，用于接收数字音频数据以及伴随的音频数据时钟；
数字-模拟转换器，用于基于接收的数字音频数据重构模拟音频数据；以及
根据所述第一方面的时钟发生器，其中所述音频数据时钟作为第一输入时钟信号被提供给所述时钟发生器，以及所述时钟发生器的输出时钟信号被用作所述数字-模拟转换器的时钟。
根据本发明的第三方面，提供一种设备，所述设备含有根据所述第二方面的音频处理集成电路，且还包括：
通信处理器，用于接收蜂窝呼叫，所述处理器经由数字音频总线被联接到所述至少一个数字音频接口；和/或
应用处理器，用于从本地存储器获取音频数据，所述处理器经由数字音频总线被联接到所述至少一个数字音频接口；和/或
无线调制解调器，用于传输和/或接收来自外围设备的音频数据，所述调制解调器经由数字音频总线被联接到所述至少一个数字音频接口。
根据本发明的第四方面，提供一种集成电路，包括：
根据所述第一方面的时钟发生器；
第一振荡器，用于生成第一振荡器时钟信号，且被连接到所述时钟发生器的第一时钟信号输入；以及
第二振荡器，用于生成第二振荡器时钟信号，且被连接到所述时钟发生器的第二时钟信号输入，
其中所述第一振荡器和第二振荡器被配置，以使得所述第一振荡器时钟信号具有比所述第二振荡器时钟信号更低的抖动，且所述第二时钟信号具有比所述第一振荡器时钟信号更高的频率准确度。
为了更好地理解本发明，并且示出如何实施本发明，现在将通过示例方式参照附图，在附图中：
图1是例示根据本发明的频率发生器的总体形式的示意图；
图2更详细地示出如图1中所示出的频率发生器；
图3是频率曲线图，例示图2的频率发生器的性能；
图4示出根据本发明的第一替代频率发生器；
图5示出根据本发明的第二替代频率发生器；
图6示出根据本发明的第三替代频率发生器；
图7(a)、7(b)、7(c)、7(d)、7(e)和7(f)更详细地示出根据本发明的频率发生器中的数值控制振荡器的可能的形式；
图8示出包含根据本发明的频率发生器的第一系统；
图9示出图8的系统中的Δ-Σ调制器的第一可能形式；
图10示出图8的系统中的Δ-Σ调制器的第二可能形式；
图11示出图8的系统中的Δ-Σ调制器的第三可能形式；
图12示出第一已知音频处理信道；
图13示出第二已知音频处理信道；
图14示出包含根据本发明的频率发生器的音频处理信道；
图15示出包含根据本发明的频率发生器的第二系统；
图16示出包含根据本发明的频率发生器的第三系统；
图17示出包含根据本发明的频率发生器的第四系统；
图18示出包含根据本发明的频率发生器的第五系统。
图1示出一个时钟发生器(或者等同地，一个频率发生器或频率合成器)10，其使用锁频环的原理运行。该时钟发生器10可以例如以集成电路的形式提供，或者可以被提供作为更大的集成电路的一部分的功能模块。时钟发生器10接收第一输入时钟信号DCK和第二输入时钟信号RCK并且生成输出时钟信号CKout，该第一输入时钟信号DCK具有频率fDCK，该第二输入时钟信号RCK具有频率fRCK，该输出时钟信号CKout具有频率fCKout。时钟发生器10还在频率控制输入FC处接收一个输入值或频率控制字P，该输入值或频率控制字P表示输出时钟信号CKout和第一输入时钟信号DCK的频率的比值的理想值。因此，在用户希望生成具有频率fCKout的输出时钟信号CKout，且在一个可用的频率fDCK下具有时钟信号DCK的情况下，P的值被设置为等于fCKout/fDCK。
输出时钟信号CKout被施加到第一计数器12的时钟输入(CK)，充当第一频率检测器或第一频率比较器。第一输入时钟信号DCK被施加到第一计数器12的重置(RST)输入。因此，第一计数器12对在第一输入时钟信号DCK的每个脉冲中生成的输出时钟信号CKout的脉冲的数目进行计数，且从第一计数器12输出的计数值CNT1是第一频率比较信号，该第一频率比较信号表示输出时钟信号CKout和第一输入时钟信号DCK的频率的比值，即，CNT1＝fCKout/fDCK。
在频率控制输入FC处输入的输入值P被施加到第一减法器14的第一输入，而从第一计数器12输出的计数值CNT1(即，第一频率比较信号)被施加到减法器14的第二输入。作为结果得到的第一误差信号Merr1被施加到第一数字滤波器16的输入(IN)，该输入由第一输入时钟信号DCK计时，并且在其输出(OUT)上生成经滤波的第一误差信号Nerr1。第一数字滤波器16可以是在低频率具有较高增益且在较高频率具有较低增益的积分器或者某些其他类型的低通滤波器。
输出时钟信号CKout也被施加到第二计数器18的时钟输入(CK)，充当第二频率检测器或第二频率比较器。第二输入时钟信号RCK被施加到第二计数器18的重置输入(RST)。因此，第二计数器18对在第二输入时钟信号RCK的每个脉冲中生成的输出时钟信号CKout的脉冲的数目进行计数，且从第二计数器18输出的计数值CNT2是第二频率比较信号，该第二频率比较信号表示输出时钟信号CKout和第二输入时钟信号RCK的频率的比值，即，CNT2＝fCKout/fRCK。
经滤波的第一误差信号Nerr1被施加到第二减法器20的第一输入，而从第二计数器18输出的计数值CNT2(即第二频率比较信号)被施加到第二减法器20的第二输入。作为结果获得的第二误差信号Merr2被施加到第二数字滤波器22的输入(IN)，该输入由第二输入时钟信号RCK计时，并且在其输出(OUT)上生成经滤波的第二误差信号Nerr2。第二数字滤波器22可以是在低频率具有较高增益且在较高频率具有较低增益的积分器或者某些其他类型的低通滤波器。
经滤波的第二误差信号Nerr2被传送到数值控制振荡器(NCO)24，该数值控制振荡器依赖于其输入信号Nerr2生成输出时钟信号CKout。
在一些实施方案中，数字滤波器16和22是在低频率比在较高频率具有更高增益的积分器、或其他类型的低通滤波器。因此，对于有界的输出值，每个积分器16、22的平均输入值必须接近于零。可以通过如下考虑来理解频率发生器10的运行：在稳态中，反馈回路必须运行以使得第一减法器14的输出信号Merr1趋向于零，即，以使得：
Merr1＝P-CNT1＝0，即，
P＝fCKout/fDCK，或
fCKout＝P·fDCK
在该实施方案中，P的值是恒定的，或者与所生成的频率或回路带宽中的任一项比较而言是随着时间至少相对慢地改变的，以使得输出时钟fCKout的频率跟踪一个缓慢变化的所要求值。
相似地，可以示出：
Merr2＝Nerr1-CNT2＝0，即，
Nerr1＝fCKout/fRCK，
即，积分器16的输出稳定到一个平均值，该平均值等于fCKout/fRCK。
在稳态中，第二滤波器22的输出将稳定到由NCO24所要求的值，以在CKout处提供理想频率P·fDCK。
图2在一个具体实施方案中更详细地示出频率发生器10的形式。
如图2中所示出的，第一计数器12包含延迟元件30，该延迟元件由输出时钟CKout计时，其结果是对于输出时钟CKout的每个脉冲，加法器32将所接收的值+1加到当前计数值。多比特存储寄存器34(为简便起见绘制成单比特D型触发器)在每个时间周期内接收当前计数值，且在第一输入时钟DCK的每个上升沿将累积的计数锁存并且输出到第一减法器14。与此同时，第一输入时钟DCK的上升沿控制多路复用器36，以使得值0被传送到加法器32。这将第一计数器12的计数器值重置到零，直到下一个CKout脉冲到达为止。
该计数器模块12有许多可能的实施方式：例如多路复用器可被省略以使得延迟模块的输出连续地增加，且然后在第一输入时钟DCK的每个上升沿减去先前递送的输出值。当然，此模块和其他模块可被设计以在下降沿而不是在上升沿被触发。
因此，输出到第一减法器14的累积计数值CNT1(即，第一频率比较信号)是对于第一输入时钟DCK的每个周期而言的输出时钟CKout的脉冲的数量，且只要有必要就使得可供减法器14使用。
相似地，第二计数器18可包含延迟元件40，该延迟元件由输出时钟CKout计时，结果是加法器42将接收的值+1加到输出时钟CKout的每个脉冲的当前计数值。多比特存储寄存器44在每个时间周期内接收当前计数值，且在该第二输入时钟RCK的每个上升沿将累积计数锁存，即，输出到第二减法器20。与此同时，第二输入时钟RCK的上升沿控制多路复用器46，以使得值0被传到加法器42。这重置第二计数器18的计数器值。此外，适合的计数器的替代实施方式也是可能的。
因此，输出到第二减法器20的累积计数值CNT2(即，第二频率比较信号)是对于第二输入时钟RCK的每个周期而言的输出时钟CKout的脉冲的数量，且只要有必要就使得可供第二减法器20使用。
在图2中所示出的实施方案中，第一滤波器16采取积分器的形式，包括加法器50、延迟元件52(该延迟元件52由第一输入时钟DCK计时)和乘法器53，结果是，在第一输入时钟DCK的每个周期期间，接收自第一减法器14的值Merr1被添加到从延迟元件52输出的先前的运行总数，以形成新的运行总数，该新的运行总数接下来按因子γ1缩放，以形成新的滤波器输出值Nerr1。该乘法器可以只是一个比特移位器用以实现2N形式的缩放因子γ1，或某个其他简单的“移位相加(shift-and-add)”结构以实现2N1+2N2形式或相似形式的缩放因子γ1，而不是全乘法器(full multiplier)，如已知的。
相似地，第二滤波器22采取相似结构的积分器的形式，包含加法器60、延迟元件62(其由第二输入时钟RCK计时)，以及乘法器63，结果是，在第二输入时钟RCK的每个周期期间，接收自第二减法器20的值Merr2被添加到从延迟元件62输出的先前的运行总数，以形成新的运行总数，该新的运行总数接下来按γ2因子缩放，以形成新的滤波器输出值Nerr2。
如图2中所示出的，数值控制振荡器(NCO)24可包含数字-模拟转换器(DAC)70以及电压控制振荡器(VCO)72，且因此数值控制振荡器以与由第二积分器22输出的数值相对应的频率生成输出信号CKout。
在这个例示的实施方案中，第一积分器16被设计为具有比第二积分器22低得多的增益(即，更长的时间常数)。
图3是频率曲线图，例示了图2的电路中的各个不同点之间的抖动传递函数。具体地，曲线80表示从DCK输入到NCO输出CKout的抖动传递函数，即，以一个具体频率存在于DCK输入上的任何抖动当达到输出CKout时被缩放的因数。相似地，曲线82表示从RCK输入到NCO输出CKout的抖动传递函数，而曲线84表示从NCO24的输入到其输出CKout的抖动传递函数。
转折点(break point)由第一积分器16和第二积分器22的单位增益频率限定。更具体地，从DCK输入到NCO输出CKout的传递函数(即，曲线80)的转折点f80由f80＝f(DCK)*γ1/2π给出，其中γ1是第一积分器16的增益；而从RCK输入到NCO输出CKout的传递函数(即，曲线82)的转折点f82由f82＝f(RCK)*γ2/2π给出，其中γ2是第二积分器22的增益。
在此实施例中，这些增益值被设定以使得：转折点f80是在大约2Hz(12rad/s)，而转折点f82是在大约20kHz(120krad/s)。
因为积分器16、22都是一阶积分器，所以抖动传递函数80、82、84的斜率大致是20dB/decade，只是NCO传递函数84在下转折点f80以下具有40dB/decade的斜率，而RCK传递函数80在上转折点f82以上具有负40dB/decade的斜率。
因此，在中间抖动频率——在两个转折点f80和f82之间，第一积分器16的长的时间常数将会倾向于将第一积分器的输出Nerr1保持恒定，且因此来自第一时钟信号DCK的非常少的抖动将会传播到输出，而第二积分器22将会具有高增益，且因此包括第二积分器和频率比较器18的反馈回路将会控制NCO24，以使得NCO24的输出CKout追随第二时钟信号RCK，而不管NCO24的固有抖动。
因此，在这些中间频率处，在输出时钟CKout上的抖动将会倾向于追随第二时钟信号RCK上的抖动，而在第一时钟信号DCK上的抖动将在4Hz处被衰减6dB，且在更高的频率被衰减更加多。
作为结果，在图2中示出的电路对于存在可用的两个时钟信号的情形是特别有用的，其中一个时钟信号具有这样一个频率，想要将该频率用作生成输出时钟信号CKout的基础，但该信号具有相对低质量(即，它具有相对高抖动)，而另一个时钟信号具有相对高质量(低抖动)但却具有不适当的频率。在那种情况下，相对高抖动的时钟信号可被用作到电路10的第一输入时钟信号DCK，而相对低抖动的时钟信号可被用作第二输入时钟信号RCK。
这意味着通过合适选择P的值能够以理想的准确频率比值从第一输入时钟信号DCK生成输出时钟信号CKout，但也意味着(在感兴趣的频率带内)在输出时钟信号CKout上的抖动仅依赖于高质量的第二输入时钟信号RCK上的低水平的抖动，前提是积分器16、22的增益被适当地设定。
如上文所提到的，在该例示的实施方案中，第一积分器16被设计成具有比第二积分器22长得多的时间常数。然而，第一积分器16可具有比第二积分器22更短的时间常数。
如上文所提到的，积分器16、22在此实施方案中都是一阶积分器。然而，应理解可使用更高阶的积分器，或者实际上使用依赖于输入时钟的预期抖动频谱或在输出处理想的抖动频谱的其他滤波器。例如，可能想要将已知的干涉频率陷波出去(notch out)，在此情况下滤波器16可以是陷波滤波器，而滤波器22是带通滤波器，其中参数被设计以保持两个反馈回路的稳定性。
如上文所描述的，积分器16稳定到一个等于fCKout/fRCK的平均值。在启动时，通常所有电路系统都将被重置到零，因此这样的低带宽积分器可能需要花费一些时间来斜坡上升到所要求的值。
图4示出一个替代的频率发生器90，其中组件模块有许多是与频率发生器10的组件模块相同的。这些组件模块在图4中由与在图1和图2中相同的参考数字标示，且不再进一步描述。
在图4中所示出的频率发生器90中，第二计数器18的计数(CNT2)输出被施加到第三减法器92的第一输入，而与fCKout/fRCK的期望值或标称值相等的输入值Q被施加到第三减法器92的第二输入，以被从CNT2中减去。作为此相减的结果，获得频率比较信号CNT2X，且该频率比较信号被施加到第二减法器20，以被从经滤波的误差信号Nerr1中减去。
在运行中，第二计数器18的输出值CNT2必须仍然是在平均上等于fCKout/fRCK，但如果RCK接近期望频率，则从CNT2中减去Q将会给出接近于0的值。转发到第二减法器的新的误差信号CNT2X现在将会是小的，因此第一积分器16只需要斜坡上升以稳定到一个小得多的值，即，只是估计的Q中的误差(fCKout/fRCK-Q)，而不是Q的全部量。因此，稳定到可接受的准确度所花费的时间可被大大减少。
作为一个等同的替代方案，第二计数器18可被预设到计数值-Q，使得它接下来在每个RCLK周期期间斜坡上升到一个接近于零的值，而不是使用显式减法器92。作为另一个等同的替代方案，积分器16的输出可在启动时被预设到Q。
图5示出另一个替代频率发生器110，其中组件模块有许多是与频率发生器10的组件模块相同的。这些组件模块在图5中由与在图1和图2中相同的参考数字标示，且不再进一步描述。
在图5中所示出的频率发生器110中，输出时钟CKout未被直接传到第一计数器12和第二计数器18，而是被传送通过公共分频器116然后分别通过第一分频器112和第二分频器114。公共分频器116接收公共分频比N0且在频率fCKout/N0下生成公共分频时钟信号CKout0。第一分频器112接收第一分频比N1，且在频率fCKout/N0N1下生成第一分频时钟信号CKout1，该第一分频器将该第一分频时钟信号供应给第一计数器12的时钟(CK)输入。相似地，第二分频器114接收第二分频比N2，且在频率fCKout/N0N2下生成第二分频时钟信号CKout2，该第二分频器将该第二分频时钟信号供应给第二计数器18的时钟(CK)输入。
公共分频器116、第一分频器112和第二分频器114可以是固定分频器，且它们具有的效果是，与如果第一计数器12和第二计数器18被直接供应以输出时钟CKout相比，第一计数器12和第二计数器18可以更缓慢地运行，这具有的优点是：功率消耗被降低，且只要求计数器12、18能够计数到更小的值，同时不会严重影响输出时钟CKout的频率fCKout的或抖动的准确度。如有要求，公共分频时钟信号CKout0、第一分频时钟信号CKout1和/或第二分频时钟信号CKout2可作为时钟信号提供给更大电路的其他模块。根据要求，分频器112、114、116中的一个或多个可以是不必要的且被省略。
替代地，通过更改N1和/或N2的值，这些分频器中的一个或多个可以是在运行期间可配置的，以向不同的运行模式提供不同的输入时钟频率或不同的系统要求。分频器可被实施为“除以2的级(devided-by-2stages)”的多个链(chain)，以实施2N形式的分频比，或者可以是如已知的包含解码和适当的重置逻辑或其他相似技术的计数器。
在一些应用中，可能不总是存在输入时钟信号(DCK、RCK)之一或两者。理想的是在上述情形中仍然保持一些输出时钟，以允许主机系统的多个部分的至少一些继续运行。
在上文所描述的实施方案中，如果第一输入时钟信号DCK消失，而第二输入时钟信号RCK仍然存在，则经滤波的误差信号Nerr1变为恒定，且NCO24仅受包含第二计数器18的回路控制。此回路将会基于Nerr1的冻结值和RCK的频率将输出频率保持在一个频率处。
替代地，如果在上文所描述的实施方案中，第二输入时钟信号RCK消失，则第二数字滤波器22将会变为未锁定，且因此该滤波器的输出Nerr2将会保持在它的最后值。这将会导致NCO输出频率变为恒定，在对应于此值的一个频率。
图6示出另一个替代频率发生器130，其中组件模块有许多与频率发生器10的组件模块相同。这些组件模块在图6中是由与在图1和图2中相同的参考数字标示的，且不再进一步描述。
在图6中所示处的频率发生器130中，第一时钟检测器132被连接到接收第一时钟信号DCK的输入，并且被用来控制第一限制器模块134。相似地，第二时钟检测器136被连接到接收第二时钟信号RCK的输入，并且被用来控制第二限制器模块138。
时钟检测器132、136和限制器模块134、138被提供用来处理如果输入时钟变得暂时不可用则会出现的问题。例如，如果第一时钟信号DCK消失，则当它重新出现时会有略微不同的频率(可能是因为上游时钟发生器的频率随着温度变化已漂移，或者可能甚至因为正在从不同的时钟源获得该信号)。如果第二时钟RCK消失，则NCO24开环运转一段时间，且NCO24的频率可能在RCK信号重新出现的时间以前已经漂移。由于所述时钟的突然重新强加导致的有效输入时钟频率中的阶跃变化，可能导致频率比较信号中的大的阶跃瞬态，这会激励反馈回路产生显著的输出频率瞬态过冲。
在图6中示出的频率发生器130帮助缓解这些问题，因为时钟检测器132、136检测相应的时钟信号DCK、RCK何时不存在，且然后检测相应的时钟信号DCK、RCK何时重新出现。时钟检测器132、136接下来在时钟信号重新出现之后的恢复时间段期间限制相应的数字滤波器16、22的输入，以帮助减少在回路之内的任何大信号瞬态过冲，且因此减少输出频率中的任何瞬态过冲。
数值控制振荡器(NCO)24可以采取许多可能的形式。图2示出NCO24，该NCO24包括驱动一个电压控制振荡器72的电压输出DAC70。作为一个替代方案，图7(a)以简单RC振荡器440形式示出一个NCO，该RC振荡器440具有数字可编程的电阻器元件442和电容器元件444，而图7(b)以跨导/电容器(Gm-C)环形振荡器446形式示出一个NCO，同样具有数字可编程的电阻器元件448a、448b、448c和电容器元件450a、450b、450c。
图7(c)更详细地示出可编程电容器元件444或450的一个可能形式，具有借助于开关454a、454b、454c以并联组合方式可连接的多个电容器452a、452b、452c，这些开关包括MOS晶体管或其他适合的有源器件。在其他实施方案中，构成可编程电容器元件的一些或全部电容器能够以串联方式可连接到其他电容器。
图7(d)更详细地示出可编程的电阻器元件442的形式，具有多个电阻器456a、456b、456c、456d，所述多个电阻器借助于开关以串联方式或以并联组合方式可连接，这些开关包括MOS晶体管或其他适合的有源器件。
因此，在图7(c)和7(d)中，表示数值输入的二进制信号或从该数值输入得出的二进制信号的相应比特，可以控制所述电容器和电阻器中的哪些是连接的，且因此能控制振荡器的频率。
图7(e)示出一个替代NCO，其中振荡器元件是环形振荡器458，在此情况下，源电流是数字可控的。(相似地，环形振荡器的源电压或其他偏置电压可以是数字可控的。)因此，在图7(e)中，环形振荡器458包括三个反相级460a、460b、460c(可能是简单的CMOS反相器级)，但是当然也可以提供任何适宜数量的这样的反相器。三个PMOS晶体管462a、462b、462c被设置成一个阵列，而表示该数值输入的二进制信号的相应比特可以控制是否将所述PMOS晶体管的栅极连接到适合的偏置电压VB或源电压VDD。被连接到偏置电压VB的栅极对可用于驱动反相器链的总电流Ictrl做贡献，且因此控制所述环形振荡器458的源电压Vctrl和输出频率。
然而数字滤波器的输出通常将会是20比特到30比特宽，然而，提供足够的无源元件来直接提供这样的高分辨率是不实际的。为了缓解此问题，可以使用字长减少技术。
图7(f)示出数值控制振荡器(NCO)140的一种可能的形式，其可以被用于代替上文所描述的数值控制振荡器(NCO)24。数值控制振荡器(NCO)140包括数字-模拟转换器(DAC)70和电压控制振荡器(VCO)72，其与图2中的相同参考数字标示的模块具有相同的功能，且这些将不会被进一步描述。在数值控制振荡器(NCO)140中，由第二数字滤波器22输出的值首先被传送到字长减少(WLR)电路142，诸如，噪声塑形器或Δ-Σ调制器。这帮助确保，由量化此值导致的任何噪声都被推出到更高的频率，在这里噪声将不会在低频和中频的输出抖动中产生任何显著的效应。接下来字长减少(WLR)电路142的输出被传送到数字-模拟转换器(DAC)70。
数字-模拟转换器(DAC)70的输出可被传到模拟低通滤波器144，以进一步帮助将由DAC70引入的量化噪声衰减，且帮助将任何其他高频噪声相对于VCO的局部地面(local ground)解耦。经滤波的低通信号接下来被传送到电压控制振荡器(VCO)72，以在与积分器22输出的数值相对应的频率下生成输出信号CKout。
在施加到VCO的平均值和相应的输出频率准确度方面，这允许相对低分辨率(可能6比特)的DAC具有精细得多的有效直流分辨率(例如16比特)。
相似地，字长减少电路可被用来控制在图7(a)或7(b)中所示出的结构中的可编程电阻器和/或电容器元件、或者在图7(e)中所示出的结构中的PMOS晶体管。在图7(e)的实例中，电容器Cfilt将充当低通滤波器元件。
至此，施加到频率控制输入FC的值P已经被假定为随着时间是恒定的，或者与任何已生成的频率或回路带宽相比至少是随着时间缓慢地改变，以使得输出时钟的频率跟踪对应于P的一个缓慢变化的要求值。
替代地，变化可以是足够快的，也就是说，超过FLL回路带宽，以使得第一低通滤波器16和第二低通滤波器22的作用是导致输出时钟fCKout的平均频率依赖于P的平均值，且对于此频率的任何调制是微不足道的。例如，P可以在两个或更多个相邻的值之间迅速交替，以使得所述两个或更多个相邻的值的平均数表示理想频率，或者施加到第一减法器14的第一输入的输入值P可以是在平均值和量化噪声谱方面具有理想特性的值的任何序列或流，且可以例如是从多比特或单比特Δ-Σ调制器输出的多比特字或单比特字的流。
图8示出了另一个替代频率发生器120，其中具有数值“a”和“b”的输入被输入到调制器122例如Δ-Σ调制器，以生成具有平均值a/b的输出值的流。因此可以通过供应整数值a和b来获得准确的分数平均输出值。输出值的流被供应到频率发生器子模块124，以用作施加到输入FC的频率控制字。频率发生器子模块124可以采取本文中描述的任何频率发生器(即频率发生器10、90、110、130)的形式，且输出值的流被供应作为频率比的输入理想值P。因此，如果想要在是可用时钟频率的准确分数倍数的一个频率生成输出时钟信号，则调制器122可被用来通过选择a和b的适当的值生成用于所述倍数的理想值，且可以将此值作为理想倍乘因子P以调制器输出值的流的形式供应给频率发生器子模块124。
图9例示一阶Δ-Σ调制器330，以在本发明的一个实施方案中用作调制器122。Δ-Σ调制器330包括第一输入端子331，用于接收第一输入值a。加法元件332(其可以是加法器)接收来自第一输入端子331的第一输入值a。存储器元件334被联接到加法元件332的输出，并且保持累积计数。存储器元件334的输出被联接到模元件(moduluselement)336和比较元件338，该比较元件338可以是比较器。Δ-Σ调制器330也包括用于接收第二输入值b的第二输入端子335，该第二输入值b被提供给所述模元件336和所述比较元件338。比较元件338在一条输出线339上提供第一输出m，且模单元336在第二输出线340上提供第二输出ε，该第二输出ε还被反馈到加法元件332。
因此，Δ-Σ调制器330具有两个输入端子331、335，用于接收第一输入值a和第二输入值b。输入a表示分数输入的分子，而输入b表示分数输入的分母。第一输入值a和第二输入值b因此被选择以使得a/b＝P。
优选地，虽非必要，输入值a和b被选择以使得它们是互质的，即，它们除1以外没有别的公因数，以消除在Δ-Σ调制器330的输出中的音调。如果输入值a和b不是互质的，则存在于输出中的音调可能会牺牲性能，尤其是在音频系统中。然而，其他非音频系统可能能够忍受这样的牺牲。
值b可由二进制字表示，且具体地该二进制字可以具有多于一个非零比特，且因此b不需要是2N的形式。
在Δ-Σ调制器330中，加法元件332将第一输入值a加到累积计数中，直到比较单元338确定保持在存储器元件334中的所述累积计数大于或等于阈值b为止。当累积计数大于或等于阈值b时，在输出339处产生输出脉冲，且计数器被模元件336重置。即，模元件在其输入上执行模运算，从接收自存储器元件334的计数值中减去值b，如有必要重复地减去，直到结果小于b为止。因此，在Δ-Σ调制器330中，阈值是由第二输入值b设定的，该第二输入值b设定Δ-Σ调制器的模点(modular point)。
Δ-Σ调制器的模点或翻转点(rollover point)是阈值b，当该阈值b被所述累积计数超过时，导致脉冲在输出339处被输出，且计数被重置。
将模点设置为第二输入值b的能力，使得Δ-Σ调制器能够根据基础b进行合成。因此，输出339的脉冲密度的平均值准确地等于a/b，因为所述合成被量化到b，b是输入a/b的分母。使用不具有2N形式的b值的能力，允许精确地合成更宽范围的频率，而不是具有四舍五入到一定数量的二进制数位的比值。
在累积计数超过阈值的情况下，累积计数比阈值大的超出量作为余数在下一个加法循环的开始被转存(滚存)。
输出端子340输出Δ-Σ调制器330的误差值ε。该误差值在更高阶Δ-Σ调制器中被减少，因为它被级联到了后面的Δ-Σ调制级。在一阶Δ-Σ调制器(诸如图9中所示出的Δ-Σ调制器330)中，误差值被丢弃。
本发明不限于一阶Δ-Σ调制器，且也可用在更高阶的调制器中。更高阶的调制器含有至少两个Δ-Σ调制级和一个再组合级，所述再组合级位于各级的输出处以将输出组合从而产生脉冲密度调制输出。
传统上，模运算(诸如，由模单元336执行的)在计算上是昂贵的。图10示出用于在本发明的一个实施方案中使用的一个替代的Δ-Σ调制器341，其中该模单元被简化成多路复用器342和减法器344。
Δ-Σ调制器341以与关于图9的Δ-Σ调制器330所描述的方式相似的方式运行。来自输入端子331的第一输入值a通过加法元件332被加到保持在存储器单元334内的累积计数。该累积计数、连同来自减法器344的该累积计数减去从输入端子335输入的输入值b一起被输入到多路复用器342。多路复用器342根据比较元件338是否确定了该累积计数大于或等于输入值b来从这些输入之一中选择一个输出。如果比较元件338确定该累积计数大于或等于输入值b，则比较元件338在输出339处输出一个脉冲，该脉冲也被传送到多路复用器342，指示该多路复用器342应当选择具有所述累积计数减去输入值b的输出以用于反馈到加法元件332。此简化电路是图9中所示出的电路的可接受的替换，如果已知值a和b之间的关系将会使得不要求重复减去值b。作为一个简化电路，这将具有较小芯片面积且因此具有较低成本，此外还具有较低功耗的优势。
图11示出了根据本发明的一个实施方案的三阶Δ-Σ调制器400的一个实施例。Δ-Σ调制器400包括第一输入端子401，用于接收第一输入值a。加法元件402接收来自第一输入端子401的第一输入值a。第一Δ-Σ调制级404被联接到加法元件402的输出，该第一Δ-Σ调制级404可采取图9中所示出的Δ-Σ调制器330的形式或图10中所示出的Δ-Σ调制器341的形式。第一Δ-Σ调制级404的第一输出405被联接到再组合级420，该第一输出405是一个脉冲密度调制信号，该脉冲密度调制信号的平均值是第一Δ-Σ调制级404的第二输出406是第一Δ-Σ调制级404的误差ε1，该第二输出406被联接到第二Δ-Σ调制级407的输入，该第二Δ-Σ调制级可采取图9中所示出的Δ-Σ调制器330的形式或图10中所示出的Δ-Σ调制器341的形式。第二Δ-Σ调制级407的第一输出408被联接到再组合级420，该第一输出408是一个脉冲密度调制信号，该脉冲密度调制信号的平均值是第二Δ-Σ调制级407的第二输出409是第二Δ-Σ调制级407的误差ε2，该第二输出409被联接到第三Δ-Σ调制级410的输入，该第三Δ-Σ调制级可采取图9中所示出的Δ-Σ调制器330的形式或图10中所示出的Δ-Σ调制器341的形式。第三Δ-Σ调制级410的输出411被联接到再组合级420，该输出411是一个脉冲密度调制信号，该脉冲密度调制信号的平均值是
Δ-Σ调制器400还包括第二输入端子434，用于接收第二输入值b。虽然在图11中未示出，第二输入值b被提供给Δ-Σ调制级404、407、410。如先前所讨论的，第二输入值b确定Δ-Σ调制级的模点。
再组合级420将分别来自三个调制级404、407、410的输出 和组合以产生一个输出432，组合的方式本身是本领域技术人员已知的，因此这里不再进一步描述。
抖颤单元430(其接收抖颤控制信号)向加法元件402施加抖颤。抖颤是有意地施加的噪声形式，施加该噪声是为了使量化误差随机化并且防止或至少大幅减少在Δ-Σ调制器400的输出之内形成的音调。抖颤被引入用于消除Δ-Σ调制器的功率/频率响应中的音调，这样的引入方式本身是本领域技术人员已知的，因此这里不再进一步描述。
由此已经描述了一种具有许多有利特性的时钟发生器。
如上所述的这种时钟发生器在消费设备/主机设备中是有用的，所述消费设备/主机设备包括音频再现或其他音频信号处理，诸如但不限于，智能手机、游戏控制台、平板电脑、膝上型计算机、台式计算机、高保真系统等等。在这样的应用中，有必要为了良好的音频再现而使用具有低抖动且具有与进入数据的速率(或与其倍数)完全相同的频率的时钟，以避免丢失或增加数据样本。
图12示出一种已知的音频处理信道150，在此情况下可能是音频再现信道，该音频再现信道接受输入数字数据并且输出适合于直接地或间接地驱动扬声器或头戴式耳机的模拟信号。进入的数据是根据一个或多个时钟(例如，串联数据格式的情况下的帧时钟或比特时钟)传输的。这些时钟之一被用来在音频接口(AIF)151中捕获进入的数据。此数据接下来会在数字信号处理模块(DSP)152中经受一些数字信号处理(例如内插或抽取)以产生经处理的数据“数据’(Data')”，然后被输出经过Δ-ΣDAC154，所述DAC和DSP根据某个或某些处理时钟被计时。
处理时钟可能只是接口时钟(如虚线155所示)之一的一个(经缓存的)版本，或者可能通过频率发生器156，例如将一个处于比方说48kHz的进入的帧时钟LRCLK倍乘到可被用来为输出DAC154计时的更高速度的时钟(例如3072kHz)CKsys。
然而，进入时钟可能经受由于失真或在传输中添加的噪声导致的某些抖动，或者在数字处理器芯片上可用的时钟发生器可能是低质量的。此抖动，当出现在DAC的采样时钟上时，可能导致噪声、失真或寄生互调产物(spurious intermodulation products)。
图13示出一个替代音频处理信道150，其中DAC时钟CKsys是从本地时钟发生器157得出的。然而，尤其是在具有来自多个源的多个信道的系统中，本地时钟CKsys可能未被同步到进入的时钟，或者可能并不具有与进入的时钟相同的实际频率，即便它是相同的标称频率。为了应付进入的数据和本地时钟之间的可能的异步，需要在信号链中包括异步采样率转换器模块158，例如将输入数据内插或上采样到一个非常高的采样率，通过滤波器将输入数据平滑化，且然后将输入数据抽取或下采样到理想的采样率。这花费相当大的数字硬件和功率消耗，且可能使音频质量降级，尤其是如果输入数据是经压缩扩展的或以其他方式非线性地编码的话。
当音频再现设备150用于消费设备(诸如，智能手机、PDA或数字摄像机等)中时，该消费设备可能包括用于该设备的其他功能的良好质量、低抖动的时钟，该时钟例如来自以19.2MHz或12MHz生成时钟信号的晶体。
图14示出可以有利地被用在上述情形中的音频处理信道150的一个配置，包括频率发生器159，该频率发生器159可以采取本文中描述的任何频率发生器(即，频率发生器10、90、110、130)或类似的形式。
在此情况下，输入数据伴随着低质量时钟CKIN，例如，音频字时钟LRCLK，该音频字时钟LRCLK的标称频率是输出时钟CKout的频率的1/P部分。时钟CKIN接下来可被供应给频率发生器159的第一时钟(DCK)输入，而来自晶体(XTAL)的高质量时钟可被供应给频率发生器159的第二时钟(RCK)输入。如上文所描述的，通过输入值的适合的选择，可以使得频率发生器159生成这样一个时钟信号CKout：该时钟信号与进入的LRCLK的长期频率同步，但保留来自晶体(XTAL)的时钟信号的低音频带抖动。此时钟信号接下来可以被供应给解码每个音频数据信道的每个DSP152和DAC154。至少在这一个信道上或与该信道同步的任何其他信道上，例如，立体声对中的另一个，或者具有公共LRCLK的其他信道，没必要提供异步采样率转换器(ASRC)。结果，此配置与要求为DAC提供低抖动时钟和/或要求异步采样率转换以允许不同的时钟基础来保持准确频率和避免丢失数据样本的替代方案相比，在功率、面积等方面都是有利的。
在实践中，实际上递送给DAC和/或DSP的时钟可以是频率发生器输出的向下分频版本，但这样的可能的分频器为简便起见被从附图中略去。
图15示出一个替代的和双向的音频处理信道160的形式。因此，当音频接口(AIF)161接收数字数据时，该音频接口将数字数据传送到数字信号处理模块(DSP)162以产生经处理的数据“数据'”，该“数据'”被输出通过DAC164，一个ADC163接收模拟数据，该ADC163将模拟数据转换成数字形式，然后在DSP162中处理，并且经由AIF161输出。使用从频率发生器159输出的时钟信号CKsys为ADC163以及DSP162和DAC164计时。
图16示出如所描述的频率发生器在具有多个音频信道和相关联的时钟的系统中的使用。具体地，图16示出音频集线器(audio hub)电路202，其可作为集成电路实现，如用在消费主机设备203(诸如，智能手机或便携音频会聚设备)中。
来自和去向RF前端204的移动电话信号被联接通过第一处理电路系统(例如，蜂窝通信(“comms”)处理器206)，该第一处理电路系统包括音频接口(AIF)207从而以采样数字音频数据的流的形式传送去向和来自音频集线器202上的第一音频接口208的这些信号。“通信”处理器206包括时钟生成电路系统210，该时钟生成电路系统210被同步到RF接收/发送信道，即，同步到外部电话网络。因此，在通信处理器和音频集线器之间的音频数据流的采样率被同步到外部网络。
消费/主机设备203也可以回放或录制存储在本地存储器或可去除的介质224中的音频信号，该本地存储器或可去除的介质经由第二处理电路系统(比方说应用(“apps”)处理器228)而被联接到音频集线器202上的第二接口226，该第二处理电路系统具有相关联的时钟电路系统230并且包括音频接口232从而以采样数字音频数据流的形式发送去往和来自该第二接口的这些信号。与对于给进入和离开存储介质224的音频数据计时相关联的采样率，不必需要同步到任何外部参考时钟：该采样率只需要足够准确和稳定以使得人们不会注意到间距(pitch)误差。因此，不需要将在应用处理器和音频集线器之间的音频数据流的采样率同步到任何外部网络或其他外部源。
主机/消费设备203也可以具有其他音频数据源，例如，蓝牙TM收发机、FM收音机、Wi-Fi收发机、或高保真多媒体接口(HDMI)、S/PDIF接口、或USB接口，在此实例中是通过PHY模块234表示的，该PHY模块被引导通过另外的处理电路系统236，该另外的处理电路系统236包括音频接口238从而以采样数字音频数据的流的形式传送去向和来自音频集线器202上的第三音频接口240的该音频数据。在某些情况下，这些另外的音频信道可能需要被同步到外部电路系统或网络，在另一些情况下，这可能不是必要的。因此，在PHY模块和音频集线器之间的音频数据流的采样率，可能在某些使用场景中需要被同步到外部网络或其他外部源，但在另一些场景中不需要。
音频集线器202还包括DSP混频器模块260，其可能包括信号路由、混合、调适和其他DSP功能。来自音频接口208、226、240或来自ADC模拟接口268a、270a、272a(可能是在通过可选的专用DSP模块262a、264a、266a处理之后)的信号可被混合、调适或以其他方式被DSP模块260处理，而作为结果的信号经由音频接口208、226、248或从DAC268b、270b、272b(可能是在经由可选的专用DSP模块262b、264b、266b处理之后)被输出。
混频器260、DSP模块262、264、266，以及DAC/ADC模拟接口268、270和272被时钟发生器256所生成的时钟信号CKsys计时(或者可能是从CKsys分频或以其他方式从CKsys得出的时钟信号)，时钟发生器256可被包括在相同的音频集线器集成电路上。
对DSP模块260内的全部音频数据流的处理，优选地必须同步到公共时钟CKsys，尽管从各种不同方式连接的数字音频源产生了多种多样的音频数据采样率同步化要求。因此，优选地，频率发生器电路256可以采取在此描述的任何频率发生器的形式，即，频率发生器10、90、110、130或类似的。
在此例示的实施方案中，由通信处理器206生成的时钟信号和由应用处理器228生成的时钟信号被传到多路复用器258(或等同的布置)。当该设备接收蜂窝电话呼叫时，多路复用器258被控制以使得通信处理器206上的时钟发生器210生成的时钟信号被传到频率发生器256的DCK输入。频率发生器输出时钟CKsys被用于处理数据，该数据通过通信处理器联接以与外部网络保持数据同步。还可以要求经由应用处理器228同时地联接来自本地存储器224的数据，例如用于记录进来的呼叫，可能作为本地语音邮件功能。因为此数据的采样率不需要被同步到任何外部时钟参考，此数据流也可以基于同一时钟CKsys，而不是使用例如在应用处理器上生成的某些时钟，那些时钟则可能会要求音频数据流的异步采样率转换以与CKsys同步地处理。
电话通信型设备可以例如在不接收网络呼叫(例如，用于Mp3/Mp4文件回放)时也处理音频数据流。在此情况下，蜂窝通信处理器206优选地被关断以节省功率，且用于此系统的主时钟可在应用处理器228上或者可能在系统中的某些其他芯片(例如，功率管理IC(PMIC)280)上生成。因此，在此情形中，多路复用器258被控制以使得应用处理器228生成或使用的时钟信号被传到频率发生器256的DCK输入。
所述通信型设备也可被要求以处理去向/来自其他处理器236的音频数据流。在图16的实施方案中，为了允许这样的使用场景，其中这些数据流必须被同步到某种外部网络或外部时钟源，同时音频集线器时钟CKsys基于例如通信处理器模块来保持与蜂窝网络的音频同步，音频接口240包括异步采样率转换器(ASRC)242，以生成或接受与来自处理器236使用的异步时钟的CKsys时钟同步的音频数据流。
在替代实施方案中，此ASRC可以从音频接口分离，且该音频集线器可以包括路由电路系统，以将来自其他音频接口的音频数据流路由通过此ASRC，同时允许直接地在接口240和DSP模块260之间的一条路径，可能具有到多路复用器258的第三输入，以将时钟从处理器236转到时钟发生器256，用于如下场景：其中理想的是使CKsys基于来自处理器236的一个时钟且可能将某个其他信道的采样率转换，或者其中通过处理器236的音频数据不要求被同步到某个外部参考。替代实施方案可以具有更少或更多的信道，每个所述信道可能与已描述的三个信道之一在实质上是相似的。
通信处理器206和应用处理器228都是大的、复杂的数字电路，因此从它们发出的任何时钟都有可能会被片上数字串扰所破坏从而具有高抖动。如在上文提到的，频率发生器256具有的优势是减少此抖动以允许更好的音频质量。在与此相似的一个应用中，具有多个可能的主时钟源，还有另外的优势在于，当该DCK输入被切换到不同的源时，可能在输出时钟中没有假信号，且输出频率因为被锁定到RCK故而也不会突然地改变，而到频率发生器中的NCO24的输入将只会以外部回路的子音频带宽的数量级的时间常数缓慢地改变。因此，从一个系统时钟到另一个的转变，例如如果是在播放某MP3音乐的同时将进入的语音消息记录到本地语音邮箱，对于听者将会是听不到的。
在另外的系统模式下，可能想要甚至将应用处理器228关闭或者至少以非常慢的占空比运转该处理器，只是为了将系统保持在某种待机模式下。在这样的模式下，到该频率发生器的DCK输入可以被一并禁用，或至少是周期性地。如上文所描述的，所述频率发生器将会接下来继续接近于标称频率生成一个时钟，基于Nerr1和RCK频率的保持值(held value)。再次，将会发生过渡进入此待机模式或过渡离开此待机模式，或随着DCK周期性地出现和消失，而不会在输出时钟的相位或频率方面有突然的改变。
还注意到，即便RCK是待要暂时性地消失，NCO仍将在对应于Nerr2的保持值的频率继续振荡，因此某些时钟仍然可用于保持该系统中的某些功能。此频率将仍然是相当准确的，在Nerr2的保持值的分辨率或误差之内，尽管由于在温度或源电压方面的任何变化可能最终造成漂移。
图17示出设备170，其中数据是从USB源172供应的。此数据经过设备170的接口173被供应给音频和/或视频编解码器174。USB源172例如每1ms左右提供一次数据突发。通常，数据被缓存在临时存储电路系统175诸如像FIFO中。缓存的数据被传到数字-模拟转换器(DAC)177，该数字-模拟转换器的模拟输出可被用来例如驱动出自该设备内部的扬声器178的音频、或出自该设备外部的扬声器或头戴式耳机179的音频。
USB源172也提供了一个时钟，通常以12MHz的频率。只要USB源172可用且被连接到编解码器174，该时钟都可以存在，或者该时钟可以在数据突发之间消失。当该时钟只是从USB源172周期性地可用时，仍然需要有一个稳定的本地时钟以借助于DAC177提供连续的输出数据转换。当USB时钟周期性地返回时还有必要避免假信号，以避免可听到的赝象。
当该设备170是一个消费设备/主机设备诸如像智能手机或膝上型计算机时，该设备可能包括良好质量、低抖动的时钟以用于该设备的别的功能，该时钟例如来自在已知频率生成时钟信号的晶体。在这样的情形下，可以有利地使用频率发生器或时钟发生器176。频率发生器176可以采取在此描述的任何频率发生器，即，频率发生器10、90、110、130或类似的形式。
该USB时钟接下来可被供应给频率发生器176的第一时钟(DCK)输入，而来自晶体(XTAL)的时钟可被供应给频率发生器176的第二时钟(RCK)输入。频率控制(FC)字P也被供应给频率发生器176。
这具有的效果是，可以从USB时钟得出供应给编解码器174的时钟信号CKout。然而，当USB时钟和相关联的数据突发不存在时，频率发生器176中的积分器16的输出将会保持恒定，且因此输出频率fCKout将会保持在与来自晶体的时钟(RCK)的频率相同的固定比值。因此，供应给编解码器174的时钟信号CKout将会保持接近于预期的频率fCKout。
在每次突发之间在输出时钟CKout的频率中可能会有小的误差。经滤波的第一误差信号Nerr1通常将会从一个DCK循环到下一个稍微地变化，这是由于数字滤波器的有限分辨率(即，量化噪声)加上可能地通过对P的任何Δ-Σ调制或对DCK到CKout的同步的逐个循环的变化而注入回路的任何噪声。为了在USB数据的突发之间的1ms间隔上达到12MHz DCK周期的四分之一的误差，要求Nerr1具有1/48000的准确度。如果Nerr1在某些条件下比方说可以是满标度(fullscale)的1/16，这要求Nerr1中的20比特分辨率。存储电路系统175的尺寸可被稍微增加以允许数据的高速缓存的临时存储，从而适应输出时钟频率的暂时或短期变化；长期频率将会是准确的，且因此时钟中的误差将不会累积，因此如果适当地设定尺寸则此存储永远不会溢出。
在一些应用中，为了节省空间和减少材料费用成本，不希望使用芯片外组件，比方说例如晶体(XTAL)，因此理想的是使用完全片上电路系统生成所要求的准确的并且低抖动的时钟。
在不必须设计集成电路(IC)芯片面积较大和/或要求相对大量功率来运行的复杂电路的前提下，很难设计能够输出具有稳定频率以及低抖动特性的时钟信号的完全片上振荡器。这样的IC设计难点是由于如下因素：掺杂度和结构尺度方面的IC制造容限；以及例如在随后的使用中的IC运行温度或源电压的变化。
为了克服这些问题，设计了一个解决方案，其中时钟发生器设有完全片上生成的多个时钟信号。
图18例示集成电路180的一个实施例，该集成电路包括时钟发生器182以及第一、第二芯片上振荡器186、184。时钟发生器182可以是本文中先前所描述的任何时钟发生器，即，频率发生器10、90、110、130或类似的。
第一振荡器186可被特别地设计以具有对温度和源电压不敏感的输出频率，但几乎不关注抖动。此振荡器可以例如是完全片上的基于RC的振荡器，使用温度稳定的片上电容(如通常可用的)以及零温度系数电阻。可以通过适当地设计的网状结构获得零温度系数电阻，该网状结构包括多种类型的可能具有正温度系数和负温度系数的片上电阻器的混合。为了获得最初的绝对频率准确度，第一振荡器186的组件中的一个或多个在制造期间或在制造后可被修整，即，调整，以使得第一振荡器186输出非常准确的理想频率。一旦被修整，这样的时间恒定型的振荡器将会具有相对稳定，即，相对准确的输出频率，但会具有高抖动特性。
此第一振荡器186可以是上面讨论的且在图7(a)、7(b)或7(e)中例示的类型之一，包括可数字编程的电阻器、电容器或其他元件，该振荡器的控制数字位可被存储在片上非易失性存储器诸如ROM或可熔元件之内。
第一振荡器186被连接到时钟发生器182，以使得第一振荡器186的输出被供应作为时钟发生器182的第一输入时钟信号(DCK)。因此第一输入时钟信号DCK是一个频率相对准确的时钟信号，但具有相对高程度的抖动。
与第一振荡器相比，第二振荡器184应该被设计为产生低抖动的时钟，但较不关注频率准确度或稳定性。第二振荡器184可由包括完全片上谐振电路的振荡器构成，例如LC型振荡器，该LC型振荡器包括片上电感器L和片上电容C。在不具有上文所讨论的采取设计复杂电路的无法实施性的情况下，可以使用片上电感器来设计相对低功率的谐振振荡器，以提供具有低抖动特性的输出时钟信号，但难以再同时提供对温度和源电压非常不敏感的输出频率。对于完全片上LC振荡器，难度更为增加，因为在现有技术中包括片上电感器(L)的谐振电路具有比包括片外电感器的等效谐振电路更低的Q因数。第二振荡器因此将生成具有低抖动但具有随时间变化的频率的时钟。
第二振荡器184被连接到时钟发生器182，以使得第二振荡器184的输出被供应作为时钟发生器182的第二输入时钟信号(RCK)。因此第二输入时钟信号RCK是相对低抖动的时钟信号，但具有相对差的频率准确度。
如上文所讨论的，时钟发生器182起到生成输出时钟信号的作用，该输出时钟信号具有由第一振荡器186提供的时钟信号的频率准确度，但是具有由第二振荡器184提供的时钟信号的低抖动特性。
设计两个分立的振荡器，每个振荡器着重于分别不同的性能方面，比试图用单个振荡器满足所有需求要容易的多，而且这样的设计提供不那么复杂且因此更便宜的电路，并且消耗更少功率，尽管有时钟发生器的额外电路系统。
因此，图18中所示出的电路在如下情况中是尤其有用的，即，在产生稳定的(即，准确的)且具有低抖动的输出时钟(CKout)的过程中无论出于任何原因不想要或不可能使用片外组件的情况。
在以完全片上方式生成两个时钟信号的过程中，其中一个时钟信号(DCK)具有适当(即，理想)频率，且随着时间的流逝相对准确但却具有相对高的抖动，而另一个时钟信号(RCK)具有不适当的(即，相对不准确的)频率但却具有相对低的抖动特性，并且将这两个时钟信号作为到上文所描述的时钟发生器的时钟输入，则在时钟发生器输出信号(CKout)中存在片上生成的两个时钟信号(RCK,DCK)中的每个的最佳特性。
这意味着，通过对P值的适合的选择，可以在理想的准确频率比从第二输入时钟信号DCK生成输出时钟信号CKout，但在输出时钟信号CKout上的抖动(在感兴趣的频带内)仅依赖于第二输入时钟信号RCK上的低程度抖动。
应注意，第二振荡器可以替代地由某种其他相对高Q的谐振元件来构成，例如，借助于MEMS(微机电系统)型振荡器作为集成电路的一部分。
因此，提供了一种具有有利特性的用于在理想频率下生成信号的频率发生器。

Claims (53)

1.一种时钟发生器，用于生成输出时钟信号，所述时钟发生器包括：
第一时钟信号输入，用于接收第一输入时钟信号；
第一频率比较器，用于基于所述输出时钟信号的频率与所述第一输入时钟信号的频率的比值生成第一频率比较信号；
第一减法器，用于形成表示输入的理想频率比值和所述第一频率比较信号之间的差的第一误差信号；
第一数字滤波器，用于接收所述第一误差信号并且形成经滤波的第一误差信号；
第二时钟信号输入，用于接收第二输入时钟信号；
第二频率比较器，用于基于所述输出时钟信号的频率与所述第二输入时钟信号的频率的比值生成第二频率比较信号；
第二减法器，用于形成表示在所述经滤波的第一误差信号和所述第二频率比较信号之间的差的第二误差信号；
第二数字滤波器，用于接收所述第二误差信号并且形成经滤波的第二误差信号；以及
数值控制振荡器，用于接收所述经滤波的第二误差信号并且生成所述输出时钟信号。
2.根据权利要求1所述的时钟发生器，其中所述第一数字滤波器是低通滤波器。
3.根据权利要求1或2所述的时钟发生器，其中所述第一数字滤波器是一阶积分器。
4.根据权利要求1、2或3所述的时钟发生器，其中所述第二数字滤波器是低通滤波器。
5.根据权利要求4所述的时钟发生器，其中所述第二数字滤波器是一阶积分器。
6.根据权利要求4或5所述的时钟发生器，当权利要求4或5直接或间接从属于权利要求2或3时，其中所述第二数字滤波器具有比所述第一数字滤波器更宽的带宽。
7.根据前述权利要求任一项所述的时钟发生器，其中所述第一频率比较器包括第一计数器，用于计数所述第一输入时钟信号的每个周期的输出时钟信号的周期数目。
8.根据前述权利要求任一项所述的时钟发生器，其中所述第二频率比较器包括第二计数器，用于计数所述第二输入时钟信号的每个周期的输出时钟信号的周期数目。
9.根据前述权利要求任一项所述的时钟发生器，其中所述数值控制振荡器包括数字-模拟转换器，该数字-模拟转换器的输出控制所述输出时钟信号的频率。
10.根据前述权利要求任一项所述的时钟发生器，其中所述数值控制振荡器包括一组电路元件，所述一组电路元件是数字可编程的，以使得表示数值输入或从数值输入得出的多比特二进制信号能够控制所述电路元件中的哪些被连接，且因此能够控制所述振荡器的频率。
11.根据前述权利要求任一项所述的时钟发生器，其中所述数值控制振荡器包括字长减少电路，用于接收所述经滤波的第二误差信号，并且生成经滤波的第二误差信号的字长减少版本，以在对所述输出时钟信号的频率的控制中使用。
12.根据前述权利要求任一项所述的时钟发生器，其中所述第二频率比较器还包括：
一个输入，用于接收对所述输出时钟信号的频率与所述第二输入时钟信号的频率的比值的估计值；以及
一个减法器，用于从所述输出时钟信号的频率与所述第二输入时钟信号的频率的比值的实际值中减去对所述输出时钟信号的频率与所述第二输入时钟信号的频率的比值的所述估计值，以生成所述第二频率比较信号。
13.根据权利要求1到11之一所述的时钟发生器，其中在所述时钟发生器上电时，所述第一数字滤波器的输出被预设为对所述输出时钟信号的频率与所述第二输入时钟信号的频率的比值的估计值。
14.根据权利要求8所述的、或当权利要求9到13从属于权利要求8时根据权利要求9到13之一所述的时钟发生器，其中在所述第二输入时钟信号的每个周期中，所述第二计数器被设定到一个计数值，该计数值等于对所述输出时钟信号的频率与所述第二输入时钟信号的频率的比值的估计值的负值。
15.根据前述权利要求任一项所述的时钟发生器，包括第一分频器，该第一分频器被连接以在将所述输出时钟信号传到所述第一频率比较器之前，将所述输出时钟信号的频率分频。
16.根据前述权利要求任一项所述的时钟发生器，包括第二分频器，该第二分频器被连接以在将所述输出时钟信号传到所述第二频率比较器之前，将所述输出时钟信号的频率分频。
17.根据前述权利要求任一项所述的时钟发生器，包括第一限制器，用于限制被传到所述第一低通滤波器的所述第一误差信号的值。
18.根据权利要求17所述的时钟发生器，包括用于检测第一时钟输入信号的缺失、并且响应于所述第一时钟输入信号的缺失而激活所述限制器的电路系统。
19.根据前述权利要求任一项所述的时钟发生器，包括第二限制器，用于限制被传到所述第二低通滤波器的所述第二误差信号的值。
20.根据权利要求19所述的时钟发生器，包括用于检测第二时钟输入信号的缺失、并且响应于所述第二时钟输入信号的缺失而激活所述限制器的电路系统。
21.根据前述权利要求任一项所述的时钟发生器，还包括一个调制器，该调制器用于形成一系列的理想输入频率比值，所述一系列的理想输入频率比值具有的平均值等于理想频率比值。
22.根据权利要求21所述的时钟发生器，其中所述调制器适于接收第一调制器输入值和第二调制器输入值，并且形成所述一系列的理想输入频率比值，该一系列的理想输入频率比值具有的平均值等于所述第一调制器输入值与所述第二调制器输入值的比值。
23.根据权利要求22所述的时钟发生器，其中所述调制器可配置成用第二调制器输入值运行，所述第二调制器输入值可以被表示为具有多于一个非零比特的二进制字。
24.根据权利要求21、22或23所述的时钟发生器，其中所述调制器是Δ-Σ调制器。
25.一种音频处理集成电路，包括：
至少一个数字音频接口，用于接收数字音频数据以及伴随的音频数据时钟；
数字-模拟转换器，用于基于接收的数字音频数据重构模拟音频数据；以及
根据前述权利要求任一项所述的时钟发生器，其中所述音频数据时钟作为第一输入时钟信号而被提供给所述时钟发生器，而所述时钟发生器的输出时钟信号被用作所述数字-模拟转换器的时钟。
26.根据权利要求25所述的音频处理集成电路，还包括：
至少一个模拟音频接口，用于接收模拟音频数据；
模拟-数字转换器，用于对所接收的模拟音频数据进行采样；以及
根据前述权利要求任一项所述的时钟发生器，其中所述时钟发生器的输出时钟信号被用作所述模拟-数字转换器的采样时钟。
27.根据权利要求25或26所述的音频处理集成电路，包括多个数字音频接口，以及如下的装置，该装置在相对应的多个音频数据时钟中选择一个作为第一输入时钟信号给所述时钟发生器。
28.根据权利要求27所述的音频处理集成电路，可配置以使得从与一个数字音频接口相关联的被选作所述时钟发生器的所述第一输入时钟信号的音频数据时钟而生成的时钟，被用来为另一个数字音频接口计时。
29.一种设备，包括根据权利要求25至28中任一项所述的音频处理集成电路，进一步包括：
通信处理器，用于接收蜂窝呼叫，所述处理器经由数字音频总线被联接到所述至少一个数字音频接口。
30.一种设备，包括根据权利要求25至28中任一项所述的音频处理集成电路，进一步包括：
应用处理器，用于从本地存储器获取音频数据，所述处理器经由一个数字音频总线被联接到所述至少一个数字音频接口。
31.一种设备，包括根据权利要求25至28中任一项所述的音频处理集成电路，进一步包括：
无线调制解调器，用于传输和/或接收来自外围设备的音频数据，所述调制解调器经由一个数字音频总线被联接到所述至少一个数字音频接口。
32.一种设备，包括根据权利要求27或28所述的音频处理集成电路，进一步包括：
通信处理器，用于接收蜂窝呼叫，所述通信处理器经由第一数字音频总线被联接到第一数字音频接口；以及
应用处理器，用于从本地存储器获取音频数据，所述应用处理器经由第二数字音频总线被联接到第二数字音频接口。
33.一种设备，包括根据权利要求27或28所述的音频处理集成电路，进一步包括：
通信处理器，用于接收蜂窝呼叫，所述通信处理器经由第一数字音频总线被联接到第一数字音频接口；
应用处理器，用于从本地存储器获取音频数据，所述应用处理器经由第二数字音频总线被联接到第二数字音频接口；以及
无线调制解调器，用于传输和/或接收来自外围设备的音频数据，所述调制解调器经由第三数字音频总线被联接到第三数字音频接口。
34.根据权利要求32或33所述的设备，包括根据权利要求28所述的音频处理集成电路，所述设备可配置以使得被选作所述时钟发生器的第一输入时钟信号的所述音频数据时钟与所述第一数字音频接口相关联。
35.根据权利要求34所述的设备，其中所述第一输入时钟信号被用来为所述第二数字音频接口计时。
36.一种设备，包括根据权利要求25至28中任一项所述的音频处理集成电路，
其中所接收的数字音频数据和伴随的音频数据时钟是由所述设备在突发模式下接收的，以及所述数字-模拟转换器被连续地供应以所述时钟发生器的输出时钟信号，并且所述时钟发生器的输出时钟信号是基于所述突发模式以及伴随的音频数据时钟。
37.根据权利要求36所述的设备，其中所接收的突发模式数字音频数据和伴随的音频数据时钟是从USB源接收的。
38.根据权利要求29至37中任一项所述的设备，包括如下之一：便携电子设备、移动电话、PDA、上网本计算机、膝上型计算机、平板计算机、计算机、智能手机、数字摄像机或音频会聚设备。
39.一种集成电路，包括：
根据权利要求1至24中任一项所述的时钟发生器；
第一振荡器，用于生成第一振荡器时钟信号，且被连接到所述时钟发生器的所述第一时钟信号输入；以及
第二振荡器，用于生成第二振荡器时钟信号，且被连接到所述时钟发生器的所述第二时钟信号输入，
其中所述第一振荡器和第二振荡器被配置以使得，所述第一振荡器时钟信号具有比所述第二振荡器时钟信号更低的抖动，且所述第二时钟信号具有比所述第一振荡器时钟信号更高的频率准确度。
40.根据权利要求39所述的集成电路，其中所述第一振荡器是RC振荡器。
41.根据权利要求40所述的集成电路，其中所述RC振荡器包括一个温度稳定电容和一个零温度系数电阻。
42.根据权利要求39、40或41所述的集成电路，其中所述第一振荡器的一个或多个组件可被修整，以获得所述第一振荡器时钟信号的理想频率。
43.根据权利要求39至42中任一项所述的集成电路，其中所述第二振荡器是LC型振荡器。
44.根据权利要求39至42中任一项所述的集成电路，其中所述第二振荡器是MEMS(微机电系统)型振荡器。
45.一种集成电路芯片，包括：
第一片上振荡器，用于生成第一振荡器时钟信号，所述第一振荡器时钟信号具有相对低程度的抖动和相对不准确的频率；
第二片上振荡器，用于生成第二振荡器时钟信号，所述第二振荡器时钟信号具有相对高程度的抖动和相对准确的频率；以及
时钟发生器，用于从所述第一振荡器时钟信号和第二振荡器时钟信号生成输出时钟信号，以使得所述输出时钟信号具有所述第一振荡器时钟信号在一个频率范围上的抖动特性和所述第二振荡器时钟信号的频率准确度。
46.根据权利要求45所述的集成电路，其中所述第一振荡器是RC振荡器。
47.根据权利要求46所述的集成电路，其中所述RC振荡器包括温度稳定电容和零温度系数电阻。
48.根据权利要求45、46或47所述的集成电路，其中所述第一振荡器的一个或多个组件可被修整，以获得所述第一振荡器时钟信号的理想频率。
49.根据权利要求45至48中任一项所述的集成电路，其中所述第二振荡器是LC型振荡器。
50.根据权利要求45至48中任一项所述的集成电路，其中所述第二振荡器是MEMS(微机电系统)型振荡器。
51.时钟发生器，基本如此处参考附图1至11所描述的且在附图1至11中所示出的。
52.音频处理集成电路，基本如此处参考附图14至17所描述的且在附图14至17中所示出的。
53.集成电路，基本如此处参考附图18所描述的且在附图18中所示出的。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104702365A (zh) * 2015-03-09 2015-06-10 烽火通信科技股份有限公司 一种基于delta sigma原理的时钟调整系统及方法
CN106416060A (zh) * 2013-10-23 2017-02-15 思睿逻辑国际半导体有限公司 D类放大器电路
CN109075795A (zh) * 2016-03-09 2018-12-21 三菱电机株式会社 脉冲移位电路和频率合成器
CN112150962A (zh) * 2020-10-23 2020-12-29 维沃移动通信有限公司 芯片时钟频率调整方法、装置、芯片及电子设备
CN113093510A (zh) * 2021-02-26 2021-07-09 山东师范大学 一种时钟频率信号误差测量仪及方法
CN113193848A (zh) * 2021-04-30 2021-07-30 广东电网有限责任公司电力科学研究院 改进新型基础控制器的高频噪声功率增益的在线测量方法
CN113196184A (zh) * 2018-10-22 2021-07-30 盈诺飞公司 宽测量范围高灵敏度时间数字转换器

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103843795A (zh) * 2012-12-07 2014-06-11 陕西美邦农药有限公司 一种含胺苯吡菌酮的杀菌组合物
US9674480B2 (en) * 2014-10-01 2017-06-06 Teac Corporation Camera link recorder
CN104777378A (zh) * 2015-03-09 2015-07-15 国核自仪系统工程有限公司 Fpga时钟信号自我检测方法
WO2019032899A1 (en) * 2017-08-09 2019-02-14 Planar Systems, Inc. CLOCK SIGNAL SYNTHESIS CIRCUITS AND ASSOCIATED METHODS FOR GENERATING CLOCK SIGNALS REFRIGERATING DISPLAY SCREEN CONTENT
US10734977B1 (en) * 2019-04-10 2020-08-04 Silicon Laboratories Inc. Efficient voltage controlled oscillator (VCO) analog-to-digital converter (ADC)
CN110739970B (zh) * 2019-11-01 2023-12-26 上海艾为电子技术股份有限公司 模数转换电路、便携式设备以及模数转换方法
KR102477864B1 (ko) * 2020-12-11 2022-12-15 한국과학기술원 주파수 도약 확산 스펙트럼 주파수 합성기
CN115223578B (zh) * 2022-09-21 2023-07-14 浙江地芯引力科技有限公司 一种音频信号同步方法、装置、设备及存储介质

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN85109031A (zh) * 1984-12-12 1986-12-03 艾利森电话股份有限公司 分频器
CN1705234A (zh) * 2004-05-26 2005-12-07 华为技术有限公司 时钟合成方法及系统
CN1893331A (zh) * 2005-07-01 2007-01-10 威盛电子股份有限公司 时钟数据回复器与方法
US20080075152A1 (en) * 2006-09-25 2008-03-27 Melanson John L Hybrid analog/digital phase-lock loop with high-level event synchronization
US20090041104A1 (en) * 2006-06-27 2009-02-12 Bogdan John W Phase and Frequency Recovery Techniques
US7558358B1 (en) * 2004-10-13 2009-07-07 Cirrus Logic, Inc. Method and apparatus for generating a clock signal according to an ideal frequency ratio
US7746972B1 (en) * 2007-03-22 2010-06-29 Cirrus Logic, Inc. Numerically-controlled phase-lock loop with input timing reference-dependent ratio adjustment
EP2378666A2 (en) * 2009-10-08 2011-10-19 Dialog Semiconductor GmbH Digital controller for automatic rate detection and tracking of audio interface clocks

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5825253A (en) * 1997-07-15 1998-10-20 Qualcomm Incorporated Phase-locked-loop with noise shaper
US6385267B1 (en) * 1998-12-22 2002-05-07 Microsoft Corporation System and method for locking disparate video formats
US7499106B1 (en) * 2004-10-13 2009-03-03 Cirrus Logic, Inc. Method and system for synchronizing video information derived from an asynchronously sampled video signal
US7512175B2 (en) * 2005-03-16 2009-03-31 Ibiquity Digital Corporation Method for synchronizing exporter and exciter clocks
JP2007124044A (ja) * 2005-10-25 2007-05-17 Nec Electronics Corp 基準クロック再生回路及びデータ受信装置
CN101385294B (zh) * 2006-02-17 2011-12-07 标准微体系有限公司 利用以以太网编码违例区分的帧和分组结构在以太网传输线上传递不同类型的流数据和分组数据的系统和方法
US7680236B1 (en) * 2006-09-25 2010-03-16 Cirrus Logic, Inc. Hybrid analog/digital phase-lock loop for low-jitter synchronization
US7567099B2 (en) * 2007-05-01 2009-07-28 Dialogic Corporation Filterless digital frequency locked loop
CN101557208B (zh) * 2008-04-10 2011-09-28 智原科技股份有限公司 调校电路,应用其的集成电路及信号滤波方法
US8031009B2 (en) * 2008-12-02 2011-10-04 Electronics And Telecommunications Research Institute Frequency calibration loop circuit
US8452429B2 (en) * 2009-01-21 2013-05-28 Cirrus Logic, Inc. Audio processor with internal oscillator-generated audio intermediate frequency reference

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN85109031A (zh) * 1984-12-12 1986-12-03 艾利森电话股份有限公司 分频器
CN1705234A (zh) * 2004-05-26 2005-12-07 华为技术有限公司 时钟合成方法及系统
US7558358B1 (en) * 2004-10-13 2009-07-07 Cirrus Logic, Inc. Method and apparatus for generating a clock signal according to an ideal frequency ratio
CN1893331A (zh) * 2005-07-01 2007-01-10 威盛电子股份有限公司 时钟数据回复器与方法
US20090041104A1 (en) * 2006-06-27 2009-02-12 Bogdan John W Phase and Frequency Recovery Techniques
US20080075152A1 (en) * 2006-09-25 2008-03-27 Melanson John L Hybrid analog/digital phase-lock loop with high-level event synchronization
US7746972B1 (en) * 2007-03-22 2010-06-29 Cirrus Logic, Inc. Numerically-controlled phase-lock loop with input timing reference-dependent ratio adjustment
EP2378666A2 (en) * 2009-10-08 2011-10-19 Dialog Semiconductor GmbH Digital controller for automatic rate detection and tracking of audio interface clocks

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106416060B (zh) * 2013-10-23 2019-05-21 思睿逻辑国际半导体有限公司 D类放大器电路
CN106416060A (zh) * 2013-10-23 2017-02-15 思睿逻辑国际半导体有限公司 D类放大器电路
US10171049B2 (en) 2013-10-23 2019-01-01 Cirrus Logic, Inc. Class-D amplifier circuits
CN104702365A (zh) * 2015-03-09 2015-06-10 烽火通信科技股份有限公司 一种基于delta sigma原理的时钟调整系统及方法
CN109075795B (zh) * 2016-03-09 2021-10-29 三菱电机株式会社 脉冲移位电路和频率合成器
CN109075795A (zh) * 2016-03-09 2018-12-21 三菱电机株式会社 脉冲移位电路和频率合成器
CN113196184A (zh) * 2018-10-22 2021-07-30 盈诺飞公司 宽测量范围高灵敏度时间数字转换器
CN113196184B (zh) * 2018-10-22 2022-10-18 盈诺飞公司 宽测量范围高灵敏度时间数字转换器
CN112150962A (zh) * 2020-10-23 2020-12-29 维沃移动通信有限公司 芯片时钟频率调整方法、装置、芯片及电子设备
CN112150962B (zh) * 2020-10-23 2024-04-05 维沃移动通信有限公司 芯片时钟频率调整方法、装置、芯片及电子设备
CN113093510A (zh) * 2021-02-26 2021-07-09 山东师范大学 一种时钟频率信号误差测量仪及方法
CN113093510B (zh) * 2021-02-26 2022-07-22 山东师范大学 一种时钟频率信号误差测量仪及方法
CN113193848A (zh) * 2021-04-30 2021-07-30 广东电网有限责任公司电力科学研究院 改进新型基础控制器的高频噪声功率增益的在线测量方法

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