KR102122509B1 - 클럭 발생기 - Google Patents

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Abstract

클럭 발생기는 제1 입력 클럭 신호 및 제2 입력 클럭 신호를 수신한다. 제1 주파수 비교기는 출력 클럭 신호의 주파수 대 제1 입력 클럭 신호의 주파수의 비에 기초하여 제1 주파수 비교 신호를 발생하고, 제1 감산기는 원하는 입력 주파수 비와 상기 제1 주파수 비교 신호 간의 차를 나타내는 제1 오차 신호를 형성한다. 제1 디지털 필터는 상기 제1 오차 신호를 수신하여 필터링된 제1 오차 신호를 형성한다. 제2 주파수 비교기는 출력 클럭 신호의 주파수 대 제2 입력 클럭 신호의 주파수의 비에 기초하여 제2 주파수 비교 신호를 발생하고, 제2 감산기는 상기 필터링된 제1 오차 신호와 상기 제2 주파수 비교 신호 간의 차를 나타내는 제2 오차 신호를 형성한다. 제2 디지털 필터는 상기 제2 오차 신호를 수신하여 필터링된 제2 오차 신호를 형성한다. 수치 제어 발진기는 상기 필터링된 제2 오차 신호를 수신하여 출력 클럭 신호를 발생한다. 그 결과, 상기 출력 클럭 신호는 상기 제2 입력 클럭 신호의 유용한 범위의 지터 주파수 및 주파수 정확도 이상으로 상기 제1 입력 클럭 신호의 지터 특성을 갖는다.

Description

클럭 발생기{CLOCK GENERATOR}
본 발명은 주파수 고정 루프(frequency locked loop)에 관한 것으로, 특히 집적 회로 형태의 클럭 발생기로 사용하기에 적합한 주파수 고정 루프에 관한 것이다.
주파수 고정 루프(FLL)를 이용하여 기존(입력) 클럭 신호의 주파수의 배수인 주파수의 클럭 신호를 발생하는 것이 알려져 있다. 예를 들어, 고주파 출력 클럭은 카운터를 클럭(clock)한다. 기존 클럭 신호의 에지에서, 누적 카운트(accumulated count)가 래치되고 카운터가 리셋된다. 따라서, 이러한 카운트는 출력 클럭의 주파수 대 기존 클럭의 주파수의 비를 나타낸다. 이러한 비는 원하는 비를 나타내는 입력값에서 감산되고, 그 결과로 얻은 주파수 오차(error) 신호는 필터로 공급된다. 필터는 주파수 오차를 적분하여 적분된 오차 신호를 발생하고, 이는 수치 제어 발진기(numerically controlled oscillator)를 구동하는데 사용되며, 이때 수치 제어 발진기의 출력은 카운터를 클럭하기 위해 피드백되는 고주파 출력 클럭으로 취해진다. 출력 클럭의 피드백은 그의 주파수가 원하는 주파수보다 높게 되면, 음(negative)의 주파수 오차 신호가 발생되어, 출력 주파수를 감소시킨다. 반대로, 만일 출력 클럭의 주파수가 원하는 주파수보다 낮게 되면, 양(positive)의 주파수 오차 신호가 발생되어, 출력 주파수를 증가시킨다. 따라서, 발생된 클럭의 주파수는 원하는 주파수로 수렴한다.
그러한 FLL의 한가지 응용은 디지털 오디오 신호 처리 또는 재생 회로에, 그리고, 휴대용 전자 장치, 모바일폰, PDA, 노트북, 랩탑, 태블릿, 컴퓨터(이것으로 한정되지 않음)를 포함한 그러한 회로를 채용하는 호스트 장치에 있다. 고품질 오디오 재생을 위해, 출력 디지털-아날로그 변환기를 구동하는 클럭은, 특히 오디오 주파수 대역에서 낮은 지터(jitter)를 가져 잡음, 왜곡 또는 스퓨리어스 톤(spurius tones)을 회피하는 것이 중요하다. 입력 데이터를 동반하는 클럭은 저품질 클럭 소스 또는 전송 채널에 따른 성능 저하로 인해 고품질이 아닐 수 있고, 신호 처리를 위한 클럭은 데이터 전송 클럭의 배수일 필요가 있을 수 있다.
또한, 발생된 클럭은 인입(incoming) 데이터에 긴밀하게 동기화되어야 하며; 어떤 누적 클럭 슬리피지(slippage)는 처리할 데이터에 샘플 또는 갭을 누락(drop)시킬 수 있다.
또한, 일부 응용에서, 클럭은 아마도 데이터가 버스트로 전송됨으로 인해 단속적(intermittent)일 수 있다. 또는, 클럭 소스는 호스트 장치의 모달리티(modality)가 다른 사용 시나리오를 서비스하고 어떤 불필요한 소비 전력을 절약하도록 변화됨에 따라 변경될 수 있다. 또한, 어떤 그러한 클럭 전환은 재생된 오디오에서 감지되지 않아야 한다.
또한 바람직하게, 집적 회로 형태의 경제적 구현을 위해, 대형 커패시터와 같은 외부 컴포넌트는 최소이어야 하며, 즉 대부분 디지털 해결책이 바람직하다.
본 발명의 제1 양태에 따르면, 출력 클럭 신호를 발생하는 클럭 발생기가 제공되며, 상기 클럭 발생기는 제1 입력 클럭 신호를 수신하는 제1 클럭 신호 입력부; 상기 출력 클럭 신호의 주파수 대 상기 제1 입력 클럭 신호의 주파수의 비에 기초하여 제1 주파수 비교 신호를 발생하는 제1 주파수 비교기; 원하는 입력 주파수 비와 상기 제1 주파수 비교 신호 간의 차를 나타내는 제1 오차 신호를 형성하는 제1 감산기; 상기 제1 오차 신호를 수신하여 필터링된 제1 오차 신호를 형성하는 제1 디지털 필터; 제2 입력 클럭 신호를 수신하는 제2 클럭 신호 입력부; 상기 출력 클럭 신호의 주파수 대 상기 제2 입력 클럭 신호의 주파수의 비에 기초하여 제2 주파수 비교 신호를 발생하는 제2 주파수 비교기; 상기 필터링된 제1 오차 신호와 상기 제2 주파수 비교 신호 간의 차를 나타내는 제2 오차 신호를 형성하는 제2 감산기; 상기 제2 오차 신호를 수신하여 필터링된 제2 오차 신호를 형성하는 제2 디지털 필터; 및 상기 필터링된 제2 오차 신호를 수신하여 상기 출력 클럭 신호를 발생하는 수치 제어 발진기(numerically controlled oscillator)를 포함한다.
본 발명의 제2 양태에 따르면, 오디오 처리 집적 회로가 제공되며, 상기 오디오 처리 집적 회로는 오디오 데이터 클럭을 수반하는 디지털 오디오 데이터를 수신하는 적어도 하나의 디지털 오디오 인터페이스; 수신된 디지털 오디오 데이터에 기초하여 아날로그 오디오 데이터를 재구성하는 디지털-아날로그 변환기; 및 제1 양태에 따른 클럭 발생기를 포함하고, 상기 오디오 데이터 클럭은 제1 입력 클럭 신호로서 상기 클럭 발생기로 제공되고, 상기 클럭 발생기의 출력 클럭 신호는 상기 디지털-아날로그 변환기의 클럭으로 사용된다.
본 발명의 제3 양태에 따르면, 제2 양태에 따른 오디오 처리 집적 회로를 포함하는 장치가 제공되며, 상기 장치는 셀룰러 호들(cellular calls)을 수신하는 통신 프로세서 - 상기 통신 프로세서는 디지털 오디오 버스를 통해 적어도 하나의 디지털 오디오 인터페이스에 결합됨 - ; 및/또는 로컬 메모리로부터 오디오 데이터를 검색하는 응용 프로세서 - 상기 응용 프로세서는 디지털 오디오 버스를 통해 적어도 하나의 디지털 오디오 인터페이스에 결함됨 - ; 및/또는 주변 장치로부터 오디오 데이터를 송신 및/또는 수신하는 무선 모뎀 - 상기 무선 모뎀은 디지털 오디오 버스를 통해 적어도 하나의 디지털 오디오 인터페이스에 결합됨 - 을 더 포함한다.
본 발명의 제4 양태에 따르면, 집적 회로가 제공되며, 상기 집적 회로는 제1 양태에 따른 클럭 발생기; 제1 발진기 클럭 신호를 발생하고, 상기 클럭 발생기의 제1 클럭 신호 입력부에 접속된 제1 발진기; 및 제2 발진기 클럭 신호를 발생하고, 상기 클럭 발생기의 제2 클럭 신호 입력부에 접속된 제2 발진기를 포함하고, 상기 제1 및 제2 발진기는 상기 제1 발진기 클럭 신호가 상기 제2 발진기 클럭 신호보다 낮은 지터(jitter)를 갖고, 상기 제2 클럭 신호가 상기 제1 발진기 클럭 신호보다 높은 주파수 정확도를 갖도록 구성된다.
본 발명을 더 잘 이해하고, 본 발명이 어떻게 실시될 수 있는지를 보여주기 위해, 이제 첨부의 도면에 대해 예시적으로 참조가 이루어질 것이다.
도 1은 본 발명에 따른 주파수 발생기의 일반적인 형태를 예시하는 개략도이다.
도 2는 도 1에 도시된 주파수 발생기를 더욱 상세히 도시한다.
도 3은 도 2의 주파수 발생기의 특성을 예시하는 주파수 플롯이다.
도 4는 발명에 따른 제1 대안의 주파수 발생기를 도시한다.
도 5는 본 발명에 따른 제2 대안의 주파수 발생기를 도시한다.
도 6은 본 발명에 따른 제3 대안의 주파수 발생기를 도시한다.
도 7(a), 도 7(b), 도 7(c), 도 7(d), 도 7(e), 및 도 7(f)은 본 발명에 따른 주파수 발생기 내의 수치 제어 발진기의 가능한 형태를 더욱 상세히 도시한다.
도 8은 본 발명에 따른 주파수 발생기를 포함하는 제1 시스템을 도시한다.
도 9는 도 8의 시스템 내의 델타 시그마 변조기(delta-sigma modulator)의 제1 가능한 형태를 도시한다.
도 10은 도 8의 시스템 내의 델타 시그마 변조기의 제2 가능한 형태를 도시한다.
도 11은 도 8의 시스템 내의 델타 시그마 변조기의 제3 가능한 형태를 도시한다.
도 12는 제1 공지의 오디오 처리 채널을 도시한다.
도 13은 제2 공지의 오디오 처리 채널을 도시한다.
도 14는 본 발명에 따른 주파수 발생기를 포함하는 오디오 처리 채널을 도시한다.
도 15는 본 발명에 따른 주파수 발생기를 포함하는 제2 시스템을 도시한다.
도 16은 본 발명에 따른 주파수 발생기를 포함하는 제3 시스템을 도시한다.
도 17은 본 발명에 따른 주파수 발생기를 포함하는 제4 시스템을 도시한다.
도 18은 본 발명에 따른 주파수 발생기를 포함하는 제5 시스템을 도시한다.
도 1은 주파수 고정 루프의 원리를 이용하여 동작하는 클럭 발생기(또는 등가적으로 주파수 발생기 또는 주파수 합성기)(10)를 도시한다. 클럭 발생기(10)는 예를 들어 집적 회로 형태로 제공될 수 있거나, 이것은 대형 집적 회로의 일부인 기능 블록으로 제공될 수 있다. 클럭 발생기(10)는 주파수 fDCK를 갖는 제1 입력 클럭 신호 DCK, 및 주파수 fRCK를 갖는 제2 입력 클럭 신호 RCK를 수신하여, 주파수 fCKout를 갖는 출력 클럭 신호 CKout를 발생한다. 클럭 발생기(10)는 또한 주파수 제어 입력 FC에서 출력 클럭 신호 CKout 및 제1 입력 클럭 신호 DCK의 주파수 비의 원하는 값을 나타내는 입력값 또는 주파수 제어 워드(control word) P를 수신한다. 따라서, 사용자가 주파수 fCKout를 갖는 출력 클럭 신호 CKout를 발생하고자 하고, 주파수 fDCK의 클럭 신호 DCK가 이용가능한 경우, P 값은 fCKout/fDCK와 같게 설정된다.
출력 클럭 신호 CKout는 제1 주파수 검출기 또는 제1 주파수 비교기로 작용하는 제1 카운터(12)의 클럭 입력(CK)으로 인가된다. 제1 입력 클럭 신호 DCK는 제1 카운터(12)의 리셋(RST) 입력으로 인가된다. 따라서, 제1 카운터(12)는 제1 입력 클럭 신호 DCK의 각 펄스에서 발생되는 출력 클럭 신호 CKout의 펄스 개수를 카운트하고, 제1 카운터(12)에서 출력된 카운트 값 CNT1은 출력 클럭 신호 CKout 및 제1 입력 클럭 신호 DCK의 주파수 비, 즉 CNT1=fCKout/fDCK를 나타내는 제1 주파수 비교 신호이다.
주파수 제어 입력 FC에 입력된 입력값 P는 제1 감산기(14)의 제1 입력으로 인가되고, 제1 카운터(12)에서 출력된 카운트 값 CNT1, 즉 제1 주파수 비교 신호는 감산기(14)의 제2 입력으로 인가된다. 그 결과로 얻은 제1 오차 신호 Merr1은 제1 디지털 필터(16)의 입력(IN)으로 인가되고, 이 제1 디지털 필터는 제1 입력 클럭 신호 DCK에 의해 클럭되어, 그의 출력(OUT) 상에 제1 필터링된 오차 신호 Nerr1을 발생한다. 제1 디지털 필터(16)는 저주파에서 높은 이득을 갖고 고주파에서 낮은 이득을 갖는 적분기(integrator) 또는 어떤 다른 형태의 저역 통과 필터(low pass filter)일 수 있다.
출력 클럭 신호 CKout는 또한 제2 주파수 검출기 또는 제2 주파수 비교기로 작용하는 제2 카운터(18)의 클럭 입력(CK)으로도 인가된다. 제2 입력 클럭 신호 RCK는 제2 카운터(18)의 리셋 입력(RST)으로 인가된다. 따라서, 제2 카운터(18)는 제2 입력 클럭 신호 RCK의 각 펄스에서 발생되는 출력 클럭 신호 CKout의 펄스 개수를 카운트하고, 제2 카운터(18)에서 출력된 카운트 값 CNT2는 출력 클럭 신호 CKout 및 제2 입력 클럭 신호 RCK의 주파수 비, 즉 CNT2=fCKout/fRCK를 나타내는 제2 주파수 비교 신호이다.
제1 필터링된 오차 신호 Nerr1은 제2 감산기(20)의 제1 입력으로 인가되고, 제2 카운터(18)에서 출력된 카운트 값 CNT2, 즉 제2 주파수 비교 신호는 제2 감산기(20)의 제2 입력으로 인가된다. 그 결과로 얻은 제2 오차 신호 Merr2는 제2 디지털 필터(22)의 입력(IN)으로 인가되고, 이 제2 디지털 필터는 제2 입력 클럭 신호 RCK에 의해 클럭되어, 그의 출력(OUT) 상에 제2 필터링된 오차 신호 Nerr2를 발생한다. 제2 디지털 필터(22)는 저주파에서 높은 이득을 갖고 고주파에서 낮은 이득을 갖는 적분기 또는 어떤 다른 형태의 저역 통과 필터일 수 있다.
제2 필터링된 오차 신호 Nerr2는 수치 제어 발진기(NCO)(24)로 전달되고, 이 NCO는 그의 입력 신호 Nerr2에 의존하여 출력 클럭 신호 CKout을 발생한다.
일부 실시예에서, 디지털 필터(16 및 22)는 고주파보다 저주파에서 더 높은 이득을 갖는 적분기, 또는 다른 형태의 저역 통과 필터이다. 따라서, 출력값이 제한된 경우, 각 적분기(16, 22)의 평균 입력값은 0에 가까워야 한다. 주파수 발생기(10)의 동작은, 정상(steady) 상태에서 제1 감산기(14)의 출력 신호 Merr1가 0을 향하는 경향이 있도록, 즉, 다음과 같도록 피드백 루프가 동작해야 한다는 것을 고려함으로써 이해될 수 있다.
Merr1 = P - CNT1 = 0, 즉
P = fCKout/fDCK, 또는
fCKout = P·fDCK
이 실시예에서, P 값은 출력 클럭의 주파수 fCKout가 느리게 변화하는 요구된 값을 추종(track)하도록 일정하거나, 발생된 주파수 또는 루프 대역폭 중 어떤 것과 비교해 시간이 흐름에 따라 적어도 비교적 느리게 변화한다.
유사하게, 다음과 같이 나타낼 수 있다.
Merr2 = Nerr1 - CNT2 = 0, 즉
Nerr1 = fCKout/fRCK,
즉, 적분기(16)의 출력은 fCKout/fRCK와 같은 평균값으로 정해진다.
정상 상태에서, 제2 필터(22)의 출력은 CKout에서 원하는 주파수 P·fDCK를 제공하기 위해 NCO(24)에 의해 요구된 값으로 정해질 것이다.
도 2는 하나의 특정 실시예에서 주파수 발생기(10)의 형태를 더욱 상세히 도시한다.
도 2에 도시된 바와 같이, 제1 카운터(12)는 출력 클럭 CKout에 의해 클럭되고, 가산기(32)가 출력 클럭 CKout의 각 펄스마다 현재 카운트 값에 수신값 +1을 가산한 결과를 갖는 지연 소자(30)를 포함한다. (간략함을 기하기 위해 단일 비트 D형 플립 플롭(flip-flop)으로 도시된) 다중 비트 저장 레지스터(34)는 각 시간 주기에서 현재 카운트 값을 수신하고, 제1 입력 클럭 DCK의 각 상승 에지(rising, edge)에서 누적 카운트가 래치되어 제1 감산기(14)로 출력된다. 동시에, 제1 입력 클럭 DCK의 상승 에지는 0 값이 가산기(32)로 전달되도록 멀티플렉서(36)를 제어한다. 이는 다음 CKout 펄스가 도달할 때까지 제1 카운터(12)의 카운터 값을 0으로 리셋한다.
이러한 카운터 블록(12)에 대한 많은 가능한 구현이 있으며; 예를 들어 지연 블록의 출력이 지속적으로 증분하고, 그 다음 제1 입력 클럭 DCK의 각 상승 에지에서 이전에 전달된 출력값이 감산되도록 멀티플렉서가 생략될 수 있다. 물론, 이 블록 및 다른 블록은 상승 에지 대신 하강(falling)에서 트리거되도록 설계될 수 있다.
따라서, 제1 감산기(14)로 출력된 누적 카운트 값 CNT1, 즉 제1 주파수 비교 신호는 제1 입력 클럭 DCK의 각 주기마다의 출력 클럭 CKout의 펄스 개수이고, 필요로 하는 동안 감산기(14)에 이용가능하다.
마찬가지로, 제2 카운터(18)는 출력 클럭 CKout에 의해 클럭되고, 가산기(42)가 출력 클럭 CKout의 각 펄스마다 현재 카운트 값에 수신값 +1을 가산한 결과를 갖는 지연 소자(40)를 포함할 수 있다. 다중 비트 저장 레지스터(44)는 각 시간 주기에서 현재 카운트 값을 수신하고, 제2 입력 클럭 RCK의 각 상승 에지에서 누적 카운트가 래치되어, 즉 제2 감산기(20)로 출력된다. 동시에, 제2 입력 클럭 RCK의 상승 에지는 0 값이 가산기(42)로 전달되도록 멀티플렉서(46)를 제어한다. 이는 제2 카운터(18)의 카운터 값을 리셋한다. 다시, 적절한 카운터의 대안의 구현이 가능하다.
따라서, 제2 감산기(20)로 출력된 누적 카운트 값 CNT2, 즉 제2 주파수 비교 신호는 제2 입력 클럭 RCK의 각 주기마다의 출력 클럭 CKout의 펄스 개수이고, 필요로 하는 동안 제2 감산기(20)에 이용가능하다.
도 2에 도시된 실시예에서, 제1 필터(16)는 가산기(50), 제1 입력 클럭 DCK에 의해 클럭된 지연 소자(52), 및 승산기(53)를 포함하는 적분기 형태를 취하며, 그 결과로 제1 입력 클럭 DCK의 각 주기 동안 제1 감산기(14)에서 수신된 Merr1 값이 지연 소자(52)에서 출력된 이전 누계(running total)에 가산되어 새로운 누계가 형성되고, 이는 그 다음 인자 γ1에 의해 스케일링되어(scaled) 새로운 필터 출력값 Nerr1이 형성된다. 승산기는 단지 형식(form) 2N의 스케일링 인자 γ1을 구현하는 비트 시프터이거나, 알려진 바와 같은 전 승산기(full multiplier)라기 보다 형식 2N1+2N2 또는 유사한 것의 스케일링 인자 γ1을 구현하는 어떤 다른 간단한 시프트 및 가산(shift-and-add) 구조일 수 있다.
마찬가지로, 제2 필터(22)는 가산기(60), 제2 입력 클럭 RCK에 의해 클럭된 지연 소자(62), 및 승산기(63)를 포함하는 유사 구조의 적분기 형태를 취하며, 그 결과로 제2 입력 클럭 RCK의 각 주기 동안 제2 감산기(20)에서 수신된 Merr2 값이 지연 소자(62)에서 출력된 이전 누계에 가산되어 새로운 누계가 형성되고, 이는 그 다음 인자 γ2에 의해 스케일링되어 새로운 필터 출력값 Nerr2이 형성된다.
도 2에 도시된 바와 같이, 수치 제어 발진기(NCO)(24)는 디지털-아날로그 변환기(DAC)(70) 및 전압 제어 발진기(VCO)(72)를 포함할 수 있고, 그러므로 그 수치 제어 발진기는 제2 적분기(22)에 의해 출력된 수치값에 해당하는 주파수의 출력 신호 CKout을 발생한다.
이러한 예시된 실시예에서, 제1 적분기(16)는 제2 적분기(22)보다 훨씬 더 낮은 이득(즉, 더 긴 시상수(time constant))을 갖도록 설계된다.
도 3은 도 2의 회로에서 여러 점들 사이의 지터(jitter) 전달 함수를 예시하는 주파수 플롯이다. 구체적으로, 플롯 라인(80)은 DCK 입력부터 NCO 출력 CKout까지의 지터 전달 함수, 즉 DCK 입력에 존재하는 특정 주파수에서 임의의 지터가 출력 CKout에 도달하는 시간까지 스케일링되는 인자를 나타낸다. 유사하게, 플롯 라인(82)은 RCK 입력부터 NCO 출력 CKout까지의 지터 전달 함수를 나타내고, 플롯 라인(84)은 NCO(24)의 입력부터 그의 출력 CKout까지의 지터 전달 함수를 나타낸다.
중단점(break points)은 제1 및 제2 적분기(16, 22)의 단위 이득 주파수에 의해 정의된다. 더 구체적으로, DCK 입력부터 NCO 출력 CKout까지의 전달 함수의 중단점 f80, 즉, 플롯 라인(80)은 f80 = f(DCK)*γ1/2π로 주어지며, 여기서 γ1는 제1 적분기(16)의 이득이고, RCK 입력부터 NCO 출력 CKout까지의 전달 함수의 중단점 f82, 즉, 플롯 라인(82)은 f82 = f(RCK)*γ2/2π로 주어지며, 여기서 γ2는 제2 적분기(22)의 이득이다.
이 예에서, 이들 이득 값들은 중단점 f80이 대략 2Hz(12rad/s)에 있는 반면에, 중단점 f82가 대략 20kHz(120krad/s)에 있도록 설정된다.
적분기(16, 22)는 모두 1차 적분기이기 때문에, 지터 전달 함수(80, 82, 84)의 기울기는 NCO 전달 함수(84)가 하위 중단점 f80 미만에서 40dB/decade의 기울기를 갖고 RCK 전달 함수(80)가 상위 중단점 f82 위에서 마이너스 40dB/decade의 기울기를 갖는 것 외에 대체로 20dB/decade이다.
따라서, 두 중단점 f80 및 f82 사이의 중간 지터 주파수에서, 제1 적분기(16)의 긴 시상수는 그의 출력 Nerr1을 일정하게 유지하는 경향이 있을 것이고, 그러므로 제1 클럭 신호 DCK로부터의 매우 적은 지터가 출력으로 전파될 것이며, 반면에 제2 적분기(22)는 높은 이득을 가질 것이고, 따라서 이것과 주파수 비교기(18)를 포함하는 피드백 루프는 NCO(24)의 고유 지터에도 불구하고 그의 출력 CKout이 제2 클럭 신호 RCK를 따르도록 NCO(24)를 제어할 것이다.
따라서, 이러한 중간 주파수에서, 출력 클럭 CKout에 대한 지터는 제2 클럭 신호 RCK에 대한 지터를 따르는 경향이 있을 것이며, 제1 클럭 신호 DCK에 대한 지터는 4Hz에서 6dB 그리고 더 높은 주파수에서 훨씬 더 감쇄될 것이다.
그 결과, 도 2에 도시된 회로는 특히 두 개의 클럭 신호가 이용가능한 상황에서 유용하며, 이때 하나의 클럭 신호는 출력 클럭 신호 CKout를 발생하기 위한 기준으로 사용하는 것이 바람직하지만, 비교적 낮은 품질을 갖는(즉, 비교적 높은 지터를 갖는) 주파수를 갖고, 다른 하나의 클럭 신호는 비교적 높은 품질(낮은 지터)이지만 부적절한 주파수를 갖는다. 그 경우, 비교적 높은 지터의 클럭 신호는 회로(10)의 제1 입력 클럭 신호 DCK로 사용될 수 있고, 비교적 낮은 지터의 클럭 신호는 제2 입력 클럭 신호 RCK로 사용될 수 있다.
이는 출력 클럭 신호 CKout이 P 값을 적절히 선택하여 원하는 정확한 주파수 비로 제1 입력 클럭 신호 DCK로부터 발생될 수 있지만, (관심 주파수 대역 내에서) 출력 클럭 신호 CKout에 대한 지터는 적분기(16, 22)의 이득이 적절히 설정된다면 단지 고품질의 제2 입력 클럭 신호 RCK에 대한 저레벨의 지터에만 의존함을 의미한다.
전술한 바와 같이, 이러한 예시된 실시예에서, 제1 적분기(16)는 제2 적분기(22)보다 훨씬 긴 시상수를 갖도록 설계된다. 그러나, 제1 적분기(16)는 제2 적분기(22)보다 짧은 시상수를 가질 수 있다.
전술한 바와 같이, 적분기(16, 22)는 이 실시예에서 모두 1차 적분기이다. 그러나, 더 높은 차수의 적분기가 사용될 수 있거나, 실제로 입력 클럭의 예상 지터 스펙트럼 또는 출력에서 원하는 지터 스펙트럼에 따라 다른 필터가 사용될 수 있음이 인식될 것이다. 예를 들어, 알려진 간섭 주파수를 차단(notch out)하는 것이 바람직할 수 있고, 그 경우 필터(16)는 노치 필터이고 필터(22)는 대역 통과(bandpass) 필터일 수 있으며, 이때 파라미터는 두 개의 피드백 루프의 안정성을 유지하도록 설계된다.
전술한 바와 같이, 적분기(16)는 fCKout/fRCK와 같은 평균값으로 정해진다. 기동(start-up)시, 전형적으로 모든 회로는 0으로 리셋될 것이므로, 이러한 저대역폭의 적분기는 요구된 값으로 증가시키는데 약간의 시간이 걸릴 수 있다.
도 4는 대부분의 컴포넌트 블록들이 주파수 발생기(10)의 컴포넌트 블록들과 동일한 대안의 주파수 발생기(90)를 도시한다. 도 4에서 이들 컴포넌트 블록들은 도 1 및 도 2와 동일한 참조 부호로 나타내고, 더 설명되지 않는다.
도 4에 도시된 주파수 발생기(90)에서, 제2 카운터(18)의 카운트(CNT2) 출력은 제3 감산기(92)의 제1 입력으로 인가되고, fCKout/fRCK의 예상값 또는 공칭(nominal)값과 같은 입력값 Q는 제3 감산기(92)의 제2 입력으로 인가되어 CNT2에서 감산된다. 이러한 감산의 결과로 주파수 비교 신호 CNT2X가 얻어지고, 이것은 제2 감산기(20)로 인가되어 필터링된 오차 신호 Nerr1에서 감산된다.
동작에 있어서, 제2 카운터(18)의 출력값 CNT2는 여전히 평균적으로 fCKout/fRCK와 같아야 하지만, RCK가 예상 주파수에 가까운 경우 CNT2에서 Q를 감산하면 0에 가까운 값이 주어질 것이다. 제2 감산기로 전달된 새로운 오차 신호 CNT2X는 이제 작을 것이므로, 제1 적분기(16)는 단지 훨씬 더 작은 값, 즉 단지 Q의 전량(full amount)이라기보다 추정된 Q의 오차(fCKout/fRCK-Q)로 정하도록 증가시킬 필요가 있다. 따라서 허용 정확도로 결정하는데 걸리는 시간이 크게 저감될 수 있다.
등가의 대안으로, 제2 카운터(18)는 명시적(explicit) 감산기(92)를 이용하는 대신 나중에 각 RCLK 사이클 동안 0에 가까운 값으로 증가시키도록 -Q의 카운트 값으로 미리 설정될 수 있다. 다른 등가의 대안으로, 기동시 적분기(16)의 출력이 Q로 미리 설정될 수 있다.
도 5는 대부분의 컴포넌트 블록들이 주파수 발생기(10)의 컴포넌트 블록들과 동일한 또 다른 대안의 주파수 발생기(110)를 도시한다. 도 5에서 이들 컴포넌트 블록들은 도 1 및 도 2와 동일한 참조 부호로 나타내고, 더 설명되지 않는다.
도 5에 도시된 주파수 발생기(110)에서, 출력 클럭 CKout은 제1 카운터(12) 및 제2 카운터(18)로 직접 전달되지 않고, 그 대신 공통 주파수 분주기(common frequency divider)(116)를 통과한 다음 각각 제1 주파수 분주기(112) 및 제2 주파수 분주기(114)를 개별적으로 통과한다. 공통 주파수 분주기(116)는 공통 주파수 분주비 No를 수신하여 주파수 fCKout/No의 공통 주파수 분주된 클럭 신호 CKout0를 발생한다. 제1 주파수 분주기(112)는 제1 주파수 분주비 N1을 수신하여 주파수 fCKout/NoN1의 제1 주파수 분주된 클럭 신호 CKout1을 발생하고, 제1 카운터(12)의 클럭(CK) 입력으로 공급한다. 유사하게, 제2 주파수 분주기(114)는 제2 주파수 분주비 N2를 수신하여 주파수 fCKout/NoN2의 제2 주파수 분주된 클럭 신호 CKout2를 발생하고, 제2 카운터(18)의 클럭(CK) 입력으로 공급한다.
공통, 제1, 및 제2 주파수 분주기(116, 112, 114)는 고정 분주기일 수 있고, 이들은 제1 및 제2 카운터(12, 18)가 이들이 출력 클럭 CKout를 직접 공급받는 경우보다 더 느리게 동작할 수 있는 효과를 가져, 소비 전력이 저감되고, 카운터(12, 18)가 출력 클럭 CKout의 주파수 fCKout 또는 지터의 정확도에 심각하게 영향을 미치지 않고 단지 더 작은 값까지 카운트할 수 있는 것만 필요하다는 이점을 갖는다. 만일 필요하다면, 공통 주파수 분주된 클럭 신호 CKout0, 제1 주파수 분주된 클럭 신호 CKout1 및/또는 제2 주파수 분주된 클럭 신호 CKout2는 클럭 신호로서 대형 회로의 다른 블록으로 제공될 수 있다. 요건에 따라, 주파수 분주기(112, 114, 116) 중 하나 이상이 불필요하고 생략될 수 있다.
대안으로, 이들 주파수 분주기 중 하나 이상은 입력 클럭 주파수가 다르거나 시스템 요건이 다른 상이한 모드의 동작을 수용하도록 N1 및/또는 N2의 값을 변경함으로써 동작 중에 구성가능할 수 있다. 이러한 주파수 분주기는 형식 2N의 주파수 분주비를 구현하기 위해 2분주 스테이지의 체인(chains of divide-by-2 stages)으로 구현될 수 있거나, 디코드 및 적절한 리셋 로직 또는 알려진 다른 유사 기술을 포함하는 카운터일 수 있다.
어떤 응용에서, 입력 클럭 신호(DCK, RCK) 중 하나 또는 둘 다가 항상 존재하는 것은 아닐 수 있다. 그러한 경우 호스트 시스템의 일부의 적어도 어떤 지속적인 동작을 허용하기 위해 일부 출력 클럭이 여전히 유지되는 것이 바람직하다.
전술한 실시예에서, 만일 제1 입력 클럭 신호 DCK가 없어지고, 반면에 제2 입력 클럭 신호 RCK가 여전히 존재하는 경우, 필터링된 오차 신호 Nerr1은 일정해지고, NCO(24)는 단지 제2 카운터(18)를 포함하는 루프에 의해서만 제어된다. 이러한 루프는 Nerr1의 동결값(frozen value)에 기초한 주파수 및 RCK의 주파수로 출력 주파수를 유지할 것이다.
대안으로, 전술한 실시예에서 만일 제2 입력 클럭 신호 RCK가 없어진 경우, 제2 디지털 필터(22)는 클럭되지 않을 것이므로, 그의 출력 Nerr2는 그의 마지막 값으로 유지할 것이다. 이렇게 하면 NCO 출력 주파수를 이 값에 해당하는 주파수로 일정하게 할 것이다.
도 6은 대부분의 컴포넌트 블록들이 주파수 발생기(10)의 컴포넌트 블록들과 동일한 또 다른 대안의 주파수 발생기(130)를 도시한다. 도 6에서 이들 컴포넌트 블록들은 도 1 및 도 2와 동일한 참조 부호로 나타내고, 더 설명되지 않는다.
도 6에 도시된 주파수 발생기(130)에서, 제1 클럭 검출기(132)는 제1 클럭 신호 DCK를 수신하는 입력에 접속되고, 제1 리미터 블록(134)을 제어하는데 사용된다. 마찬가지로, 제2 클럭 검출기(136)는 제2 클럭 신호 RCK를 수신하는 입력에 접속되고, 제2 리미터 블록(138)을 제어하는데 사용된다.
클럭 검출기(132, 136) 및 리미터 블록(134, 138)은 입력 클럭이 일시적으로 이용가능하지 않는 경우에 발생할 수 있는 문제를 다루기 위해 제공된다. 예를 들어, 만일 제1 클럭 신호 DCK가 없어진 경우, 그 클럭 신호는 (아마도 업스트림 클럭 발생기의 주파수가 온도 변화로 드리프트했기(drifted) 때문이거나, 아마도 심지어 그 주파수가 다른 클럭 소스에서 얻어지기 때문에도) 그 클럭 신호가 다시 나타날 때 약간 다른 주파수를 가질 수 있다. 만일 제2 클럭 RCK가 없어진 경우, NCO(24)는 잠시 동안 개방 루프로 동작하고 그의 주파수는 RCK 신호가 다시 나타나는 시간까지 드리프트했을 수 있다. 갑작스런 클럭의 재부과(reimposition)로 인한 유효 입력 클럭 주파수의 단계 변화(step changes)는 현저한 출력 주파수 과도 오버슈트(transient overshoot)를 발생하도록 피드백 루프를 자극할 수 있는 주파수 비교 신호의 단계 과도상태(step transients)를 크게 할 수 있다.
도 6에 도시된 주파수 발생기(130)는 클럭 검출기(132, 136)에서 각 클럭 신호 DCK, RCK가 존재하지 않는 때를 검출하고, 나중에 그 신호가 다시 나타나는 때를 검출한다는 점에서 이러한 문제를 경감하는데 도움을 준다. 다음에, 클럭 검출기(132, 136)는 루프 내의 임의의 큰 신호 과도 오버슈트를 저감하고 그에 따라 출력 주파수의 임의의 과도 오버슈트를 저감하는 데 도움을 주기 위해 클럭 신호가 다시 나타난 후 복원 기간 동안 각 디지털 필터(16, 22)로의 입력을 제한한다.
수치 제어 발진기(NCO)(24)는 많은 가능한 형태를 취할 수 있다. 도 2는 전압 제어 발진기(72)를 구동하는 전압 출력 DAC(70)를 포함하는 NCO(24)를 도시한다. 한가지 대안으로, 도 7(a)는 디지털적으로 프로그램가능한 저항기 소자(442) 및 커패시터 소자(444)를 갖는 간단한 RC 발진기(440) 형태의 NCO를 도시한 반면, 도 7(b)는 다시 디지털적으로 프로그램가능한 저항기 소자(448a, 448b, 448c) 및 커패시터 소자(450a, 450b, 450c)를 갖는 상호 컨덕턴스/커패시터(Gm-C) 링 발진기(446) 형태의 NCO를 도시한다.
도 7(c)는 스위치(454a, 454b, 454c)에 의해 병렬 결합으로 접속가능한 다수의 커패시터(452a, 452b, 452c)를 갖는 프로그램가능한 커패시터 소자(444 또는 450)의 한가지 가능한 형태를 더욱 상세히 도시하며, 이들 스위치는 MOS 트랜지스터 또는 다른 적절한 액티브 디바이스를 포함한다. 다른 실시예에서, 프로그램가능한 커패시터 소자를 구성하는 커패시터들 중 일부 또는 전부가 다른 커패시터에 직렬로 접속가능할 수 있다.
도 7(d)는 스위치에 의해 직렬 또는 병렬 결합으로 접속가능한 다수의 저항기(456a, 456b, 456c, 456d)를 갖는 프로그램가능한 저항기 소자(442)의 형태를 더욱 상세히 도시하며, 이들 스위치는 MOS 트랜지스터 또는 다른 적절한 액티브 디바이스를 포함한다.
따라서, 도 7c) 및 도 7(d)에서, 수치 입력을 나타내거나 그로부터 얻은 이진 신호의 각 비트는 커패시터 및 저항기 중 어느 것을 접속할지 제어할 수 있고 따라서 발진기의 주파수를 제어할 수 있다.
도 7(e)은 발진기 소자가 공급 전류를 디지털적으로 제어가능한 링 발진기(458)인 대안의 NCO를 도시한다. (마찬가지로, 링 발진기의 공급 전압 또는 다른 바이어스 전압이 디지털적으로 제어가능할 수 있다.) 따라서, 도 7(e)에서, 링 발진기(458)는 세 개의 반전(inverting) 스테이지(460a, 460b, 460c)(아마도 간단한 CMOS 인버터 스테이지)를 포함하지만, 물론 그러한 인버터는 편의에 따라 몇 개라도 제공될 수 있다. 세 개의 PMOS 트랜지스터(462a, 462b, 462c)가 어레이로 제공되고, 수치 입력을 나타내는 이진 신호의 각 비트는 PMOS 트랜지스터의 게이트를 적절한 바이어스 전압 VB 또는 공급 전압 VDD에 접속할지를 제어할 수 있다. 바이어스 전압 VB에 접속된 게이트는 인버터 체인을 구동하는데 이용가능한 총 전류 Ictrl에 기여하고 따라서 공급 전압 Vctrl 및 링 발진기(458)의 출력 주파수를 제어할 수 있다.
그러나 디지털 필터의 출력은 전형적으로 20 내지 30 비트 폭일 것이지만, 그러한 고해상도를 직접 제공하기에 충분한 수동 소자를 제공하는 것은 실행 불가능하다. 이러한 문제를 완화시키기 위해, 워드 길이(word length) 저감 기술이 사용될 수 있다.
도 7(f)은 전술한 수치 제어 발진기(NCO)(24) 대신에 사용될 수 있는 수치 제어 발진기(NCO)(140)의 가능한 형태를 도시한다. 수치 제어 발진기(NCO)(140)는 도 2와 동일한 참조 부호로 나타낸 블록들과 동일한 기능을 갖는 디지털-아날로그 변환기(DAC)(70) 및 전압 제어 발진기(VCO)(72)를 포함하며, 이들에 대해서는 더 설명되지 않을 것이다. 수치 제어 발진기(NCO)(140)에서, 제2 디지털 필터(22)에 의해 출력된 값은 먼저 잡음 형성기(noise-shaper) 또는 델타 시그마 변조기(delta-sigma modulator)와 같은 워드 길이 저감(word-length reduction; WLR) 회로(142)로 전달된다. 이는 그 값의 양자화에 기인한 임의의 잡음을 고주파 방향으로 밀어내도록 보장하는 데 도움이 되며, 이 경우 저주파수 및 중간 주파수에서 출력 지터에 어떤 현저한 영향도 일으키지 않을 것이다. 다음에, 워드 길이 저감(WLR) 회로(142)의 출력은 디지털-아날로그 변환기(DAC)(70)로 전달된다.
디지털-아날로그 변환기(DAC)(70)의 출력은 아날로그 저역 통과 필터(144)로 전달되어 DAC(70)에 의해 발생된 양자화 잡음을 감쇄하는데 더 도움을 주고, 어떤 다른 고주파 잡음을 VCO의 국부 접지와 분리하는데 도움을 줄 수 있다. 다음에, 저역 통과 필터링된 신호는 전압 제어 발진기(VCO)(72)로 전달되어, 적분기(22)에 의해 출력된 수치값에 해당하는 주파수의 출력 신호 CKout가 발생된다.
이는 비교적 저해상도(아마도 6비트)의 DAC가 VCO에 인가된 평균값 및 각 출력 주파수 정확도 면에서 훨씬 더 미세한 유효 d.c. 해상도(가령 16비트)를 갖도록 해준다.
유사하게, 워드 길이 저감 회로는 도 7(a) 또는 도 7(b)에 도시된 구조에서 프로그램가능한 저항기 및/또는 커패시터 소자, 또는 도 7(e)에 도시된 구조에서 PMOS 트랜지스터를 제어하는데 사용될 수 있다. 도 7(e)의 경우, 커패시터 Cfilt는 저역 통과 필터 소자로 작용할 것이다.
지금까지, 주파수 제어 입력 FC에 인가된 P 값은 출력 클럭의 주파수가 P에 해당하는 느리게 변화하는 요구된 값을 추종하도록 시간이 흐름에 따라 일정하거나, 발생된 주파수 또는 루프 대역폭 중 어떤 것과 비교해 적어도 시간이 흐름에 따라 느리게 변화하는 것으로 가정하였다.
대안으로, 이러한 변화는 제1 및 제2 저역 통과 필터(16, 22)의 효과로 출력 클럭 fCKout의 평균 주파수가 P의 평균값에 의존하고, 이 주파수의 임의의 변조가 무의미(insignificant) 하게 되도록 충분히 빠를 수 있고, 즉, FLL 루프 대역폭을 초과할 수 있다. 예를 들어, P는 두 개 이상의 인접 값들 사이를 빠르게 교대하여, 이들의 평균이 원하는 주파수를 나타내거나, 제1 감산기(14)의 제1 입력에 인가된 입력값 P가 그의 평균값 및 양자화 잡음 스펙트럼 측면에서 원하는 특성을 갖는 값들의 임의의 시퀀스 또는 스트림일 수 있고, 예를 들어, 다중 비트 또는 단일 비트 시그마 델타 변조기에서 출력된 다중 비트 또는 단일 비트 워드의 스트림일 수 있도록 할 수 있다.
도 8은 수치값 "a" 및 "b"를 갖는 입력을 변조기(122), 예를 들어 델타 시그마 변조기로 입력하여 평균값 a/b를 갖는 출력값들의 스트림을 발생하는 또 다른 대안의 주파수 발생기(120)를 도시한다. 그러므로, 정수값 a 및 b를 공급함으로써 정확한 분수(fractional) 평균 출력값이 얻어질 수 있다. 출력값들의 스트림은 주파수 발생기 서브블록(124)으로 공급되어 입력 FC로 인가된 주파수 제어 워드로 작용한다. 주파수 발생기 서브블록(124)은 본 명세서에 기술된 주파수 발생기들, 즉 주파수 발생기(10, 90, 110, 130) 중 임의의 것의 형태를 취할 수 있고, 출력값들의 스트림은 주파수 비에 대한 입력 소망값 P로서 공급된다. 따라서, 만일 이용가능한 클럭의 주파수에 정확하게 분수 배인 주파수의 출력 클럭 신호를 발생하는 것이 바람직한 경우, 변조기(122)는 a 및 b의 적절한 값을 선택하여 그 배수에 대한 원하는 값을 발생하는데 사용될 수 있고, 이는 주파수 발생기 서브블록(124)의 변조기 출력값들의 스트림 형태로 원하는 증배율(multiplication factor) P로서 공급될 수 있다.
도 9는 본 발명의 일 실시예에서 변조기(122)로 사용하기 위한 1차 델타 시그마 변조기(330)를 예시한다. 델타 시그마 변조기(330)는 제1 입력값 a를 수신하는 제1 입력 단자(331)를 포함한다. 가산기일 수 있는 가산 소자(332)는 제1 입력 단자(331)에서 제1 입력값 a를 수신한다. 메모리 소자(334)가 가산 소자(332)의 출력에 결합되고 누적 카운트를 유지한다. 메모리 소자(334)의 출력은 모듈러스(modulus) 소자(336) 및 비교기일 수 있는 비교 소자(338)에 결합된다. 델타 시그마 변조기(330)는 또한 제2 입력값 b를 수신하여 모듈러스 소자(336) 및 비교 소자(338)로 제공하는 제2 입력 단자(335)를 포함한다. 비교 소자(338)는 하나의 출력 라인(339) 상에 제1 출력 m을 제공하고 모듈러스 유닛(336)은 제2 출력 라인(340) 상에 제2 출력ε을 제공하고, 이는 또한 가산 소자(332)로도 피드백된다.
따라서, 델타 시그마 변조기(330)는 제1 및 제2 입력값 a 및 b를 수신하는 두 개의 입력 단자(331, 335)를 갖는다. 입력 a는 분수 입력의 분자를 나타내고 입력 b는 분수 입력의 분모를 나타낸다. 그러므로, 제1 및 제2 입력값 a 및 b는 a/b = P가 되도록 선택된다.
바람직하게는, 반드시는 아니지만, 입력값 a 및 b는 이들이 서로소(coprime)가 되도록, 즉, 이들이 델타 시그마 변조기(330)의 출력 내에서 톤(tones)을 제거하기 위해 1이 아닌 어떤 공통 인수도 갖지 않도록 선택된다. 만일 입력값 a 및 b가 서로소가 아니면, 출력에 존재할 수 있는 톤은, 특히 오디오 시스템에서 성능을 손상시킬 수 있다. 그러나, 다른 비-오디오 시스템은 그러한 손상을 허용할 수 있다.
b 값은 이진 워드로 표현될 수 있고, 특히 이진 워드는 하나보다 많은 넌제로(non-zero) 비트를 가질 수 있고, 따라서 b는 형식 2N일 필요가 없다.
델타 시그마 변조기(330)에서, 가산 소자(332)는 메모리 소자(334)에 유지된 누적 카운트가 임계값 b보다 크거나 같다고 비교 유닛(338)이 판단할 때까지 누적 카운트에 제1 입력값 a를 가산한다. 누적 카운트가 임계값보다 크거나 같으면, 출력(339)에서 출력 펄스가 발생되고 카운터는 모듈러스 소자(336)에 의해 리셋된다. 즉, 모듈러스 소자는 그의 입력에 대해, 메모리 소자(334)로부터 수신된 카운트 값에서 b 값을 감산하는 모듈러스 연산을 수행하고, 이는 필요하다면 그 결과가 b보다 작을 때까지 반복적으로 수행된다. 따라서, 델타 시그마 변조기(330)에서, 임계값은 델타 시그마 변조기의 모듈러 점(modular point)을 설정하는 제2 입력값 b에 의해 설정된다.
델타 시그마 변조기의 모듈러 점, 또는 롤오버 점(rollover point)은 누적 카운트가 초과할 때 출력(339)에서 펄스가 출력되도록 하고, 카운트가 리셋되도록하는 임계값 b이다.
모듈러 점을 제2 입력값 b로 설정하는 능력은 델타 시그마 변조기가 기준 b에 따라 합성하는 것을 가능하게 한다. 그러므로, 출력(339)의 펄스 밀도의 평균값은 정확히 a/b와 같은데, 그 이유는 합성이 입력 a/b의 분모인 b로 양자화되기 때문이다. 형식 2N가 아닌 b의 값을 이용하는 능력은 비율을 특정 개수의 이진 위치(binary places)로 반올림(round)하는 대신, 훨씬 더 넓은 범위의 주파수가 정확히 합성되도록 해준다.
누적 카운트가 임계값을 초과하는 상황에서, 누적 카운트가 임계값보다 큰 초과분은 다음 추가(addition) 사이클의 시작시 나머지로서 넘겨진다(롤오버된다).
출력 단자(340)는 델타 시그마 변조기(330)의 오차값 ε을 출력한다. 오차값은 후속 델타 시그마 변조 스테이지에 캐스케이드(cascade)되기 때문에 고차 델타 시그마 변조기에서 저감된다. 도 9에 도시된 델타 시그마 변조기(330)와 같은 1차 델타 시그마 변조기에서, 오차값은 폐기된다.
본 발명은 1차 델타 시그마 변조기로 한정되지 않고 또한 고차 변조기에도 사용될 수 있다. 고차 변조기는 적어도 두 개의 델타 시그마 변조 스테이지 및 그 스테이지의 출력에서 출력을 결합하여 펄스 밀도 변조된 출력을 발생하는 재결합 스테이지를 포함한다.
전통적으로, 모듈러스 유닛(336)에 의해 수행된 바와 같은 모듈러스 동작은 계산적으로 비용이 많이 든다. 도 10은 모듈러스 유닛이 멀티플렉서(342) 및 감산기(344)로 간략화된 본 발명의 일 실시예에 사용하기 위한 대안의 델타 시그마 변조기(341)를 도시한다.
델타 시그마 변조기(341)는 도 9의 델타 시그마 변조기(330)와 관련하여 설명된 것과 유사한 방식으로 동작한다. 입력 단자(331)로부터의 제1 입력값 a는 가산 소자(332)에 의해 메모리 소자(334)에 유지된 누적 카운트에 가산된다. 누적 카운트는, 감산기(344)로부터, 누적 카운트에서 입력 단자(335)로부터 입력된 입력값 b를 뺀 것과 함께, 멀티플렉서(342)로 입력된다. 멀티플렉서(342)는 비교 소자(338)에서 누적 카운트가 입력값 b보다 크거나 같다고 판단하는지에 따라 이들 입력 중 하나에서 출력을 선택한다. 만일 비교 소자(338)에서 누적 카운트가 입력값 b보다 크거나 같다고 판단하면, 비교 소자(338)는 출력(339)에서 펄스를 출력하고, 이 펄스는 또한 멀티플렉서(342)로도 전달되며, 이는 멀티플렉서(342)가 가산 소자(332)로 피드백하기 위해 누적 카운트에서 입력값 b를 뺀 출력을 선택해야함을 나타낸다. 이와 같이 간략화된 회로는 a 및 b의 값들 사이의 관계가 값 b의 반복적 감산이 요구되지 않도록 이루어진 것으로 알려져 있는 경우 도 9에 도시된 회로에 대한 허용가능한 대체이다. 간략화된 회로가 되면, 이는 더 작은 칩 면적, 나아가 더 낮은 비용이라는 이점을 가질 것이며, 또한 더 적은 소비 전력을 가질 것이다.
도 11은 본 발명의 일 실시예에 따른 3차 델타 시그마 변조기(400)의 예를 도시한다. 델타 시그마 변조기(400)는 제1 입력값 a를 수신하는 제1 입력 단자(401)를 포함한다. 가산 소자(402)는 제1 입력 단자(401)에서 제1 입력값 a를 수신한다. 도 9에 도시된 델타 시그마 변조기(330) 또는 도 10에 도시된 델타 시그마 변조기(341)의 형태를 취할 수 있는 제1 델타 시그마 변조 스테이지(404)는 가산 소자(402)의 출력에 결합된다. 펄스 밀도 변조된 신호이고 그 평균이
Figure 112019070817164-pat00001
인 제1 델타 시그마 변조 스테이지(404)의 제1 출력(405)은 재결합 스테이지(420)에 결합된다. 제1 델타 시그마 변조 스테이지(404)의 제2 출력(406)은 제2 델타 시그마 변조 스테이지(407)의 입력에 결합되고, 도 9에 도시된 델타 시그마 변조기(330) 또는 도 10에 도시된 델타 시그마 변조기(341)의 형태를 취할 수 있는 제1 델타 시그마 변조 스테이지(404)의 오차 ε1이다. 펄스 밀도 변조된 신호이고 그 평균이
Figure 112019070817164-pat00002
인 제2 델타 시그마 변조 스테이지(407)의 제1 출력(408)은 재결합 스테이지(420)에 결합된다. 제2 델타 시그마 변조 스테이지(407)의 제2 출력(409)은 제3 델타 시그마 변조 스테이지(410)의 입력에 결합되고, 도 9에 도시된 델타 시그마 변조기(330) 또는 도 10에 도시된 델타 시그마 변조기(341)의 형태를 취할 수 있는 제2 델타 시그마 변조 스테이지(407)의 오차 ε2이다. 펄스 밀도 변조된 신호이고 그 평균이
Figure 112019070817164-pat00003
인 제3 델타 시그마 변조 스테이지(410)의 출력(411)은 재결합 스테이지(420)에 결합된다.
델타 시그마 변조기(400)는 또한 제2 입력값 b를 수신하는 제2 입력 단자(434)를 포함한다. 도 11에 도시되지는 않지만, 제2 입력값 b는 델타 시그마 변조 스테이지(404, 407, 410)로 제공된다. 제2 입력값 b는 앞에서 논의된 바와 같이 델타 시그마 변조 스테이지의 모듈러 점을 결정한다.
재결합 스테이지(420)는 세 개의 변조 스테이지(404, 407, 410) 각각으로부터의 출력
Figure 112019070817164-pat00004
,
Figure 112019070817164-pat00005
및
Figure 112019070817164-pat00006
을 결합하여 그 자체가 당업자에게 알려진 방식으로 출력(432)을 발생하며, 그러므로 이에 대해서는 본 명세서에 더 설명되지 않는다.
디더(dither) 제어 신호를 수신하는 디더 유닛(430)은 가산 소자(402)에 디더를 적용한다. 디더는 양자화 오차를 랜덤화하고 델타 시그마 변조기(400)의 출력에서 톤의 형성을 방지하거나 적어도 크게 저감하기 위해 적용된 의도적으로 적용된 잡음 형태이다. 디더는 그 자체가 당업자에게 알려진 방식으로 델타 시그마 변조기의 전력/주파수 응답에서 톤을 제거하기 위해 도입되며, 그러므로 이에 대해서는 본 명세서에 더 설명되지 않는다.
따라서, 여러 가지 유리한 특성을 갖는 클럭 발생기가 설명되었다.
전술한 바와 같은 이러한 클럭 발생기는, 스마트폰, 게임 콘솔, 태블릿, 랩탑 컴퓨터, 데스크탑 컴퓨터, 또는 하이-파이(hi-fi) 시스템 등(이것으로 한정되지 않음)과 같은 오디오 재생 또는 다른 오디오 신호 처리를 포함하는 소비자/호스트 장치에 유용하다. 이러한 응용에서, 양호한 오디오 재생은 데이터 샘플의 누락 또는 추가를 피하기 위해 낮은 지터를 갖고, 인입(incoming) 데이터 레이트와 정확히 동일한(또는 그의 배수의) 주파수의 클럭을 이용하는 것이 필요하다.
도 12는 공지의 오디오 처리 채널(150), 이 경우 아마도 입력 디지털 데이터를 수신하고 스피커 또는 헤드폰을 직간접적으로 구동하는데 적합한 아날로그 신호를 출력하는 오디오 재생 채널을 도시한다. 인입 데이터는 클럭 또는 클럭들(예를 들어, 직렬 데이터 포맷의 경우 비트 클럭 및 프레임 클럭)에 따라 전송된다. 이들 클럭 중 하나는 오디오 인터페이스(AIF)(151)에서 인입 데이터를 캡처하는데 사용된다. 다음에, 이 데이터는 디지털 신호 처리 블록(DSP)(152)에서 어떤 디지털 신호 처리(예를 들어 보간(interpolation) 또는 데시메이션(decimation))를 받아 델타 시그마 DAC(154)를 통해 출력되기 전에 처리된 데이터 Data'를 발생할 수 있으며, DAC 및 DSP는 어떤 처리 클럭 또는 클럭들에 따라 클럭된다.
처리 클럭은 (파선(155)으로 도시된 바와 같은) 인터페이스 클럭들 중 단지 하나의(버퍼된) 버전일 수 있거나, 예를 들어 가령 48kHz의 인입 프레임 클럭 LRCLK를 출력 DAC(154)를 클럭하는데 사용될 수 있는 더 높은 속도의 클럭(가령 3072kHz) CKsys로 체배(multiply)하는 주파수 발생기(156)를 거칠 수 있다.
그러나, 인입 클럭은 전송시 추가된 왜곡 또는 잡음으로 인해 약간의 지터의 영향을 받을 수 있거나, 디지털 프로세서 칩 상에서 이용가능한 클럭 발생기는 저품질일 수 있다. 이러한 지터는 DAC의 샘플링 클럭에서 명백할 때 잡음, 왜곡 또는 스퓨리어스 상호 변조 산물(intermodulation products) 측면에서 열악한 오디오 품질을 유발할 수 있다.
도 13은 DAC 클럭 CKsys을 로컬 클럭 발생기(157)에서 얻는 대안의 오디오 처리 채널(150)을 도시한다. 그러나, 특히 다중 소스로부터의 다중 채널을 갖는 시스템에서, 로컬 클럭 CKsys는 이것이 동일한 공칭 주파수이더라도 인입 클럭에 동기되지 않을 수 있거나, 그 인입 클럭과 동일한 실제 주파수가 아닐 수 있다. 인입 데이터와 로컬 클럭 간의 가능한 비동시성(asynchronism)을 다루기 위해, 비동기 샘플 레이트 변환기 블록(158)은, 예를 들어 입력 데이터를 매우 높은 샘플 레이트까지 보간하거나 업샘플링(up-sampling)하고, 이를 필터를 통해 평탄화(smoothing)한 다음, 이를 원하는 샘플 레이트로 데시메이팅하거나 다운샘플링하는 신호 체인에 포함될 필요가 있다. 이는 상당한 디지털 하드웨어 및 소비 전력을 차지하고, 특히 가령 입력 데이터가 압신(compand)되거나 다른 방식으로 비선형적으로 코딩된 경우 오디오 품질을 저하시킬 수 있다.
오디오 재생 장치(150)가 스마트폰, PDA 또는 디지털 카메라 등과 같은 소비자 장치에서 사용 중일 때, 그 소비자 장치는 예를 들어, 19.2MHz 또는 12MHz의 클럭 신호를 발생하는 크리스탈(crystal)로부터의 그의 다른 기능용 양호한 품질, 낮은 지터의 클럭을 포함할 수 있다.
도 14는 본 명세서에 기술된 주파수 발생기들, 즉 주파수 발생기(10, 90, 110, 130), 또는 유사한 것 중 임의의 것의 형태를 취할 수 있는 주파수 발생기(159)를 포함하는, 그러한 상황에 유리하게 사용될 수 있는 오디오 처리 채널(150)의 구성을 도시한다.
이 경우, 입력 데이터는 저품질 클럭 CKIN, 예를 들어 공칭 주파수가 출력 클럭 CKout의 주파수의 분수 1/P인 오디오 워드 클럭 LRCLK을 수반하는다. 다음에, 클럭 CKIN은 주파수 발생기(159)의 제1 클럭(DCK) 입력으로 공급될 수 있는 반면, 크리스탈(XTAL)로부터의 고품질 클럭은 주파수 발생기(159)의 제2 클럭(RCK) 입력으로 공급될 수 있다. 전술한 바와 같이, 입력값들을 적절히 선택하여, 주파수 발생기(159)는 인입 LRCLK의 장기(long term) 주파수에 동기된 클럭 신호 CKout을 발생하도록 만들어질 수 있지만, 크리스탈(XTAL)로부터의 클럭 신호의 낮은 오디오 대역 지터를 유지한다. 다음에, 이러한 클럭 신호는 오디오 데이터의 각 채널을 디코딩하는 DSP(152) 및 DAC(154) 각각으로 공급될 수 있다. 적어도 이러한 하나의 채널, 또는 그것에 동기된 임의의 다른 채널, 예를 들어, 스테레오 쌍 중 다른 하나, 또는 공통 LRCLK를 갖는 다른 채널에 대해 비동기 샘플 레이트 변환기(ASRC)를 제공할 필요가 없다. 그 결과, 이러한 구성은 낮은 지터 클럭을 DAC용으로 제공할 필요가 있고 및/또는 상이한 클럭 기준이 정확한 주파수를 유지하고 데이터 샘플의 누락을 피할 수 있도록 비동기 샘플 레이트 변환을 요구하는 대안과, 전력, 면적 등의 측면에서 유리하게 비교된다.
사실상, 실제로 DAC 및/또는 DSP로 전달된 클럭은 주파수 발생기 출력의 분주된 버전(divided-down version)일 수 있지만, 이러한 가능한 분주기는 간략함을 기하기 위해 도면에서 생략된다.
도 15는 대안의 양방향 오디오 처리 채널(160)의 형태를 도시한다. 따라서, 오디오 인터페이스(AIF)(161)가 디지털 데이터를 수신해서 디지털 신호 처리 블록(DSP)(162)으로 전달하여 DAC(164)를 통해 출력되는 처리된 데이터 Data'를 발생하는 동안, ADC(163)는 아날로그 데이터를 수신하여, DSP(162)에서 처리하여 AIF(161)를 통해 출력하기 전에 디지털 형태로 변환한다. ADC(163)는 물론, DSP(162) 및 DAC(164)는 주파수 발생기(159)에서 출력된 클럭 신호 CKsys를 이용하여 클럭된다.
도 16은 다중 오디오 채널 및 관련 클럭을 갖는 시스템에서, 설명된 바와 같은 주파수 발생기의 사용을 도시한다. 구체적으로, 도 16은 예를 들어 스마트폰 또는 휴대용 오디오 컨버전스 장치와 같은 소비자 호스트 장치(203)에 사용된 바와 같은 집적 회로로서 구현될 수 있는 오디오 허브 회로(202)를 도시한다.
RF 프론트 엔드(204)로부터의 및 그로의 모바일 전화 신호는 제1 처리 회로, 가령 이들 신호를 오디오 허브(202) 상의 제1 오디오 인터페이스(208)로 및 그로부터 샘플된 디지털 오디오 데이터의 스트림 형태로 통신하는 오디오 인터페이스(AIF)(207)를 포함하는 셀룰러 통신("통신(comms)") 프로세서(206)를 통해 결합된다. 통신 프로세서(206)는 RF 수신/송신 채널, 즉 외부 전화 네트워크에 동기된 클럭 발생 회로(210)를 포함한다. 따라서, 통신 프로세서와 오디오 허브 사이의 오디오 데이터 스트림의 샘플링 레이트는 외부 네트워크에 동기된다.
소비자/호스트 장치(203)는 또한 제2 처리 회로, 가령 클럭 회로(230)와 관련되고 이러한 신호를 이러한 제2 인터페이스로 및 그로부터 샘플된 디지털 오디오 데이터의 스트림 형태로 통신하는 오디오 인터페이스(232)를 포함하는 응용("응용(apps)") 프로세서(228)를 통해 오디오 허브(202) 상의 제2 인터페이스(226)에 결합된 로컬 메모리 또는 이동식 매체(224)에 저장된 오디오 신호를 재생하거나 기록할 수 있다. 오디오 데이터를 저장 매체(224)에 클럭킹하고 클럭킹 해제하는 것(clocking the audio data into and out of the storage medium)과 관련된 샘플 레이트는 반드시 임의의 외부 기준 클럭에 동기될 필요가 없고, 즉 샘플 레이트는 단지 사람들이 피치 오차를 알아차리지 못하도록 하기에 충분히 정확하고 안정되게 할 필요가 있다. 따라서, 응용 프로세서와 오디오 허브 사이의 오디오 데이터 스트림의 샘플링 레이트는 임의의 외부의 네트워크 또는 다른 외부 소스에 동기될 필요가 없다.
호스트/소비자 장치(203)는 또한 다른 오디오 데이터 소스, 예를 들어, 이 경우 오디오 허브(202) 상의 제3 오디오 인터페이스(240)로 및 그로부터 샘플된 디지털 오디오 데이터의 스트림 형태로 이 오디오 데이터를 통신하는 오디오 인터페이스(238)를 포함하는 다른 처리 회로(236)를 통해 채널화된 PHY 블록(234)으로 나타낸 BluetoothTM 송수신기, FM 라디오, 또는 Wi-Fi 송수신기, 또는 고선명 멀티미디어 인터페이스(HDMI), S/PDIF 인터페이스, 또는 USB 인터페이스를 가질 수 있다. 이러한 추가의 오디오 채널은 일부 경우에 외부 회로 또는 네트워크에 동기될 필요가 있을 수 있고, 다른 경우에 이는 필요하지 않을 수 있다. 따라서 PHY 블록과 오디오 허브 사이의 오디오 데이터 스트림의 샘플링 레이트는 일부 사용 시나리오에서 외부 네트워크 또는 다른 외부 소스에 동기될 필요가 있을 수 있지만, 다른 사용 시나리오에서는 그럴 필요가 없다.
오디오 허브(202)는 또한 신호 라우팅, 혼합, 컨디셔닝 및 다른 DSP 기능을 포함할 수 있는 DSP 믹서 블록(260)을 포함한다. 오디오 인터페이스(208, 226, 240)로부터 또는 ADC 아날로그 인터페이스(268a, 270a, 272a)로부터(아마도 선택적인 전용 DSP 블록(262a, 264a, 266a)에 의해 처리 후)의 신호는 DSP 블록(260)에 의해 혼합되거나, 컨디셔닝되거나, 다른 방식으로 처리될 수 있고, 그 결과로 얻은 신호는 오디오 인터페이스(208, 226, 248)를 통해 또는 (아마도 선택적인 전용 DSP 블록(262b, 264b, 266b)을 통해) DAC(268b, 270b, 272b)로부터 출력된다.
믹서(260), DSP 블록(262, 264, 266) 및 DAC/ADC 아날로그 인터페이스(268, 270, 272)는 동일한 오디오 허브 집적 회로 상에 포함될 수 있는 클럭 발생기(256)에 의해 발생된 클럭 신호 CKsys(또는 아마도 CKsys에서 분할되거나 다른 방식으로 그로부터 얻어진 클럭 신호)에 의해 클럭된다.
DSP 블록(260) 내에서 모든 오디오 데이터 스트림의 처리는 바람직하게 다양한 접속된 디지털 오디오 소스에서 발생되는 다양한 오디오 데이터 샘플 레이트 동기화 요건에도 불구하고 공통 클럭 CKsys에 동기되어야 한다. 그러므로, 바람직하게는, 주파수 발생기 회로(256)는 본 명세서에 기술된 주파수 발생기들, 즉 주파수 발생기(10, 90, 110, 130), 또는 유사한 것 중 임의의 것의 형태를 취할 수 있다.
이러한 예시된 실시예에서, 통신 프로세서(206)에 의해 그리고 응용 프로세서(228)에 의해 발생된 클럭 신호는 멀티플렉서(258)(또는 등가 배열(equivalent arrangement))로 전달된다. 장치가 셀룰러 전화 호(call)를 수신할 때, 멀티플렉서(258)는 통신 프로세서(206) 상의 클럭 발생기(210)에 의해 발생된 클럭 신호가 주파수 발생기(256)의 DCK 입력으로 전달되도록 제어된다. 주파수 발생기 출력 클럭 CKsys는 외부 네트워크와의 데이터 동시성을 유지하기 위해 통신 프로세서를 통해 결합된 데이터를 처리하는데 사용된다. 또한, 로컬 스토리지(224)로부터 응용 프로세서(228)를 통한 데이터를 동시에 결합하기 위한, 예를 들어 인입 호를 아마도 로컬 음성 메일 기능으로서 기록하기 위한 요건이 있을 수 있다. 이러한 데이터의 샘플링 레이트는 임의의 외부 클럭 기준에도 동기될 필요가 없기 때문에, 이러한 데이터의 흐름은 또한 가령 응용 프로세서 상에 발생된 어떤 클럭을 이용하기보다 동일한 클럭 CKsys에 기초할 수 있고, 이는 나중에 CKsys와 동기적으로 처리하기 위해 오디오 데이터 스트림의 비동기 샘플 레이트 변환을 필요로 할 것이다.
전화 통신형 장치는, 예를 들어, 네트워크 호를 수신하지 않을 때, 예를 들어, MP3/4 파일 재생을 위해 오디오 데이터 스트림을 또한 처리할 수 있다. 이 경우, 셀룰러 통신 프로세서(206)는 전력을 절약하기 위해 턴 오프되는 것이 바람직하고, 시스템의 메인 클럭은 응용 프로세서(228), 또는 아마도 시스템 내의 어떤 다른 칩, 가령 전력 관리 IC(PMIC)(280) 상에 발생될 수 있다. 따라서, 이러한 상황에서, 멀티플렉서(258)는 응용 프로세서(228)에 의해 발생되거나 사용된 클럭 신호가 주파수 발생기(256)의 DCK 입력으로 전달되도록 제어된다.
통신형 장치는 또한 다른 프로세서(236)로/로부터의 오디오 데이터 스트림을 처리할 필요가 있을 수 있다. 도 16의 실시예에서, 이러한 데이터 스트림이 어떤 외부 네트워크 또는 외부 클럭 소스에 동기되어야 하지만, 오디오 허브 클럭 CKsys는 가령 통신 프로세서 클럭에 기초하여 셀룰러 네트워크와의 오디오 동시성을 유지하는 사용 시나리오를 가능하게 하기 위해, 오디오 인터페이스(240)는 프로세서(236)에 의해 사용된 비동기 클럭으로부터 CKsys 클럭에 동기된 오디오 데이터 스트림을 발생하거나 수신하는 비동기 샘플 레이트 변환기(ASRC)(242)를 포함한다.
대안의 실시예에서, 이러한 ASRC는 오디오 인터페이스와 분리될 수 있고, 허브는 프로세서(236)로부터의 클럭 상의 CKsys에 기초하고 아마도 어떤 다른 채널을 샘플 레이트 변환하는 것이 바람직한 경우나, 프로세서(236)를 통과한 오디오 데이터가 어떤 외부 기준에 동기되지 않아도 되는 경우의 시나리오에 대해, 인터페이스(240)와 DSP 블록(260) 사이에 직접 경로를 허용하면서, 아마도 클럭을 프로세서(236)에서 클럭 발생기(256)로 전달하는 멀티플렉서(258)의 제3 입력을 갖고, 이러한 ASRC를 통해 다른 오디오 인터페이스로부터 오디오 데이터 스트림을 라우트하는 라우팅 회로를 포함할 수 있다. 대안의 실시예는 더 적거나 더 많은 채널을 가질 수 있고, 각각은 아마도 본질적으로 설명된 세 개의 채널 중 하나와 유사하다.
통신 프로세서(206) 및 응용 프로세서(228)는 모두 대형이고, 복잡한 디지털 회로이므로, 그로부터 발생되는 임의의 클럭은 온 칩 디지털 크로스토크(crosstalk)에 의해 손상될 것이고 따라서 높은 지터를 가질 것이다. 전술한 바와 같이, 주파수 발생기(256)는 이러한 지터를 저감하여 오디오 품질을 더 좋게 해주는 이점을 갖는다. 이와 같은 응용에서, 복수의 가능한 메인 클럭 소스를 이용하면, DCK 입력이 다른 소스로 전환될 때 출력 클럭에 글리치(glitches)가 없을 것이고, 출력 주파수가 RCK에 고정되고, 주파수 발생기 내의 NCO(24)의 입력이 외부 루프의 대략의 서브 오디오 대역폭의 시상수를 갖고 오로지 느리게만 변화하기 때문에 그 출력 주파수가 갑자기 변화하지 않을 것이라는 추가 이점이 있다. 따라서, 예를 들어 만일 어떤 MP3 음악을 재생하면서 인입 음성 메시지를 로컬 음성 메일에 기록하는 경우 하나의 시스템 클럭에서 다른 시스템 클럭으로의 전환은 청취자에게 들리지 않을 것이다.
다른 시스템 모드에서, 응용 프로세서(228) 조차도 턴 오프하거나, 적어도 그것을 매우 낮은 듀티 사이클로 실행하여 단지 시스템을 어떤 스탠바이 모드에서만 유지하는 것이 바람직할 수 있다. 그러한 모드에서, 주파수 발생기로 입력된 DCK는 완전히, 또는 적어도 주기적으로 디스에이블(disable)될 수 있다. 전술한 바와 같이, 그러면 주파수 발생기는 유지된 Nerr1 값 및 RCK 주파수에 기초하여 공칭 주파수에 가깝게 클럭을 지속적으로 발생할 것이다. 다시, 이러한 스탠바이 모드의 안팎으로의 전환(the transitions in and out of this standby mode), 또는 DCK가 주기적으로 나타나고 사라지는 것은 출력 클럭의 위상 또는 주파수의 갑작스런 변화없이 일어날 것이다.
또한 RCK가 일시적으로 사라졌더라도, NCO는 여전히 유지된 Nerr2 값에 해당하는 주파수로 발진을 지속할 것이므로, 일부 클럭은 여전히 시스템에서 일부 기능을 유지하기 위해 이용가능하다. 이러한 주파수는 결국 온도 또는 공급 전압의 임의의 변화로 인해 아마도 드리프트하더라도, 유지된 Nerr2 값의 해상도 또는 오차 내에서, 여전히 적당히 정확할 것이다.
도 17은 USB 소스(172)에서 데이터를 공급받는 장치(170)를 도시한다. 이 데이터는 장치(170)의 인터페이스(173)를 통해 오디오 및/또는 비디오 코덱(174)으로 공급된다. USB 소스(172)는 예를 들어 1ms 정도마다 데이터 버스트를 제공한다. 전형적으로, 데이터는 예를 들어 FIFO와 같은 임시 저장 회로(175)에 버퍼된다. 버퍼된 데이터는 디지털-아날로그 변환기(DAC)(177)로 전달되고, 그 아날로그 출력은, 예를 들어, 장치 내부의 스피커(들)(178) 또는 장치 외부의 스피커나 헤드폰(179)의 오디오 출력을 구동하는데 사용될 수 있다.
USB 소스(172)는 또한 전형적으로 12MHz 주파수의 클럭을 제공한다. 이 클럭은 USB 소스(172)가 이용가능하고 코덱(174)에 접속될 때마다 존재할 수 있거나, 이 클럭은 데이터 버스트들 사이에서 없어질 수 있다. 클럭이 단지 USB 소스(172)로부터 주기적으로만 이용가능하면, DAC(177)에 의해 지속적인 출력 데이터 변환을 제공하기 위해 여전히 안정된 로컬 클럭을 갖는 것이 필요하다. 또한, USB 클럭이 주기적으로 돌아올 때 글리치를 방지하여 가청 아티팩트(audible artefacts)를 방지하는 것도 필요하다.
장치(170)가 예를 들어 스마트폰, 또는 랩탑 컴퓨터와 같은 소비자/호스트 장치인 경우, 그 장치는 예를 들어 알려진 주파수의 클럭 신호를 발생하는 크리스탈로부터의 그의 다른 기능용 양호한 품질, 낮은 지터의 클럭을 포함할 수 있다. 그러한 상황에서, 주파수 발생기 또는 클럭 발생기(176)가 유리하게 사용될 수 있다. 주파수 발생기(176)는 본 명세서에 기술된 주파수 발생기들, 즉 주파수 발생기(10, 90, 110, 130), 또는 유사한 것 중 임의의 것의 형태를 취할 수 있다.
다음에 USB 클럭은 주파수 발생기(176)의 제1 클럭(DCK) 입력으로 공급될 수 있는 반면, 크리스탈(XTAL)로부터의 클럭은 주파수 발생기(176)의 제2 클럭(RCK) 입력으로 공급될 수 있다. 주파수 제어(FC) 워드 P 또한 주파수 발생기(176)로 공급된다.
이렇게 하면 코덱(174)으로 공급된 클럭 신호 CKout가 USB 클럭으로부터 얻어질 수 있는 효과가 있다. 그러나, USB 클럭 및 관련 데이터 버스트가 존재하지 않는 경우, 주파수 발생기(176) 내의 적분기(16)의 출력은 일정하게 유지될 것이고, 따라서 출력 주파수 fCKout는 크리스탈로부터의 클록(RCK)의 주파수와 동일한 고정 비율로 유지될 것이다. 따라서, 코덱(174)으로 공급된 클럭 신호 CKout는 의도된 주파수 fCKout에 가깝게 유지될 것이다.
각 버스트 사이의 출력 클럭 CKout의 주파수에 작은 오차가 있을 수 있다. 제1 필터링된 오차 신호 Nerr1은 일반적으로 디지털 필터의 유한 해상도(즉, 양자화 잡음) 플러스(plus) 아마도 P의 임의의 델타 시그마 변조 또는 DCK와 CKout의 사이클마다의 동시성의 변화(cycle-by-cycle variation of the synchronism)에 의해 루프에 삽입된 임의의 잡음으로 인해 하나의 DCK 사이클부터 다음 DCK 사이클까지 약간 변화할 것이다. USB 데이터의 버스트들 사이에 1ms 간격에 걸쳐 12MHz DCK 주기의 1/4의 오차를 달성하기 위해, Nerr1이 48000에서 1부분의 정확도(accuracy of 1 part in 48000)를 갖는 것이 필요하다. 만일 Nerr1이 가령 어떤 조건에서 실물 크기(full scale)의 1/16일 수 있다면, 이는 Nerr1에서 20비트 해상도를 요구한다. 저장 회로(175)의 크기는 데이터 캐시의 임시 저장이 출력 클럭 주파수의 일시적 또는 단기간 변화를 수용할 수 있도록 약간 증가될 수 있고; 장기간 주파수는 정확할 것이므로 클럭의 오차는 누적되지 않을 것이고 그래서 이러한 저장은 적절한 크기를 갖는다면 결코 오버플로우하지 않아야 한다.
특정 응용에서, 예를 들어 공간을 절약하고 부품표(bill-of-materials) 비용을 저감하기 위해 예를 들어 크리스탈(XTAL)과 같은 오프 칩 컴포넌트를 이용하는 것은 바람직하지 않으므로, 완전한 온 칩 회로를 이용하여 요구되는 정확하고 낮은 지터 클럭을 발생하는 것이 바람직하다.
집적 회로(IC) 다이 면적에서 크고 및/또는 비교적 큰 양의 동작 전력을 필요로 하는 복잡한 회로를 설계하지 않고 낮은 지터 특성과 더불어 안정된 주파수를 갖는 클럭 신호를 출력할 수 있는 완전한 온 칩 발진기를 설계하는 것은 어렵다. 그러한 IC 설계 어려움은 도핑 레벨(doping levels) 및 구조적 치수 측면에서 IC 제조 공차(tolerances); 및 예를 들어 후속 사용에서 IC 동작 온도 또는 공급 전압의 변화와 같은 인자에 기인한다.
이러한 문제를 극복하기 위해, 클럭 발생기가 완전한 온 칩에서 발생된 복수의 클럭 신호를 제공받는 해결책이 고안되었다.
도 18은 클럭 발생기(182) 및 제1 및 제2 온 칩 발진기(186, 184)를 포함하는 집적 회로(180)의 일례를 도시한다. 클럭 발생기(182)는 본 명세서에서 전술한 바와 같은 클럭 발생기들, 즉 주파수 발생기(10, 90, 110, 130), 또는 유사한 것 중 임의의 것일 수 있다.
제1 발진기(186)는 특히 온도 및 공급 전압에 민감하지 않지만 지터에 거의 관심을 두지 않는 출력 주파수를 갖도록 설계될 수 있다. 이러한 발진기는 예를 들어 일반적으로 이용가능한 것으로서 온도 안정 온 칩 커패시턴스(temperature stable on-chip capacitance) 및 제로 온도 계수 저항(zero-temperature-coefficient resistance)을 이용한 완전한 온 칩 RC 기반 발진기일 수 있다. 제로 온도 계수 저항은 아마도 양 및 음의 온도 계수를 갖는 온 칩 저항기 형태들의 혼합을 포함하는 적절히 설계된 네트워크에 의해 얻어질 수 있다. 초기의 절대 주파수 정확도를 얻기 위해, 제1 발진기(186)의 컴포넌트들 중 하나 이상은 제1 발진기(186)가 매우 정확한 소망 주파수를 출력하도록 제조 동안 또는 제조 후에 트리밍(trim), 즉, 조정될 수 있다. 일단 트리밍되었다면, 그러한 시상수 타입 발진기는 비교적 안정된, 즉 비교적 정확한 출력 주파수를 가질 것이지만, 높은 지터 특성을 가질 수도 있다.
이러한 제1 발진기(186)는 디지털적으로 프로그램가능한 저항기, 커패시터 또는 다른 소자를 포함하여 앞에서 개시되고 도 7(a), 7(b) 또는 7(e)에 예시된 형태들 중 하나일 수 있으며, 그 제어용 디지털 비트는 ROM 또는 가용성 소자와 같은 온 칩 비휘발성 메모리에 저장될 수 있다.
제1 발진기(186)는 클럭 발생기(182)에 접속되어, 제1 발진기(186)의 출력이 클럭 발생기(182)의 제1 입력 클럭 신호(DCK)로서 공급되도록 할 수 있다. 그러므로, 제1 입력 클럭 신호 DCK는 비교적 정확한 주파수 클럭 신호이지만, 비교적 높은 레벨의 지터를 갖는다.
제1 발진기와 반대로, 제2 발진기(184)는 지터가 낮지만, 주파수 정확도 또는 안정성에 덜 관심을 둔 클럭을 발생하도록 설계되어야 한다. 제2 발진기(184)는 완전한 온 칩 공진 회로, 예를 들어 온 칩 인덕터 L 및 온 칩 커패시턴스 C를 포함하는 LC형 발진기를 포함하는 발진기에 의해 형성될 수 있다. 전술한 바와 같은 복잡한 회로 설계에 의존하는 것이 실현 불가능하지 않고, 온 칩 인덕터를 이용하여 낮은 지터 특성을 갖는 출력 클럭 신호를 제공하도록 비교적 저전력 공진 발진기가 설계될 수 있지만, 온도 및 공급 전압에 매우 민감하지 않는 출력 주파수를 또한 동시에 제공하는 것은 어렵다. 이러한 어려움은 현재 기술에서 온 칩 인덕터(L)를 포함하는 공진 회로가 오프 칩 인덕터를 포함하는 등가의 공진 회로보다 더 낮은 Q인자(Q-factor)를 갖기 때문에 완전한 온 칩 LC 발진기에 대해 증가된다. 따라서, 제2 발진기는 낮은 지터를 갖는 클럭을 발생할 것이지만, 시간이 흐름에 따라 변화하는 주파수를 가질 수 있다.
제2 발진기(184)는 클럭 발생기(182)에 접속되어, 제2 발진기(184)의 출력이 클럭 발생기(182)의 제2 입력 클럭 신호(RCK)로서 공급되도록 한다. 그러므로, 제2 입력 클럭 신호 RCK는 비교적 낮은 지터 클럭 신호이지만, 비교적 낮은 주파수 정확도를 갖는다.
전술한 바와 같이, 클럭 발생기(182)는 제1 발진기(186)에 의해 제공된 클럭 신호의 주파수 정확도를 갖지만, 제2 발진기(184)에 의해 제공된 클럭 신호의 낮은 지터 특성을 갖는 출력 클럭 신호를 발생하도록 작용한다.
각각이 개별의 성능 측면에 초점을 맞춘 두 개의 개별 발진기의 설계는 클럭 발생기의 회로 추가에도 불구하고 단일 발진기를 이용하여 모든 요건을 충족시키려고 시도하는 것보다 훨씬 더 쉽고, 덜 복잡하고 따라서 값이 더 싼 회로를 제공하고, 전력을 덜 소비한다.
그 결과, 도 18에 도시된 회로는 안정된, 즉 정확하고, 낮은 지터를 갖는 출력 클럭(CKout)의 발생시 어떤 이유에서든 오프 칩 컴포넌트를 이용하는 것이 바람직하지 않거나, 불가능한 상황에서 특히 유용하다.
하나의 클럭 신호(DCK)가 적절한, 즉 원하는 주파수를 갖고 시간이 흐름에 따라 비교적 정확하지만 비교적 높은 지터를 갖고, 다른 하나의 클럭 신호(RCK)가 비교적 부정확하지만 비교적 낮은 지터 특성을 갖는 부적절한 주파수를 갖고, 이들을 전술한 바와 같은 클럭 발생기의 클럭 입력으로 이용하는 완전한 온 칩의 두 개의 클럭 신호를 발생할 때, 클럭 발생기의 출력 신호(CKout)에는 각 온 칩 발생 클럭 신호(RCK, DCK)의 최상의 특성이 존재한다.
이는 출력 클럭 신호 CKout가 P 값을 적절히 선택하여 원하는 정확한 주파수 비로 제2 입력 클럭 신호 DCK로부터 발생될 수 있지만, 출력 클럭 신호 CKout 상에 (관심 주파수 대역 내에) 지터가 단지 제2 입력 클럭 신호 RCK 상의 저레벨의 지터에만 의존한다는 것을 의미한다.
제2 발진기가 대안으로 비교적 Q가 높은 어떤 다른 공진 소자로부터, 예를 들어, 집적 회로의 일부인 MEMS(Micro-Electro-Mechanical-System)형 발진기에 의해 형성될 수 있음이 주목되어야 한다.
그러므로, 원하는 주파수의 유리한 특성을 갖는 신호를 발생하는 주파수 발생기가 제공된다.

Claims (19)

  1. 집적 회로로서,
    지속적으로 출력 클럭 신호를 발생하는 클럭 발생기 - 상기 클럭 발생기는 제1 입력 클럭 신호를 수신하는 제1 클럭 신호 입력부, 및 제2 입력 클럭 신호를 수신하는 제2 클럭 신호 입력부를 포함함 -;
    오디오 데이터 클럭을 수반하는 디지털 오디오 데이터를 수신하는 적어도 하나의 디지털 오디오 인터페이스; 및
    수신된 디지털 오디오 데이터에 기초하여 아날로그 오디오 데이터를 재구성하는 디지털-아날로그 변환기
    를 포함하고,
    상기 오디오 데이터 클럭은 상기 제1 입력 클럭 신호로서 상기 클럭 발생기로 제공되고, 상기 클럭 발생기의 상기 출력 클럭 신호는 상기 디지털-아날로그 변환기의 클럭으로 사용되고,
    상기 수신된 디지털 오디오 데이터 및 수반되는 오디오 데이터 클럭은 버스트 모드에서 수신되고, 상기 디지털-아날로그 변환기는 상기 클럭 발생기의 상기 출력 클럭 신호를 지속적으로 공급받고, 상기 클럭 발생기의 상기 출력 클럭 신호는 상기 제1 입력 클럭 신호 및 상기 제2 입력 클럭 신호에 기초하고,
    상기 클럭 발생기는:
    상기 출력 클럭 신호의 주파수 대 상기 제1 입력 클럭 신호의 주파수의 비에 기초하여 제1 주파수 비교 신호를 발생하는 제1 주파수 비교기;
    원하는 입력 주파수 비와 상기 제1 주파수 비교 신호 간의 차를 나타내는 제1 오차 신호를 형성하는 제1 감산기;
    상기 제1 오차 신호를 수신하여 필터링된 제1 오차 신호를 형성하는 제1 디지털 필터;
    상기 출력 클럭 신호의 주파수 대 상기 제2 입력 클럭 신호의 주파수의 비에 기초하여 제2 주파수 비교 신호를 발생하는 제2 주파수 비교기;
    상기 필터링된 제1 오차 신호와 상기 제2 주파수 비교 신호 간의 차를 나타내는 제2 오차 신호를 형성하는 제2 감산기;
    상기 제2 오차 신호를 수신하여 필터링된 제2 오차 신호를 형성하는 제2 디지털 필터; 및
    상기 필터링된 제2 오차 신호를 수신하여 상기 출력 클럭 신호를 발생하는 수치 제어 발진기(numerically controlled oscillator)
    를 포함하는, 집적 회로.
  2. 제1항에 있어서,
    제1 및 제2 오디오 데이터 클럭을 각각 수반하는 제1 및 제2 디지털 오디오 데이터 스트림을 각각 수신하는 제1 및 제2 디지털 오디오 인터페이스를 포함하고,
    상기 제1 오디오 데이터 클럭 또는 상기 제2 오디오 데이터 클럭은 상기 제1 입력 클럭 신호로서 상기 클럭 발생기에 선택적으로 제공될 수 있는, 집적 회로.
  3. 제2항에 있어서,
    상기 제1 및 제2 오디오 데이터 클럭을 수신하도록 접속된 멀티플렉서를 포함하고,
    상기 멀티플렉서의 출력은 상기 클럭 발생기에 접속되어 상기 제1 입력 클럭 신호를 제공하는, 집적 회로.
  4. 제2항에 있어서,
    상기 제1 및 제2 디지털 오디오 인터페이스는 애플리케이션 프로세서 및 통신 프로세서에 접속되는, 집적 회로.
  5. 제2항에 있어서,
    제3 디지털 오디오 데이터 스트림을 수신하는 제3 디지털 오디오 인터페이스를 더 포함하는, 집적 회로.
  6. 제1항에 있어서,
    상기 수신된 디지털 오디오 데이터 및 수반되는 오디오 데이터 클럭은 USB 소스로부터 수신되는, 집적 회로.
  7. 제1항에 있어서,
    상기 수신된 디지털 오디오 데이터를 저장하고 상기 디지털-아날로그 변환기로 전달하는 저장 회로를 더 포함하는 집적 회로.
  8. 제1항에 있어서,
    상기 재구성된 아날로그 오디오 데이터를 상기 집적 회로의 출력으로서 공급하는 출력 단자를 더 포함하는 집적 회로.
  9. 삭제
  10. 제1항에 있어서,
    상기 집적 회로는 오디오 및/또는 비디오 코덱을 포함하는 것인, 집적 회로.
  11. 집적 회로를 포함하는 장치로서,
    상기 집적 회로는:
    지속적으로 출력 클럭 신호를 발생하는 클럭 발생기 - 상기 클럭 발생기는 제1 입력 클럭 신호를 수신하는 제1 클럭 신호 입력부, 및 제2 입력 클럭 신호를 수신하는 제2 클럭 신호 입력부를 포함함 -;
    오디오 데이터 클럭을 수반하는 디지털 오디오 데이터를 수신하는 적어도 하나의 디지털 오디오 인터페이스; 및
    수신된 디지털 오디오 데이터에 기초하여 아날로그 오디오 데이터를 재구성하는 디지털-아날로그 변환기
    를 포함하고,
    상기 오디오 데이터 클럭은 상기 제1 입력 클럭 신호로서 상기 클럭 발생기로 제공되고, 상기 클럭 발생기의 상기 출력 클럭 신호는 상기 디지털-아날로그 변환기의 클럭으로 사용되고,
    상기 수신된 디지털 오디오 데이터 및 수반되는 오디오 데이터 클럭은 버스트 모드에서 상기 장치에 의해 수신되고, 상기 디지털-아날로그 변환기는 상기 클럭 발생기의 상기 출력 클럭 신호를 지속적으로 공급받고, 상기 클럭 발생기의 상기 출력 클럭 신호는 상기 제1 입력 클럭 신호 및 상기 제2 입력 클럭 신호에 기초하고,
    상기 클럭 발생기는:
    상기 출력 클럭 신호의 주파수 대 상기 제1 입력 클럭 신호의 주파수의 비에 기초하여 제1 주파수 비교 신호를 발생하는 제1 주파수 비교기;
    원하는 입력 주파수 비와 상기 제1 주파수 비교 신호 간의 차를 나타내는 제1 오차 신호를 형성하는 제1 감산기;
    상기 제1 오차 신호를 수신하여 필터링된 제1 오차 신호를 형성하는 제1 디지털 필터;
    상기 출력 클럭 신호의 주파수 대 상기 제2 입력 클럭 신호의 주파수의 비에 기초하여 제2 주파수 비교 신호를 발생하는 제2 주파수 비교기;
    상기 필터링된 제1 오차 신호와 상기 제2 주파수 비교 신호 간의 차를 나타내는 제2 오차 신호를 형성하는 제2 감산기;
    상기 제2 오차 신호를 수신하여 필터링된 제2 오차 신호를 형성하는 제2 디지털 필터; 및
    상기 필터링된 제2 오차 신호를 수신하여 상기 출력 클럭 신호를 발생하는 수치 제어 발진기(numerically controlled oscillator)
    를 포함하는, 장치.
  12. 제11항에 있어서,
    상기 클럭 발생기의 상기 제2 클럭 신호 입력부에 접속되는 크리스탈 발진기를 더 포함하는 장치.
  13. 제11항에 있어서,
    상기 집적 회로로부터 상기 재구성된 아날로그 오디오 데이터를 스피커가 수신하게끔 상기 집적 회로의 출력 단자에 접속된 상기 스피커를 더 포함하는 장치.
  14. 제11항에 있어서,
    상기 집적 회로는 제1 및 제2 오디오 데이터 클럭에 각각 수반하는 제1 및 제2 디지털 오디오 데이터 스트림을 각각 수신하는 제1 및 제2 디지털 오디오 인터페이스를 포함하고,
    상기 제1 오디오 데이터 클럭 또는 상기 제2 오디오 데이터 클럭은 상기 제1 입력 클럭 신호로서 상기 클럭 발생기에 선택적으로 제공될 수 있는, 장치.
  15. 제14항에 있어서,
    상기 제1 및 제2 디지털 오디오 인터페이스에 접속된 애플리케이션 프로세서 및 통신 프로세서를 포함하는 장치.
  16. 제15항에 있어서,
    상기 통신 프로세서에 접속된 RF 프론트 엔드 회로를 더 포함하는 장치.
  17. 제14항에 있어서,
    상기 집적 회로는 제3 디지털 오디오 데이터 스트림을 수신하는 제3 디지털 오디오 인터페이스를 포함하는, 장치.
  18. 제17항에 있어서,
    상기 집적 회로의 상기 제3 디지털 오디오 인터페이스에 접속된 BluetoothTM 송수신기, FM 라디오, Wi-Fi 송수신기, 고선명 멀티미디어 인터페이스(HDMI), S/PDIF 인터페이스, 또는 USB 인터페이스를 더 포함하는 장치.
  19. 제11항에 있어서,
    상기 장치는 스마트폰, 게임 콘솔, 태블릿, 랩탑 컴퓨터, 데스크탑 컴퓨터, 또는 하이-파이(hi-fi) 시스템인, 장치.
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