KR101239039B1

KR101239039B1 - 고 레졸루션 시간-디지털 변환기

Info

Publication number: KR101239039B1
Application number: KR1020107021826A
Authority: KR
Inventors: 보 선; 지시앙 양
Original assignee: 퀄컴 인코포레이티드
Priority date: 2008-03-03
Filing date: 2009-03-03
Publication date: 2013-03-04
Also published as: EP2269312A1; JP5001439B2; EP2269312B1; US20090219073A1; WO2009111496A1; KR20100134628A; CN104460302B; TW201001927A; CN101960721A; CN104460302A; US7978111B2; JP2011517161A; CN101960721B

Abstract

시간-디지털 변환기 (TDC) 는, 인버터의 전파 지연보다 더 정밀한 레졸루션을 가질 수 있다. 일 예에서, 프랙셔널-지연 엘리먼트 회로는 TDC 입력 신호를 수신하고, 그로부터 제 1 신호의 시간-시프트된 복제물인 제 2 신호를 생성한다. 제 1 신호는 제 1 지연 라인 시간스탬프 회로 (DLTC) 에 공급되고, 제 2 신호는 제 2 DLTC 에 공급된다. 제 1 DLTC 는, TDC에 대한 레퍼런스 입력 신호의 에지와 제 1 신호의 에지 사이의 시간을 나타내는 제 1 시간스탬프를 생성한다. 제 2 DLTC 는, 레퍼런스 입력 신호의 에지와 제 2 신호의 에지 사이의 시간을 나타내는 제 2 시간스탬프를 생성한다. 제 1 및 제 2 시간스탬프들은 결합되어, 제 1 또는 제 2 시간스탬프들 중 어느 것보다 더 정밀한 레졸루션을 갖는 고-레졸루션 전체 TDC 시간스탬프를 함께 구성한다.

Description

고 레졸루션 시간-디지털 변환기{HIGH RESOLUTION TIME-TO-DIGITAL CONVERTER}

개시된 실시형태들은 시간-디지털 변환기 (TDC) 에 관한 것이다.

시간-디지털 변환기 (TDC) 는, (종종 시간스탬프로서 지칭되는) 디지털 출력값을 생성하는 회로이다. 시간스탬프는, 제 1 신호의 에지와 또 다른 신호의 에지 사이에서 경과되는 시간을 나타낸다. TDC는, 위상-록킹 루프 (PLL) 에서의 사용법을 포함하는 수 개의 사용법을 갖는다.

도 1 (종래 기술) 은, TDC PLL (1) 의 고레벨 간략화된 개념 블록도이다. TDC PLL (1) 은 멀티-비트 디지털 튜닝 워드들의 스트림을 출력하는 루프 필터 (2) 를 포함한다. 디지털적으로 제어된 오실레이터 (DCO) (3) 는, 디지털 튜닝 워드를 수신하며, 주파수가 그 디지털 튜닝 워드에 의해 결정되는 대응하는 신호 DCO_OUT 를 출력한다. 예를 들어, DCO_OUT 는, 3 내지 4 GHz 의 범위의 주파수를 가질 수도 있다. 누산기 (4) 는 DCO_OUT 의 각각의 주기를 증분시키며, 그 누산기의 값은, 레퍼런스 클록 신호 REF 와 동기하여 래치 (5) 에 래치된다. 레퍼런스 위상 누산기 (6) 는 그의 입력 리드 (7) 상의 값만큼 증분된다. 레퍼런스 위상 누산기 (6) 는, 레퍼런스 클록 신호 REF와 동기하여 증분된다. 누산기 (6) 에서 누산된 값은 라인들 (8) 을 통해 감산기 (9) 로 공급된다. 가산기 (10) 의 출력은 라인들 (11) 을 통해 감산기 (9) 로 공급된다. 위상 검출기로서 또한 지칭되는 감산기 (9) 는, 라인들 (8) 상의 값으로부터 라인들 (11) 상의 값을 감산하고, 라인들 (12) 상에서 결과적인 차이를 디지털 워드의 형태로 루프 필터 (2) 에 공급한다.

누산기 (6) 가 증분하는 입력 리드들 (7) 상의 값은, 라인들 (13) 상의 정수 주파수 제어부와 라인들 (14) 상의 프랙셔널부 (fractional portion) 의 합산이다. 그 프랙셔널부는 델타-시그마 변조기 (15) 에 의해 시간에 걸쳐 변경된다. 라인들 (11) 상의 값은, 래치 (5) 에 의해 출력된 정수부 뿐만 아니라 라인들 (16) 상의 프랙셔널부의 합산이다. 시간-디지털 변환기 (17) 는, 신호 DCO_OUT 의 에지와 레퍼런스 클록 신호 REF 의 에지 사이의 시간 차이를 나타내는 디지털 출력 시간스탬프를 생성한다. 이러한 예에서, 신호 REF는 고정된 주파수이지만 DCO_OUT 보다 현저히 낮은 주파수를 갖는다. TDC (17) 에 의해 출력된 시간스탬프들은, 라인들 (16) 상의 프랙셔널부를 생성하기 위하여 정규화 회로 (18) 에 의해 정규화된다.

도 2 (종래 기술) 는 TDC (17) 의 간략도이다. TDC (17) 는, 인버터들 (19 내지 23) 의 지연 라인, 및 플립-플롭들 (24 내지 28) 의 관련 세트를 포함한다. DCO_OUT 신호의 파면 (wave front) 이 인버터들의 지연 라인 아래에서 전파되며, 레퍼런스 클록 신호 REF의 상승 에지가 발생할 경우, 지연 라인에서의 신호의 상태는 플립-플롭들 (24 내지 28) 에 병렬로 클록킹된다. 플립-플롭들은, 여기에서 "시간스탬프" 로서 지칭되는 멀티-비트 디지털 워드를 라인들 (29) 상으로 출력한다.

도 3 (종래 기술) 은 TDC (17) 의 동작을 예시하는 간략화된 파형도이다. 하나의 저펄스가 지연 라인 내에서 캡쳐되고 그 지연 라인을 통해 전파한다. 1들 및 제로들의 행 (30) 은 지연 라인의 다양한 노드들 상의 값들을 나타낸다. DCO_OUT 저펄스가 도 3에 도시된 지연 라인에서의 위치에 도달할 경우, 신호 REF는 로우로부터 하이로 천이한다. DCO_OUT 의 저펄스의 말단의 로우-하이 에지의 시간과 REF의 로우-하이 천이의 시간 사이에서 경과되는 시간의 양은 시간 PD 로서 식별된다. DCO_OUT 신호가 낮게 유지되는 시간의 지속기간 (하프-사이클 시간) 은 시간 HPER 로서 식별된다. 지연 라인의 인버터들이 작은 전파 시간들을 가지면 (인버터들이 "고속" 이면), 지연 라인의 노드들 상의 신호들의 상태는 행 (30) 에 의해 표시된 바와 같이 나타난다. PD는 약 7 인버터 전파 지연들과 동일하고, HPER은 약 8 인버터 전파 지연들과 동일하다. 여기에서, 값 PD는, DCO_OUT 의 로우-하이 에지와 REF의 로우-하이 에지 사이의 시간 지연을 나타낸다. 시간 측정의 단위는 인버터 전파 지연이다. TDC PLL은 이러한 위상 정보를 사용하여, TDC PLL 을 록 상태로 유지한다.

그러나, 지연 라인의 인버터들이 더 큰 전파 시간들을 가지면 (인버터들이 "저속" 이면), 지연 라인의 노드들 상의 신호들의 상태는 행 (31) 에 의해 표시된 바와 같이 나타난다. DCO_OUT 의 로우-하이 에지와 REF의 로우-하이 에지 사이의 시간의 지속기간을 나타내는 값 PD가 7 이기보다는, 값 PD는 4이다. 유사하게, 값 HPER이 8 이기보다는, 값 HPER은 4이다. 지연 라인의 인버터들의 전파 속도 변화들에 덜 의존하도록, TDC로부터의 출력으로서의 시간스탬프가 정규화되는 것이 바람직하다.

도 4 (종래 기술) 는, 도 1의 정규화 회로 (18) 의 간략화된 회로도이다. 정규화 회로 (18) 는, TDC (17) 로부터 출력된 비-정규화된 시간스탬프 값 PD 을 수신하고, 그것을 승산기 (38) 를 사용하여 정규화하며, 정규화된 시간스탬프 값 PDN 을 라인들 (16) 상으로 출력한다. 정규화 회로 (18) 는 TDC (17) 로부터 출력된 HPER 값들을 사용하여, 정규화를 수행한다. 4-비트 값 HPER 은 라인들 (32) 상에서 누산기 (33) 에 공급된다. 누산기 (33) 는, 훨씬 더 느린 레퍼런스 클록 CKR 의 각각의 상승 에지 상에서 값 HPER 만큼 증분된다. 따라서, 값 HPER이 작으면, 누산기 (33) 가 오버플로우하고 오버플로우 신호를 라인 (34) 상에서 출력하기 위해 더 많은 증분들의 누산기 (33) 를 취할 것이다. 그러나, 값 HPER 이 크면, 발생할 오버플로우 조건을 위해 비교적 더 적은 증분들의 누산기 (33) 를 취할 것이다. 누산기 (33) 가 증분되는 시간의 수는 카운터 (35) 에 의해 레코딩된다. 오버플로우 조건이 발생할 경우, 라인 (34) 상의 오버플로우 신호는 하이로 천이하며, 래치 (36) 로 하여금 카운터 (35) 로부터의 카운트 값을 저장하게 한다. 따라서, HPER이 작으면, 캡쳐된 카운트 값은 더 커질 것이지만, HPER이 크면, 캡쳐된 카운트 값은 더 작아질 것이다. 카운트 값 AVE_PER 은 라인들 (37) 에 의해 승산기 (38) 에 공급된다. HPER이 작으면, PD 또한 작을 것이지만, 승산기 (38) 는 이러한 작은 PD 값을 더 큰 AVE_PER 과 승산할 것이며, 그에 의해, 정규화된 PDN 을 출력한다. 유사하게, HPER이 크면, PD 또한 클 것이지만, 승산기 (38) 는 이러한 큰 PD 값을 더 작은 AVE_PER 과 승산할 것이며, 그에 의해, 정규화된 PDN 을 출력한다.

도 1 내지 도 4의 TDC PLL (1) 과 같은 PLL은, 무선 수신기들 및 무선 송신기들을 포함하는 많은 애플리케이션들에서의 사용법을 참조한다. TDC PLL의 성능의 개선이 바람직하다.

신규한 시간-디지털 변환기 (TDC) 에 의해 출력된 전체 시간스탬프는, TDC 내의 지연 라인에서의 지연 엘리먼트의 전파 지연보다 더 정밀한 시간 레졸루션을 가질 수 있다. 일 예에서, 프랙셔널-지연 (fractional-delay) 엘리먼트 회로는, TDC 입력 신호를 수신하고, 그것으로부터 제 1 신호의 시간-시프트된 복제물 (facsimile) 인 제 2 신호를 생성한다. 예를 들어, TDC 입력 신호는, 올-디지털 위상-록킹 루프 (ADPLL) 에서의 디지털적으로 제어된 오실레이터 (DCO) 출력 신호일 수도 있다. 제 1 신호는 제 1 지연 라인 시간스탬프 회로 (DLTC) 의 입력 상으로 공급되고, 제 2 신호는 제 2 DLTC 의 입력 상으로 공급된다. 제 1 DLTC는, TDC에 대한 레퍼런스 입력 신호 REF의 에지와 제 1 신호의 에지 사이의 시간을 나타내는 제 1 시간스탬프를 생성한다. 제 2 DLTC는, REF의 에지와 제 2 신호의 에지 사이의 시간을 나타내는 제 2 시간스탬프를 생성한다. 제 1 및 제 2 시간스탬프가 결합되며, 제 1 시간스탬프 또는 제 2 시간스탬프 중 어느 하나보다 더 정밀한 레졸루션을 갖는 고-레졸루션의 전체 TDC 시간스탬프를 함께 구성한다. 일 애플리케이션에서, PLL 위상 잡음은, 고-레졸루션 TDC를 이용함으로써 감소된다.

특정한 일 예에서, 각각의 DLTC는 인버터들의 지연 라인 및 플립-플롭들의 관련 세트를 포함한다. 플립-플롭들은, 그 플립-플롭들이 신호 REF의 에지의 시간에서 지연 라인의 다양한 노드들 상의 상태들을 캡쳐하도록 레퍼런스 신호 REF에 의해 클록킹된다. 제 2 신호는, 제 1 신호에 대해 인버터 전파 지연의 하프만큼 시간-시프트된다. 제 1 신호에 대한 제 2 신호의 시간-시프트가 제어되고 인버터 지연의 하프로 유지되도록 제 2 신호를 생성하는, 신규한 시간 차이 등화 회로, 피드백 루프, 및 프로그래밍가능한 지연 엘리먼트가 개시된다.

전술한 것은 요약이고, 따라서, 필요에 따라 세부사항의 간략화, 일반화 및 생략을 포함하며, 따라서, 당업자는 그 요약이 예시일 뿐이고 임의의 방식으로 제한하도록 의미하지 않는다는 것을 인식할 것이다. 청구항에 의해서만 정의되는 바와 같은 여기에 설명된 디바이스들 및/또는 프로세스들의 다른 양태들, 특유한 특성들, 및 이점들은 여기에 개시된 비-제한적인 상세한 설명에서 명백해질 것이다.

도 1 (종래 기술) 은, 종래의 N-프랙셔널 시간-디지털 변환기 (TDC) 위상-록킹 루프 (PLL) 의 간략화된 블록도이다.
도 2 (종래 기술) 는, 종래의 지연 라인 시간스탬프 시간-디지털 변환기 (TDC) 의 일 타입의 다이어그램이다.
도 3 (종래 기술) 은, 도 2의 TDC의 시간스탬프 출력이 변할 수 있는 방법을 도시한 다이어그램이다.
도 4 (종래 기술) 는, TDC 시간스탬프를 정규화하기 위해 사용되는 종래의 정규화 회로의 다이어그램이다.
도 5는, 신규한 일 양태에 따른 이동 통신 디바이스 (100) 의 특정한 일 타입의 매우 간략화된 고레벨 블록도이다.
도 6은, 도 2의 RF 트랜시버 집적 회로 (103) 의 더 상세한 블록도이다.
도 7은 도 6의 로컬 오실레이터 (106) 의 더 상세한 블록도이다.
도 8은 도 7의 로컬 오실레이터에서 사용되는 리타이밍 (retiming) 회로의 다이어그램이다.
도 9는 지연 라인 시간스탬프 회로 (DLTC) 의 다이어그램이다.
도 10은 도 9의 DLTC의 동작을 도시한 다이어그램이다.
도 11은, 도 9의 DLTC에 의해 출력된 시간스탬프 값이 인버터 전파 지연으로 인해 변할 수 있는 방법을 도시한 다이어그램이다.
도 12는, TDC 양자화 잡음이 전체 PLL 위상 잡음에 대한 더 큰 기여자일 수도 있는 방법을 도시한 차트이다.
도 13은, 도 7의 로컬 오실레이터 (106) 의 신규한 고-레졸루션 시간-디지털 변환기 (TDC) (214) 의 회로도이다.
도 14는 도 13의 TDC의 일부를 도시한 간략도이다.
도 15는, 도 14의 회로의 노드들 A, B 및 C 상의 신호들 사이의 시간-시프트들을 도시한 파형도이다.
도 16은, 도 13의 신규한 고-레졸루션 TDC의 피드백 제어 루프의 다이어그램이다.
도 17은 도 13의 회로들 (600 및 602) 을 실현하기 위한 일 방식의 다이어그램이다.
도 18은 도 17의 회로 (600) 의 동작을 도시한 다이어그램이다.
도 19는 도 13의 신규한 고-레졸루션 TDC의 프로그래밍가능한 지연 엘리먼트 (508) 를 실현하기 위한 일 방식의 회로도이다.
도 20은 신규한 일 양태에 따른 방법 (700) 의 흐름도이다.

도 5는, 신규한 일 양태에 따른 이동 통신 디바이스 (100) 의 특정한 일 타입의 매우 간략화된 고레벨 블록도이다. 이러한 특정 예에서, 이동 통신 디바이스 (100) 는, 코드 분할 다중 액세스 (CDMA) 셀룰러 전화기 통신 프로토콜을 사용하는 3G 셀룰러 전화기이다. 셀룰러 전화기는 (도시되지 않은 수 개의 다른 부분들 중에서) 안테나 (102) 및 2개의 집적 회로들 (103 및 104) 을 포함한다. 집적 회로 (104) 는, "디지털 기저대역 집적 회로" 또는 "기저대역 프로세서 집적 회로" 로 지칭된다. 집적 회로 (103) 는 RF 트랜시버 집적 회로이다. RF 트랜시버 집적 회로 (103) 는, 그것이 송신기 뿐만 아니라 수신기를 포함하기 때문에 "트랜시버" 로 지칭된다.

도 6은, RF 트랜시버 집적 회로 (103) 의 더 상세한 블록도이다. 수신기는, "수신 체인" (105) 뿐만 아니라 로컬 오실레이터 (LO) (106) 로 지칭되는 것을 포함한다. 셀룰러 전화기가 수신하고 있을 경우, 고주파수 RF 신호 (107) 가 안테나 (102) 상에서 수신된다. 신호 (107) 로부터의 정보는, 듀플렉서 (108), 매칭 네트워크 (109), 및 수신 체인 (105) 을 통과한다. 신호 (107) 는 저잡음 증폭기 (LNA) (110) 에 의해 증폭되며, 믹서 (111) 에 의해 주파수에서 하향-변환된다. 결과적인 하향-변환된 신호는 기저대역 필터 (112) 에 의해 필터링되며, 디지털 기저대역 집적 회로 (104) 로 전달된다. 디지털 기저대역 집적 회로 (104) 내의 아날로그-디지털 변환기 (113) 는 그 신호를 디지털 형태로 변환하며, 결과적인 디지털 정보는 디지털 기저대역 집적 회로 (104) 내의 디지털 회로에 의해 프로세싱된다. 디지털 기저대역 집적 회로 (104) 는, 로컬 오실레이터 (106) 에 의해 믹서 (111) 로 공급되는 로컬 오실레이터 신호 (LO) (114) 의 주파수를 제어함으로써 수신기를 튜닝한다.

셀룰러 전화기가 송신하고 있으면, 송신될 정보는, 디지털 기저대역 집적 회로 (104) 내의 디지털-아날로그 변환기 (115) 에 의해 아날로그 형태로 변환되며, "송신 체인" (116) 에 공급된다. 기저대역 필터 (117) 는, 디지털-아날로그 변환 프로세스로 인한 잡음을 필터링한다. 그 후, 로컬 오실레이터 (119) 의 제어 하의 믹서 블록 (118) 은, 그 신호를 고주파수 신호로 상향-변환한다. 드라이버 증폭기 (120) 및 외부 전력 증폭기 (121) 는, 고주파수 RF 신호 (122) 가 안테나 (102) 로부터 송신되도록 안테나 (102) 를 구동시키기 위해 고주파수 신호를 증폭한다.

도 7은 로컬 오실레이터 (106) 의 더 상세한 다이어그램이다. 로컬 오실레이터 (106) 는, 레퍼런스 클록 신호 소스 (123) 및 N-프랙셔널 위상-록킹 루프 (PLL) (124) 를 포함한다. 본 발명의 예에서, 레퍼런스 클록 신호 소스 (123) 는 외부 크리스탈 오실레이터 모듈에 접속된다. 예를 들어, 이러한 경우, 레퍼런스 소스 (123) 는 신호 도전체일 수도 있다. 대안적으로, 레퍼런스 클록 신호 소스 (123) 는 RF 트랜시버 집적 회로 (102) 상에 배치된 오실레이터이며, 여기서, 크리스탈은 집적 회로 (102) 의 외부에 존재하고, 집적 회로 (102) 의 단자들을 통해 오실레이터에 부착된다.

PLL (124) 은 시간-디지털 (TDC) 올-디지털 위상-록킹 루프 (ADPLL) 이다. PLL (124) 은 디지털 튜닝 워드들의 스트림을 출력하는 루프 필터 (200) 를 포함한다. 디지털적으로 제어된 오실레이터 (DCO) (201) 는 디지털 튜닝 워드를 수신하고, 주파수가 그 디지털 튜닝 워드에 의해 결정되는 대응하는 신호 DCO_OUT 를 출력한다. 예를 들어, DCO_OUT 는 4GHz 의 범위의 주파수를 가질 수도 있다. 누산기 (202) 는 DCO_OUT 의 각각의 주기를 증분하며, 그 누산기의 값은 레퍼런스 클록 신호 REF1 와 동기하여 래치 (203) 에 래치된다. 레퍼런스 위상 누산기 (204) 는, 레퍼런스 클록 신호 REF1 와 동기하여 그의 입력 리드들 (205) 상의 값만큼 증분된다. 누산기 (204) 에 누산된 값은 라인들 (219) 을 통해 감산기 (206) 에 공급된다. 가산기 (207) 의 출력은 라인들 (208) 을 통해 감산기 (206) 에 공급된다. 위상 검출기로서 또한 지칭되는 감산기 (206) 는, 라인들 (208) 상의 값을 라인들 (219) 상의 값으로부터 감산하고, 결과적인 차이를 디지털 워드의 형태로 라인들 (209) 상에서 루프 필터 (200) 에 공급한다.

누산기 (204) 가 증분하는 입력 리드들 (205) 상의 값은, 라인들 (210) 상의 정수 주파수 제어부와 라인들 (211) 상의 프랙셔널부의 합산이다. 그 프랙셔널부는 델타-시그마 변조기 (212) 에 의해 시간에 걸쳐 변경된다. 라인들 (208) 상의 값은, 래치 (203) 에 의해 출력된 정수부 뿐만 아니라 라인들 (213) 상의 프랙셔널부의 합산이다. 신규한 시간-디지털 변환기 (214) 는, 정규화 회로 (216) 에 대한 라인들 (215) 상의 고-레졸루션 디지털 출력 시간스탬프를 생성한다. 각각의 고-레졸루션 시간스탬프는, DCO_OUT 의 에지와 레퍼런스 클록 신호 REF의 에지 사이에서 경과되는 시간 차이를 나타낸다. 이러한 예에서, 신호 REF는 고정된 주파수이지만, DCO_OUT 보다 현저히 낮은 주파수를 갖는다. 예를 들어, REF는 100MHz 신호일 수도 있지만, DCO_OUT 는 3.0 으로부터 4.4GHz 의 범위에 존재할 수도 있다. 정규화 회로 (216) 는 라인들 (213) 상으로 정규화된 시간스탬프 값들을 출력한다. TDC (214) 에 의해 출력된 시간스탬프는 정규화 회로 (216) 에 의해 정규화되어, 라인들 (213) 상에서 프랙셔널부를 생성한다. DCO (201) 에 의해 출력된 DCO_OUT 신호는 고정된 제산기 (217) 에 의해 제한되어 (예를 들어, 4로 제산되어), 출력 리드 (218) 상에서 로컬 오실레이터 출력 신호 LO 를 생성한다.

도 8은 레퍼런스 클록 신호 REF로부터 레퍼런스 클록 신호 REF1 을 생성하는 리타이밍 회로의 다이어그램이다. 그 회로는, REF를 DCO_OUT 에 동기화시킨다.

도 9는, 인버터들 (301 내지 305) 의 제 1 지연 라인, 인버터들 (306 내지 310) 의 제 2 지연 라인, 및 차동 입력 플립-플롭들 (311 내지 315) 의 관련 세트를 포함하는 차동 지연 라인 시간스탬프 회로 (DLTC) (300) 의 다이어그램이다. 신호 DCO_OUT 는 제 1 지연 라인 아래에서 전파하도록 생성되고, 그의 역 DCO_OUT 는 제 2 지연 라인 아래에서 전파하도록 생성된다. 지연 라인들의 대응하는 노드들 상의 신호들 DCO_OUT 및 DCO_OUTB 는 실질적으로 동일한 시간에 로직 레벨들을 천이한다. 레퍼런스 클록 신호 REF에 의해 클록킹된 플립-플롭들 (311 내지 315) 은, 신호 REF가 로우로부터 하이로 천이하는 시간에서 다양한 노드들 (N1 내지 N5 및 N1B 내지 N5B) 상의 신호들의 상태들을 캡쳐한다. 디지털 값들 (D1 내지 D4) 은, 멀티-비트 시간스탬프 PD 뿐만 아니라 멀티-비트 값 HPER 을 구성한다. 값 HPER 은 DCO_OUT 의 1/2 주기의 지속기간을 나타낸다.

도 10은 도 9의 DLTC (300) 의 동작을 도시한 파형도이다. 상부의 2개의 파형들은, 제 1 시간에서의 제 1 지연 라인의 노드들 상의 값들을 도시한다. 다음의 2개의 파형들은, 제 2 시간에서의 제 1 지연 라인의 노드들 상의 값들을 도시한다. 파형이 2개의 인버터들의 거리에서 좌측으로터 우측으로 전파됨을 유의한다. 제 2 시간에서, 레퍼런스 클록 신호는 여전히 디지털 로직 로우에 존재한다. 더 낮은 2개의 파형들은, 레퍼런스 클록 신호 REF가 로우로부터 하이로 천이할 경우, 제 3 시간에서의 제 1 지연 라인의 노드들 상의 값들을 도시한다. 신호 DCO_OUT 의 낮은 1/2 주기가 지연 라인에서 캡쳐되고, 낮은 펄스의 말단에서의 로우-하이 천이 (316) 가 제 3 시간에서 레퍼런스 클록 REF가 하이로 천이되었던 시간만큼 노드 N4 로 전파됨을 유의한다. 플립-플롭들 (311 내지 315) 은 제 3 시간에서의 노드들 상의 값들을 캡쳐한다. 첫번째 4개의 연속하는 하이 값들은, DCO_OUT 의 로우-하이 에지 (316) 와 REF의 로우-하이 에지 (317) 사이의 시간을 나타낸다. 4의 값 (PD) 은 인버터 전파 지연들의 단위로 표현된다. 6개의 연속하는 낮은 값들의 스트링은 에지 (318) 와 에지 (316) 사이의 DCO_OUT 의 1/2 주기의 지속기간을 나타낸다. 6의 값 (HPER) 은 인버터 전파 지연들의 단위로 표현된다.

도 11은, PD 및 HPER의 값들이 REF 시간 차이에 대한 동일한 DCO_OUT 에 대해 인버터 전파 지연의 함수로서 변할 수 있는 방법을 도시한 간략화된 파형도이다. 도 9의 DLTC (300) 의 지연 라인들의 인버터들이 작은 전파 지연 시간을 가지면 (인버터들이 "고속" 이면), 지연 라인의 노드들 상의 신호들의 상태는 행 (319) 에 의해 표시된 바와 같이 나타난다. PD는 약 4 인버터 전파 지연과 동일하고, HPER은 약 6 인버터 전파 지연과 동일하다. 그러나, 지연 라인의 인버터들이 더 큰 전파 시간을 가지면 (인버터들이 "저속" 이면), 지연 라인의 노드들 상의 신호들의 상태는 행 (320) 에 의해 표시된 바와 같이 나타날 수도 있다. 4인 PD 값 대신에, PD의 값은 3이다. 6인 HPER의 값 대신에, HPER의 값은 4이다. PD 값들은 (도 4의 정규화 회로 (18) 와 같은) 정규화 회로에 의해 정규화될 수 있다. DLTC (300) 또는 유사한 회로가 도 7의 TDC (214) 로서 사용될 수 있다.

도 12는, 예를 들어, TDC 잡음 (401), 위상 검출기 잡음, DCO 잡음, 및 다른 기여자들과 같은 잡음에 대한 다양한 기여자들에 관한 TDC의 전체 위상 잡음 (400) 을 도시한 차트이다. 차트에 의해 표시된 바와 같이, TDC 양자화 잡음 (401) 의 위상 잡음 기여도는, 전체 PLL 위상 잡음 (400) 의 큰 비율이다. TDC 양자화 잡음은, DLTC (300) 의 지연 라인들에서의 지연 엘리먼트들의 전파 지연에 비례한다. 이것이 인지된다면, 지연 엘리먼트들의 전파 지연을 가능한 많이 감소시키며, 지연 엘리먼트 전파 시간을 가능한 낮게 유지하기 위해 가능한 신속하게 반도체 프로세스를 사용하기를 시도할 수도 있다. 예를 들어, 지연 엘리먼트가 인버터이면, 얼마나 신속하게 DLTC (300) 의 지연 라인들의 인버터들이 수행될 수 있는지에 대한 실제 제한이 존재한다. 그러나, TDC 양자화 잡음을 이러한 레벨 아래로 감소시키는 것이 바람직할 수도 있다. 따라서, 신규한 일 양태에 따르면, 신규한 TDC (214) 가 이용된다.

도 13은 신규한 TDC (214) 의 다이어그램이다. 신규한 TDC (214) 는, 프랙셔널-지연 엘리먼트 회로 (500), 제 1 지연 라인 시간스탬프 회로 (DLTC) (501), 및 제 2 DLTC (502) 를 포함한다. 프랙셔널-지연 엘리먼트 회로 (500) 는, 입력 신호 (여기에서, DCO_OUT는 S0 로서 또한 나타냄) 를 수신하고, 입력 신호의 제 1 시간-시프트된 버전 S1 및 입력 신호의 제 2 시간-시프트된 버전 S2 를 출력한다. 제 1 시간-시프트된 버전 S1 은 제 1 DLTC (501) 의 제 1 입력 노드 (503) 상으로 공급된다. 제 2 시간-시프트된 버전 S2 는 제 1 DLTC (502) 의 제 2 입력 노드 (504) 상으로 공급된다. 노드 (504) 상의 제 2 시간-시프트된 버전 S2는, 2개의 DLTC들 (501 및 502) 의 지연 라인들의 지연 엘리먼트들의 전파 지연의 1/2 만큼, 노드 (503) 상의 제 1 시간-시프트된 버전 S1 에 대해 시간-시프트된다. 이러한 예에서, 2개의 DLTC들 (501 및 502) 의 지연 라인들의 지연 엘리먼트들은 인버터들이며, 신호들 S1 과 S2 사이의 시간-시프트는 인버터 전파 지연의 1/2이다.

프랙셔널-지연 엘리먼트 회로 (500) 는, 입력 리드 (505) 상에서 입력 신호 (DCO_OUT) 를 수신하고, 노드 (503) 상으로 제 1 시간-시프트된 버전 S1 을 출력하는 제 1 전파 지연 회로를 포함한다. 또한, 프랙셔널-지연 엘리먼트 회로 (500) 는, 입력 리드 (505) 상에서 입력 신호 (DCO_OUT) 를 수신하고, 노드 (504) 상으로 제 2 시간-시프트된 버전 S2 를 출력하는 제 2 전파 지연 회로를 포함한다. 또한, 프랙셔널-지연 엘리먼트 회로 (500) 는, 신호들 S1 과 S2 사이의 원하는 시간-시프트 관계를 유지하기 위해, 제 2 전파 지연 회로 내의 프로그래밍가능한 지연 엘리먼트 (508) 를 제어하는 시간 차이 등화 회로 (506) 를 포함한다. 도 13에 나타낸 바와 같이, 제 1 및 제 2 DLTC들 (501 및 502) 양자는, 입력 리드 (507) 상에서 수신된 동일한 레퍼런스 클록 신호 REF에 의해 클록킹된다. 제 1 DLTC (501) 로부터 출력된 시간스탬프는 제 2 DLTC (502) 로부터 출력된 시간스탬프와 출력 라인들 (215) 상으로 결합되어, DLTC (501) 또는 DLTC (502) 중 어느 하나보다 더 높은 레졸루션을 갖는 전체 TDC 시간스탬프를 형성한다.

도 14는 도 13의 회로의 일부를 도시한 간략도이다. 신호 DCO_OUT 는 입력 리드 (505) 상으로 수신되고, 역 신호 DCO_OUTB 는 입력 리드 (509) 상으로 수신된다. 입력 리드 (505) 상의 신호 DCO_OUT 와 노드 A 상의 신호 사이에 하나의 인버터 전파 지연이 존재한다. 입력 리드 (509) 상의 신호 DCO_OUTB 와 노드 C 상의 신호 사이에 2 인버터 전파 지연들이 존재한다. DCO_OUT 및 DCO_OUTB 는 실질적으로 동시에 천이한다.

도 15는, 노드들 A 및 C 상의 2개의 신호들을 도시하며, 노드 A상의 신호의 로우-하이 상승 에지와 노드 C상의 신호의 로우-하이 상승 에지 사이에 하나의 인버터 전파 지연이 존재한다는 것을 나타낸다. 제 1 시간-시프트된 신호 S1에 대해 적절히 도 13의 노드 (504) 상으로 제 2 시간-시프트된 신호 S2 를 공급하기 위해, 바람직한 것은, 도 14의 노드 B 상의 신호가, 노드 A 상의 신호의 천이 시간과 노드 C 상의 신호의 천이 시간 사이에서 정확히 중간인 시간에서 천이하는 것이다. 도 14의 프로그래밍가능한 지연 엘리먼트 (508) 는, 노드 B 상의 신호가 이러한 때에 천이하도록 제어될 것이다.

도 16은, 도 13의 시간 차이 등화 회로 (506) 가 프로그래밍가능한 지연 엘리먼트 (508) 를 제어하는 방법을 도시한 간략도이다. 제 1 회로 (600) 는, 그의 크기가 노드 A 상의 신호의 상승 에지와 노드 B 상의 신호의 대응하는 상승 에지 사이의 제 1 시간 차이 (601) 를 나타내는 출력 신호를 생성한다. 제 2 회로 (602) 는, 그의 크기가 노드 B 상의 신호의 상승 에지와 노드 C 상의 신호의 대응하는 상승 에지 사이의 제 2 시간 차이 (603) 를 나타내는 출력 신호를 생성한다. 회로의 나머지는, 2개의 회로들 (600 및 602) 의 출력들이 시간에 걸쳐 실질적으로 동일하도록, 프로그래밍가능한 지연 엘리먼트 (508) 를 제어하도록 동작하는 피드백 루프를 포함한다. 특히, 비교기 (604) 는, 제 1 시간 차이 (601) 가 제 2 시간 차이 (603) 보다 더 크면, 그 비교기의 출력이 디지털 하이이도록 회로들 (600 및 602) 로부터 출력된 신호들을 수신하기 위해 커플링된다. 비교기 (604) 는, 제 1 시간 차이 (601) 가 제 2 시간 차이 (603) 보다 더 작으면 디지털 로직 로우를 출력한다. 비교기 (604) 의 출력은 카운터 (605) 에 의해 평활화된다. 비교기 (604) 의 디지털 출력은 카운터 (605) 의 업/다운 입력 제어 리드 상으로 공급된 디지털 값이며, 그 카운터는, REF와 같은 레퍼런스 클록의 상승 에지에 대한 증분 또는 감분에 대해 각각 수행된다. "UP/DNB" 표기에서의 "B" 는 다운 "바 (bar)", 즉, UP/DNB 입력 리드 상의 신호가 디지털 로직 로우이면 카운트 다운하도록 카운터가 제어된다는 것을 나타낸다. 카운터 (605) 를 클록킹하는 신호 REF는 (약 10MHz 로부터 100MHz 까지의 범위내의) 고정된 주파수를 가지며, 신호 REF는, 하이로 천이하고, 노드 C 상의 신호가 하이로 천이한 이후 즉시 카운터 (605) 를 클록킹하기 위해서만 허용된다. 카운터 (605) 의 4비트 출력은, 프로그래밍가능한 지연 엘리먼트 (508) 를 제어하기 위해 제어 워드로서 공급된다. 이러한 폐쇄된 피드백 제어 루프의 동작은, 제 1 시간 차이 (601) 로 하여금 제 2 시간 차이 (603) 과 실질적으로 동일하게 한다.

도 17은, 회로 (600) (및 회로 (602)) 가 실현될 수 있는 일 방식의 회로도이다. 도 18은 회로 (600) 의 동작을 도시한다. 노드들 A 및 B 상의 양자의 입력 신호들이 로우일 경우, 트랜지스터들 Q1 및 Q2 가 오프된다. 따라서, 커패시터들 C1 및 C2 상에서 어떠한 전하가 개발되던지 저항 R1 및 R2 를 통해 빼내어 진다. 다음으로, 노드 A 상의 신호가 하이일 경우, 트랜지스터 Q2 는 턴 온되고 트랜지스터 Q4 는 턴 오프된다. 노드 NODE 가 도전성 트랜지스터 Q3 에 의해 접지되기 때문에, 커패시터 C2 는 Q2 를 통해 커패시터 C2 로부터의 전류 경로에 의해 충전되고, Q3 를 통해 접지된다. 이것은, 노드 OUT 상의 전압이 감소되게 한다. 노드들 A 및 B 상의 신호들의 이러한 상태의 시간 지속기간은, 얼마나 많은 충전이 발생하는지, 및 노드 OUT 상의 전압이 얼마나 적게 되는지를 결정한다. 다음으로, 노드 B 상의 신호가 하이가 될 경우, 트랜지스터 Q1 은 턴 온 되고, 트랜지스터 Q3 는 턴 오프된다. 트랜지스터들 Q3 및 Q4 양자가 오프이기 때문에, 노드 NODE 는 더 이상 접지에 커플링되지 않는다. 이러한 조건은, 도 18에서 심볼 "Z" 로 지정된다. 커패시터들 C1 및 C2 상의 전하들은 실질적으로 평형이 되고, 그들 각각의 저항들 R1 및 R2 를 통해 방전할 것이다. 따라서, 출력 노드 OUT 상의 전압 (평균 전압) 의 크기는, 노드 A 상의 신호의 상승 에지와 노드 B 상의 신호의 상승 에지 사이의 시간 차이의 지속기간을 나타낸다. 방전 상태에 대한 충전 상태의 지속기간이 길어짐에 따라, 노드 OUT 상의 전압은 더 낮아진다.

도 19는, 도 13의 프로그래밍가능한 지연 엘리먼트 (508) 를 실현하기 위한 일 방식의 다이어그램이다. 공통 인버터를 통한 전파 지연은, 그의 출력 리드 상의 부하에 적어도 어느 정도 의존한다. 도 16의 카운터 (605) 에 의해 출력된 4비트 제어 워드는, 라인들 (606) 상의 디지털 값의 크기가 상보성 금속 산화물 반도체 (CMOS) 인버터들 (607 및 608) 상의 용량성 부하의 크기를 결정하도록, 라인들 (606) 상으로 공급된다.

도 20은 신규한 방법 (700) 의 흐름도이다. 제 1 신호의 시간-시프트된 복제물인 제 2 신호를 생성하기 위해 프로그래밍가능한 지연 엘리먼트가 사용된다 (단계 701). 일 예에서, 제 1 및 제 2 신호들의 대응하는 에지들 사이의 시간-시프트는, 인버터를 통한 전파 지연의 1/2 이다. 레퍼런스 신호의 에지와 제 1 신호의 에지 사이의 시간을 나타내는 제 1 시간스탬프를 생성하기 위해 제 1 지연 라인 시간스탬프 회로 (DLTC) 가 사용된다 (단계 702). 일 예에서, 이러한 제 1 DLTC 는 도 13의 DLTC (501) 이다. 레퍼런스 신호의 에지와 제 2 신호의 에지 사이의 시간을 나타내는 제 2 시간스탬프를 생성하기 위해 제 2 지연 라인 시간스탬프 회로 (DLTC) 가 사용된다 (단계 703). 일 예에서, 이러한 제 2 DLTC 는 도 13의 DLTC (502) 이다. 제 1 시간스탬프 또는 제 2 시간스탬프 중 어느 하나보다 더 정밀한 레졸루션을 갖는 전체 시간스탬프를 생성하기 위해 제 1 및 제 2 시간스탬프들은 결합된다 (단계 704). 도 13의 예에서, 제 1 시간스탬프는 멀티-비트 디지털 값 D[0], D[2], D[4] 등이지만, 제 2 시간스탬프는 멀티-비트 디지털 값 D[1], D[3], D[5] 등이다. 전체 정밀한 레졸루션 시간스탬프는 멀티-비트 디지털 값 D[0], D[1], D[2], D[3], D[4], D[5] 등이다.

하나 이상의 예시적인 실시형태들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수도 있다. 소프트웨어로 구현되면, 그 기능들은 컴퓨터-판독가능 매체 상의 하나 이상의 명령들 또는 코드로서 저장되거나 송신될 수도 있다. 컴퓨터-판독가능 매체는, 일 장소로부터 또 다른 장소로의 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함하는 컴퓨터 저장 매체 및 통신 매체 양자를 포함한다. 저장 매체는, 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수도 있다. 제한이 아닌 예로서, 그러한 컴퓨터-판독가능 매체는, RAM, ROM, EEPROM, CD-ROM 또는 다른 공학 디스크 저장부, 자성 디스크 저장부 또는 다른 자성 저장 디바이스, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 운반 또는 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속은 컴퓨터-판독가능 매체를 적절히 지칭한다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 꼬인 쌍, 디지털 가입자 라인 (DSL), 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술들을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신되면, 동축 케이블, 광섬유 케이블, 꼬인 쌍, DSL, 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술들은 매체의 정의 내에 포함된다. 여기에서 사용된 바와 같이, 디스크 및 disc는, 컴팩 disc (CD), 레이저 disc, 광 disc, DVD (digital versatile disc), 플로피 디스크 및 블루-레이 disc 를 포함하며, 여기서, 디스크들은 일반적으로 데이터를 자성적으로 재생하지만, disc는 레이저를 이용하여 광학적으로 데이터를 재생한다. 또한, 상기의 조합들은 컴퓨터-판독가능 매체의 범위내에 포함되어야 한다.

일정한 특정 실시형태들이 지시의 목적을 위해 상술되었지만, 본 특허 문서의 교시들은 일반적인 이용가능성을 가지며, 상술된 특정 실시형태들로 제한되지 않는다. 상술된 적분기 회로, 비교기, 업/다운 카운터, 및 프로그래밍가능한 지연 엘리먼트 회로는, 프랙셔널-지연 엘리먼트 회로가 구현될 수 있는 방법의 단지 일 예로서 개시된다. 프랙셔널-지연 엘리먼트 회로에 의해 생성되는 3개 이상의 시간-시프트된 신호들이 존재하고, 3개 이상의 대응하는 DLTC들이 존재하는 실시형태들이 가능하다. 시간스탬프 값들은 다양하고 상이한 방식들로 인코딩될 수 있다. DLTC들의 지연 라인들 내의 지연 엘리먼트들은 인버터를 필요로 하지는 않지만, 대신, 패시브 엘리먼트를 포함하는 또 다른 타입의 회로 엘리먼트일 수 있으며, 제 1 및 제 2 신호들 사이의 시간-시프트는, 그러한 또 다른 타입의 지연 엘리먼트를 통한 전파 지연의 부분이도록 수행될 수 있다. 따라서, 설명된 특정 실시형태들의 다양한 특성들의 다양한 변형들, 적응들, 및 결합들은 아래에서 개시되는 청구항들의 범위를 벗어나지 않으면서 수행될 수 있다.

Claims

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입력 신호 S0를 수신하고 상기 입력 신호의 제 1 시간-시프트된 버전 (S1) 을 출력하며, 상기 입력 신호의 제 2 시간-시프트된 버전 (S2) 을 출력하는 프랙셔널-지연 (fractional-delay) 엘리먼트 회로로서, 상기 S2는 지연 엘리먼트를 통한 전파 지연의 고정된 프랙셔널 양만큼 상기 S1 에 대해 시간-시프트되는, 상기 프랙셔널-지연 엘리먼트 회로;
상기 S1 을 수신하는 제 1 지연 라인 시간스탬프 회로 (DLTC) 로서, 상기 제 1 DLTC 는 상기 S1 이 전파하는 제 1 지연 라인을 포함하는, 상기 제 1 지연 라인 시간스탬프 회로; 및
상기 S2 를 수신하는 제 2 DLTC 로서, 상기 제 2 DLTC 는 상기 S2 가 전파하는 제 2 지연 라인을 포함하는, 상기 제 2 DLTC 를 포함하고,
상기 지연 엘리먼트는 인버터이며,
상기 제 1 지연 라인은 인버터들의 지연 라인이고, 상기 제 2 지연 라인은 인버터들의 지연 라인인, 시간-디지털 변환 회로.
입력 신호 S0를 수신하고 상기 입력 신호의 제 1 시간-시프트된 버전 (S1) 을 출력하며, 상기 입력 신호의 제 2 시간-시프트된 버전 (S2) 을 출력하는 프랙셔널-지연 (fractional-delay) 엘리먼트 회로로서, 상기 S2는 지연 엘리먼트를 통한 전파 지연의 고정된 프랙셔널 양만큼 상기 S1 에 대해 시간-시프트되는, 상기 프랙셔널-지연 엘리먼트 회로;
상기 S1 을 수신하는 제 1 지연 라인 시간스탬프 회로 (DLTC) 로서, 상기 제 1 DLTC 는 상기 S1 이 전파하는 제 1 지연 라인을 포함하는, 상기 제 1 지연 라인 시간스탬프 회로; 및
상기 S2 를 수신하는 제 2 DLTC 로서, 상기 제 2 DLTC 는 상기 S2 가 전파하는 제 2 지연 라인을 포함하는, 상기 제 2 DLTC 를 포함하고,
상기 프랙셔널-지연 엘리먼트 회로는,
상기 입력 신호 S0 를 수신하고 상기 S1 을 출력하는 제 1 전파 지연 회로;
상기 입력 신호 S0 를 수신하고 상기 S2 를 출력하는 제 2 전파 지연 회로로서, 상기 제 2 전파 지연 회로는 전파 지연이 프로그래밍가능한 지연 엘리먼트를 포함하는, 상기 제 2 전파 지연 회로; 및
상기 프로그래밍가능한 지연 엘리먼트를 제어하는 시간 차이 등화 회로를 포함하는, 시간-디지털 변환 회로.
제 3 항에 있어서,
상기 프랙셔널-지연 엘리먼트 회로는, 제 1 노드 상의 신호의 에지와 제 2 노드 상의 신호의 에지 사이의 제 1 시간 차이를 검출하고,
상기 프랙셔널-지연 엘리먼트 회로는, 상기 제 2 노드 상의 신호의 에지와 제 3 노드 상의 신호의 에지 사이의 제 2 시간 차이를 검출하며,
상기 프랙셔널-지연 엘리먼트 회로는, 상기 제 1 시간 차이 및 상기 제 2 시간 차이가 동일하게 하는, 시간-디지털 변환 회로.
제 4 항에 있어서,
상기 제 1 노드는 상기 제 1 전파 지연 회로의 노드이고,
상기 제 2 노드는 상기 제 2 전파 지연 회로의 노드이며,
상기 제 3 노드는 상기 제 1 전파 지연 회로의 노드인, 시간-디지털 변환 회로.
제 3 항에 있어서,
상기 프로그래밍가능한 지연 엘리먼트는 프로그래밍가능한 부하를 갖는 로직 엘리먼트를 포함하며,
상기 프로그래밍가능한 지연 엘리먼트는, 상기 프로그래밍가능한 부하의 크기를 결정하는 멀티-비트 디지털 값을 수신하는, 시간-디지털 변환 회로.
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(a) 제 1 지연 라인 시간스탬프 회로 (DLTC) 의 제 1 입력 노드 상으로 제 1 신호를 공급하는 단계로서, 상기 제 1 DLTC 는 지연 엘리먼트들의 지연 라인을 포함하는, 상기 제 1 신호를 공급하는 단계;
(b) 상기 제 1 DLTC 의 제 2 입력 노드 상으로 레퍼런스 신호를 공급하는 단계;
(c) 제 2 DLTC 의 제 1 입력 노드 상으로 제 2 신호를 공급하는 단계로서, 상기 제 2 DLTC 는 지연 엘리먼트들의 지연 라인을 포함하는, 상기 제 2 신호를 공급하는 단계;
(d) 상기 제 2 DLTC 의 제 2 입력 노드 상으로 상기 레퍼런스 신호를 공급하는 단계; 및
(e) 상기 제 2 신호가 상기 제 1 신호의 시간-시프트된 복제물 (facsimile) 이고, 상기 제 2 신호가 지연 엘리먼트를 통한 전파 지연의 고정된 프렉션만큼 상기 제 1 신호에 대해 시간-시프트되도록 상기 제 2 신호에 대해 상기 제 1 신호를 제어하는 단계를 포함하는, 시간-디지털 변환 방법.
제 11 항에 있어서,
상기 제 1 DLTC 의 지연 라인의 지연 엘리먼트들은 인버터들이고,
상기 제 2 DLTC 의 지연 라인의 지연 엘리먼트들은 인버터들이며,
상기 단계 (e) 에서의 상기 지연 엘리먼트를 통한 전파 지연은 인버터를 통한 전파 지연인, 시간-디지털 변환 방법.
제 11 항에 있어서,
상기 단계 (e) 는, 제 2 로직 엘리먼트를 통한 전파 지연이 제 1 로직 엘리먼트를 통한 전파 지연보다 1.5 배 더 길도록 상기 제 2 로직 엘리먼트 상의 부하를 제어하는 단계를 포함하며,
상기 제 1 로직 엘리먼트 및 상기 제 2 로직 엘리먼트는 동일한 구조인, 시간-디지털 변환 방법.
제 11 항에 있어서,
상기 단계 (e) 는, 제 1 신호 에지가 제 1 인버터를 퇴장하는 제 1 시간과 제 2 신호 에지가 제 2 인버터를 퇴장하는 제 2 시간 사이의 제 1 시간 차이를 나타내는 제 1 시간 차이 신호를 생성하는 단계를 포함하고,
상기 단계 (e) 는, 제 3 신호 에지가 제 3 인버터를 퇴장하는 제 3 시간과 상기 제 2 시간 사이의 제 2 시간 차이를 나타내는 제 2 시간 차이 신호를 생성하는 단계를 포함하며,
상기 제 2 인버터의 출력 리드에 프로그래밍가능한 부하가 커플링되고, 상기 단계 (e) 의 제어하는 단계는 상기 프로그래밍가능한 부하를 제어하는 단계를 포함하는, 시간-디지털 변환 방법.
제 14 항에 있어서,
상기 단계 (e) 는, 상기 제 1 시간 차이 신호가 상기 제 2 시간 차이 신호보다 더 큰지를 판정하는 단계를 더 포함하는, 시간-디지털 변환 방법.
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전파지연이 프로그래밍가능한 지연 엘리먼트를 사용하여, 제 2 신호를 생성하는 단계로서, 상기 제 2 신호는 제 1 신호의 시간-시프트된 복제물이고, 상기 제 2 신호는 상기 제 1 신호에 대한 시간-시프트를 갖는, 상기 제 2 신호를 생성하는 단계;
제 1 시간-디지털 변환기 (TDC) 를 사용하여, 상기 제 1 신호의 에지와 레퍼런스 신호의 에지 사이의 시간을 나타내는 제 1 시간스탬프를 생성하는 단계; 및
제 2 TDC 를 사용하여, 상기 제 2 신호의 에지와 상기 레퍼런스 신호의 에지 사이의 시간을 나타내는 제 2 시간스탬프를 생성하는 단계를 포함하며,
상기 시간-시프트는 인버터를 통한 전파 지연보다 작은 크기를 갖고, 상기 제 1 시간스탬프 및 상기 제 2 시간스탬프는 동시에 생성되는, 시간-디지털 변환 방법.
제 19 항에 있어서,
상기 제 1 시간스탬프 및 상기 제 2 시간스탬프를 결합하여, 전체 시간스탬프를 생성하는 단계를 더 포함하며,
상기 전체 시간스탬프는, 상기 제 1 시간스탬프의 레졸루션보다 더 정밀하고 상기 제 2 시간스탬프의 레졸루션보다 더 정밀한 레졸루션을 갖는, 시간-디지털 변환 방법.
제 1 시간스탬프 레졸루션을 갖는 제 1 지연 라인 시간스탬프 회로 (DLTC);
상기 제 1 시간스탬프 레졸루션과 동일한 제 2 시간스탬프 레졸루션을 갖는 제 2 DLTC 로서, 상기 제 1 DLTC 및 상기 제 2 DLTC 는, 레퍼런스 클록 신호의 에지에 응답하여 동시에 제 1 시간스탬프 및 제 2 시간스탬프를 생성하는, 상기 제 2 DLTC; 및
상기 제 1 시간스탬프 및 상기 제 2 시간스탬프가 함께 전체 시간스탬프를 형성하도록, 상기 제 1 DLTC 에 제 1 신호를 공급하고 상기 제 2 DLTC 에 제 2 신호를 공급하는 수단을 포함하며,
상기 전체 시간스탬프는 상기 제 1 시간스탬프 레졸루션 또는 상기 제 2 시간스탬프 레졸루션 중 어느 하나보다 더 정밀한 시간스탬프 레졸루션을 갖는, 시간-디지털 변환 회로.
제 21 항에 있어서,
상기 회로는, 상기 제 1 신호 및 상기 제 2 신호를 생성하는데 사용되는 입력 신호를 수신하며,
상기 전체 시간스탬프는, 상기 입력 신호의 에지와 상기 레퍼런스 클록 신호의 에지 사이의 지연을 나타내는 디지털 값인, 시간-디지털 변환 회로.
제 22 항에 있어서,
상기 회로는, 이동 통신 디바이스의 수신기의 일부인, 시간-디지털 변환 회로.