TW201001927A - High resolution time-to-digital converter - Google Patents

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201001927 六、發明說明： 【發明所屬之技術領域】 所揭示之實施例係關於時間數位轉換器（TDC)。 【先前技術】 時間數位轉換器（TDC)為產生數位輸出值（有時被稱為時 間戳記）之電路。時間戳記表示第一信號之邊緣與另一信 號之邊緣之間所經過的時間。TDC具有若干用途，包括在 鎖相迴路（PLL)中之用途。

圖1(先前技術）為TDC PLL i之高度簡化的概念方塊圖。 TDC PLL 1包括輸出多位元數位調諧字流之迴路濾波器2。 數位控制振盈器（DCO)3接收數位調諧字，並輸出對應的信 號DCO_OUT，其頻率由該數位調諧字確定。dc〇 out可 (例如）具有在三至四GHz範圍内的頻率。累加器4使 DCO_OUT之每一週期遞增，且該累加器之值盥 信號腳同步鎖存至鎖存㈣。參考相位累'加器;遞增； 輸入導線7上之值。參考相位累加器6與參考時脈信號卿 同步遞增。經由線8將累加器6中所累加之值供應至減法器 9。加法器H)之輸出經由線U供應至減法器9。減法器％亦 稱為相位㈣器）將線U上之值自線8上之值減去，並在線 上以數位字之形式將所得差值供應至迴路渡波 累加器6所遞增之輸入導線7上的值為線13上之整數頻率 控制部分與線14上之分费邦八^j 上之刀數。p刀的總和。該分數部分隨時間 過去而由Δ_Σ調變器15改變。線”上之值為鎖存器5所輸出 之整數部分以及線16上之分數部分的總和。時間數位轉換 138945.doc 201001927 器17產生數位輪出時間戳記，其表示信號dc〇—〇u丁之邊 緣與參考時脈信號REF之邊緣之間的時差。此實例中之信 號REF具有ϋ定但顯著低於DC〇—〇υτ的頻率。^所 輸出之時間戳記由標準化電路18標準化，以產生線16上的 分數部分。 圖2(先前技術）為TDC 17之簡化圖。TDC 17包括反相器 至之^遲線，以及一組相關聯的正反器24至28。 DCO—OUTt號之波前沿反相器之延遲線向下傳播，且當 參考時脈信號REF之上升沿出現時，該延遲線中之信號的 狀〜、被並行汁打至正反器24至28中。該等正反器將此處稱 為時間戳3己"之多位元數位字輸出至線29上。 圖V先前技術）為說明TDC 17之操作的簡化波形圖。在 延遲線内捕獲—低脈衝，且該低脈衝經由該延遲線傳播。 及零之列30表示延遲線之各個節點上的值。當 DCO—OUT低脈衝到達圖3巾所說明之延遲線巾的位置時， 信號REF自低轉變至高。DCC)—〇υτ之低脈衝之結尾的低至 高邊緣的時間與REF之低至高轉變的時間之間所過去的時 間量被識別為時間PD ^ Dc〇—〇υτ信號保持低（半循環時 間）之持續時間被識別為時間HpER ^若延遲線之反相器具 有車义小傳播時間（反相器為"快,，），則延遲線之節點上之信 號的狀態可如箭頭30所指示般表現。PD近似等於七個反相 斋傳播延遲’且HPER近似等於八個反相器傳播延遲。此 處之值PD#曰不DC0—〇υτ之低至高邊緣與ref之低至高邊 緣之間的日^間延遲。時間量測值之單位為反相器傳播延 138945.doc 201001927 遲。TDC PLL使用此相位資訊來使TDC PLL保持鎖定。 然而，若延遲線之反相器具有較大傳播時間（反相器為 ”慢"），則延遲線之節點上之信號的狀態可能如箭頭3丨所 指示般表現。指示DCO—OUT之低至高邊緣與REF之低至高 邊緣之間的持續時間的值PD並非為七，而是值ρ〇為四。 類似地，值HPER並非為八，而是值11托尺為四。希望如自 TDC輸出之時間戳記被標準化，以使得其較少依賴於延遲 線之反相器之傳播速度變化。

圖4(先前技術）為圖丨之標準化電路18的簡化電路圖。標 準化電路18接收自TDC 17輸出之未經標準化的時間戳記值 PD，使用乘法器38來對其進行標準化，並將經標準化之時 間戳記值PDN輸出至線16上。標準化電路18使用自tdc 17 輸出之HPER值來執行該標準化。在線32上將四位元值 HPER供應至累加器33。累加器33在慢得多的參考時脈 CKR之每-上升邊緣上遞增值HpER。因此，純刪汉較 小，則累加器33將需用累加器33之較多遞增以溢位且在線 34上輸出溢位信號 純HpER較大，則將需用累 加器33之相對較少的遞增來使溢位條件發生。累加器_ 〜之-人數由计數器35記錄。當溢位條件發生時，線^上之 溢位信號轉變為高，且致使鎖存器爛存來自計數器批 计數值。因此，若HPER較小，則所捕獲之計數值將較 大，^HPER較大，則所捕獲之計數值將較小。計數值 ㈣由線37供應至乘法器38。若刪r較小則 將較小’但乘法器38將使此較小pD值乘以較大的 138945.doc 201001927 PER’^輸出經標準化的刚。類似地，若Η酸 車乂大貝j PD亦將較大，但A pE>n α 較小AVE—PER ’從而輪出經標準化的刚。 諸如圖1至圖4之TDC PLL 1之PLL可用於許多應用中， U㈣電接收器中及無線電傳輸器令。需要tdc pLL之 效能之改良。 【發明内容】 新穎的時間數位轉換器（TDC)所輸出之總時間戳記可具 有比TDC内之延遲線中之延遲元件的傳播延遲精細的時間 解析度纟實例中，分數延遲元件電路接收TDC輸入信 號，並自其產生第二信?虎，其為第一信號之時移複製物。 TDC輸入仏號可(例如)為全數位鎖相迴路中之數 位控制振盪器(DCO)輸出信號。豸第一信號供應至第一延 遲線時間戮記電路（DLTC)之輸人上，且將第二信號供應至 第二DLTC之輸人上。第—DLTC產生第—時間戳記，其指 示到達TDC之參考輸入信號REF之邊緣與第一信號之邊緣 之間的時間。第二DLTC產生第：時間戳記，其指示咖之 邊緣與第二信號之邊緣之間的時間。第—及第二時間戮記 經組合，且共同構成一高解析總TDC時間戳記，其具有比 第一時間戳記或第二時間戳記精細的解析度。在一應用 t ’藉由利用高解析TDC來減少PLl相位雜訊。 在一特定實例中’每一DLTC包括一反相器延遲線及一 組相關聯的正反器。該等正反器由參考信號ref計時，使 得該等正反器在信號REF之邊緣的時間處捕獲延遲線之各 138945.doc 201001927 個節點上之狀態。第二信號相對於第—信號而時移反相器 傳播延遲之-半。揭示新賴的時差等化電路、反饋迴路及 可程式化延遲元件’其產生第二信號，以使得第二信號相 對於第-信號之時移被控制，且保持為反相器延遲之一 半。 前述内容為發明内容，且因此必然含有細節之簡化、一 般化及省略；因此’熟習此項技術者將瞭解，發明内容僅 為說明性的’且無意以任何方式限制。本文所描述之裝置 及/或製程（如僅由申請專利範圍界定）之其他態樣、發明性 特徵及優勢將在本文所陳述之非限制性詳細描述中變得明 顯。 【實施方式】 圖5為根據一新穎態樣之一種特定類型之行動通信裝置 100之非常簡化的高階方塊圖。在此特定實例中，行動通 信裝置100為3G蜂巢式電話，其使用分碼多卫存取（CDMA) 蜂巢式電話通信協定。蜂巢式電話包括（包含未說明之若 干其他部分）天線1〇2及兩個積體電路1〇3及1〇4。積體電路 104被稱為"數位基頻積體電路，，或"基頻處理器積體電路"。 積體電路103為RF收發器積體電路。RF收發器積體電路 1 03被稱為”收發器"，因為其包括傳輸器及接收器。 圖6為RF收發器積體電路103之更詳細方塊圖。接收器包 括被稱為”接收鏈”之器件丨05及本機振盪器（L〇)丨〇6。當蜂 巢式電話正在接收時，在天線1〇2上接收高頻RF信號1〇7。 來自#號1 07之資訊經過雙工器1 〇8、匹配網路1 〇9 ,且萨 138945.doc 201001927 過接收鏈105。信號107由低雜訊放大器（LNA)n〇放大，且 頻率由混合器111降頻轉換。所得經降頻轉換之信號由基 頻濾波|§ 11 2濾波，且被傳送至數位基頻積體電路丨〇4。數 位基頻積體電路丨〇4中之類比數位轉換器丨丨3將信號轉換成 數位形式，且所得數位資訊由數位基頻積體電路1 04中之 數位電路處理。數位基頻積體電路1〇4藉由控制本機振盪 器106供應至混合器i丨丨之本機振盪器信號（L〇) }丨4的頻率來 調諧接收器。 若蜂巢式電話正在傳輸，則待傳輸之資訊由數位基頻積 體電路104中之數位類比轉換器115轉換成類比形式，且供 應至”傳輸鏈”116。基頻濾波器117濾出因數位類比轉換過 私而產生之雜訊。在本機振盪器丨丨9之控制下的混合器區 塊11 8接著將#號升頻轉換成高頻信號。驅動器放大器1 及外σ卩功率放大器【21放大該高頻信號以驅動天線丨〇2，以 使得高頻RF信號122自天線1 〇2傳輸。 圖7為本機振盪器106之更詳細的圖。本機振盪器1〇6包 括參考時脈信號源123及分數N鎖相迴路（PLL) 124。在本實 例中，參考時脈信號源123為至外部晶體振盪器模組之連 接。在此情況下，參考源123可（例如）為信號導體。或者， 參考時脈信號源123為安置於RF收發器積體電路1〇2上之振 盪益，其中晶體在積體電路102外部，但經由積體電路丨〇2 之端子附接至振盪器。 PLL 124為時間數位（TDC)全數位鎖相迴路（ADpLL)。 PLL 124包括迴路濾波器200,其輸出數位調諧字流。數位 138945.doc 10· 201001927 控制振盈器（DC〇)加接收數位調諸字，並輸出對應的信號 DCO—OUT，其頻率由該數位調諧字確定。dc〇_⑻丁可（例 具有在4 GHz範圍内的頻率。累加器2〇2使dc〇—〇ut之 每-週期遞增’且累加器之值與參考時脈信號refi同步 鎖存至鎖存器203中。參考相位累加器咖與參考時脈信號 REF1同步遞增其輸入導線2〇5上之值 累加器204中所累 加之值經由線219供應至減法器鳩。加法器撕之輸出經 由線208供應至減法器寫。減法器寫（其亦稱為相位制 器)〜將線208上之值自線219上之值減去，並在線2〇9上以數 位字之形式將所得差值供應至迴路濾波器200。 累加器204所遞增之輸入導線2〇5上的值為線21〇上之整 數頻率控制部分與線211上之分數部分的總和。該分數部 分隨時間過去而由Μ調變器212改變。線2〇8上之值為鎖 存器203所輸出之整數部分以及線213上之分數部分的總 矛新穎的時間數位轉換器2 14在到達標準化電路2 16之線 215上產生高解析數位輸出時間戳記。每一高解析時間戳 »己表不仏號DC〇—〇υτ之邊緣與參彳時脈信號之邊緣之 間所過去的時差。此實例中之信號咖具有固定但顯著低 於DCO—OUT的頻率。REF可（例如）為1〇〇 MHz信號而 DCO—OUT可在自3〇至44 GHz^範圍内。標準化電路 在線213上輸出經標準化之時間戳記值。所輸出之 時間戮記由標準化電路216標準化，以產生線213上之分數 部分。由DCO 201輸出之DC〇—〇υτ信號由固定除法器21? 劃刀（例如，除以4)，以產生輸出導線21 8上之本機振盪器 I38945.doc 201001927 輸出信號LO。 圖8為自參考時脈信號REF產生參考時脈信號rEF丨之重 定時電路的圖。該電路使REF與DCO—OUT信號同步。

圖9為包含反相器301至305之第一延遲線、反相器3〇6至 3 1 0之第二延遲線以及一組相關聯的差動輸入正反器3丨丨至 3 1 5的差動延遲線時間戳記電路（DLTC) 3〇〇的圖。使信號 OCO—OUT沿第一延遲線向下傳播，且使其反向dc〇_〇ut 第一延遲線向下傳播。延遲線之對應節點上的信號 DCO—OUT及DCO_〇UTB大體上同時轉變邏輯位準。由參 考時脈彳§號REF計時之正反器3丨丨至3丨5在信號REF自低至 高轉變時捕獲各個節點N1至奶及N1B至N5上之信號的狀 I、。數位值D 1至D4構成一多位元時間戳記pD以及一多位 凡值HPER。HPER指示则_〇υτ之半週期的持續時 間0 圖10為說明圖9之DLTC 300的操作的波形圖。上部兩個 波形說明第一時間時第—延遲線之節點上的值。接下來兩 固波形說明第一 g寺間時第一延遲線之節點上的值。注意， ^波形已自左向右傳播了兩個反相器之距離。在第二時間 二：考時脈信號仍處於數位邏輯低。下部兩個波形說明 > :脈信號咖自低轉換至高時的第三時間時第一延遲 點上的值°》主意，信號DC〇-〇UT之下半週期在延 灸者^被捕獲到低脈衝之結尾處的低至高轉變3犯 參考時脈REF在第二日卑戸弓結m * 一士 反器叫至315‘7 時已傳播至節謂。正 领獲弟一時間時節點上的值。最初四個連續 138945.doc 12 201001927 咼值指示DC O—OUT之低至高邊緣316與REF之低至高邊緣 3 1 7之間的時間。值四（PD)以反相器傳播延遲為單位，六 個連續低值之串指示邊緣318與316之間DCO一OUT之半週 期的持續時間。值六（HPER)以反相器傳播延遲為單位。 圖11為說明對於相同的DCO_OUT與REF相比之時差而言 PD及HPER之值可如何隨著一反相器傳播延遲而改變。若 圖9之DLTC 300之延遲線的反相器具有較小傳播時間（反相 器為"快"）’則延遲線之節點上之信號的狀態可如箭頭319 所指示般表現。PD近似等於四個反相器傳播延遲，且 HPER近似等於六個反相器傳播延遲。然而，若延遲線之 反相器具有較大傳播時間（反相器為”慢”），則延遲線之節 點上之信號的狀態可如由箭頭32〇所指示般表現。值pD並 非為四’而是PD之值為三 。HPER之值並非為六，而是 HPER之值為四。該等PD值可由標準化電路（諸如圖4之標 準化電路18)標準化。可將DLTC 3〇〇或類似電路用作圖了之 TDC 214。 圖12為說明TDC之總相位雜訊4〇〇對該雜訊之各種促成 因素（諸如TDC雜訊401、 相位偵測器雜訊、DCO雜訊及其

138945.doc * 13 - 201001927 遲兀件為反相n，則對於可使得DLTC 3〇〇之延遲線的反相 器變快的程度而言存在實際限制。然而，可能希望將tdc 量化雜訊降低至低於此位準。因此，根據―新穎態樣，使 用新穎的TDC 214。 圖13為新穎丁0€214的圖。新穎丁1)(：：214包括分數延遲 元件電路500、第一延遲線時間戳記電路（DLTC) 5〇1及第二 DLTC 502。分數延遲元件電路5〇〇接收輸入信號 (DCO—OUT在此處亦表示為s〇)，並輸出輸入信號之第一時 移版本si及輸入信號之第二時移版本S2。將第一時移版本 si供應至第一DLTC 501之第一輸入節點5〇3上。將第二時 移版本S2供應至第一DLTC 5〇2之第二輸入節點5〇4上。節 點5〇4上之第二時移版本S2相對於節點5〇3上之第一時移版 本si時移了兩個DLTC 501及502之延遲線之延遲元件之傳 播延遲的一半。在此實例中，兩個DLTC 5〇1及5〇2之延遲 線之延遲7G件為反相器，且信號s丨與S2之間的時移量為反 相器傳播延遲的一半。 分數延遲7C件電路500包括第一傳播延遲電路，其在輸 入導線505上接收輸入信號⑴c〇—〇UT)，且將第—時移版 本S1輸出至節點503上。分數延遲元件電路5〇〇亦包括第二 傳播延遲電路，其在輸入導線5〇5上接收輸入信號 (DCO—OUT)，且將第—時移版本S2輸出至節點5〇4上。分 數延遲元件電路500亦包括時差等化電路5〇6，其控制第一 傳播延遲電路内之可程式化延遲元件5〇8，以維持信號W 與S2之間的所需時移關係。如圖13中所指示，第— 138945.doc 14 201001927 501及第二DLTC 502由輸入導線507上所接收到之同一參考 時脈信號REF計時。自第一DLTC 501輸出之時間戳記與自 第二DLTC 5 02輸出至輸出線21 5上之時間戳記組合，以形 成解析度高於DLTC 501或DLTC 502的總TDC時間戳記。

圖14為說明圖13之電路的一部分的簡化圖。信號 DCO—OUT被接收至輸入導線505上’且反向信號 DCO—OUTB被接收至輸入導線509上。輸入導線505上之信 號DCO_OUT與節點A上之信號之間存在一個反相器傳播延 遲。輸入導線509上之信號DCO_OUTB與節點C上之信號之 間存在兩個反相器傳播延遲。DCO_〇UT及DCO_〇UTB大 體上同時轉變。 圖1 5 s兒明節點A及C上之兩個信號，且指示節點a上之信 號之低至高上升邊緣與節點C上之信號之低至高上升邊緣 之間存在一個反相器傳播延遲。為了以與第一時移信號si 成適當關係的方式將第二時移信號82供應至圖丨3中之節點 5〇4上，希望圖I4申之節點B上的信號在節點八上之信號的 轉變時間與節點C上之信號的轉變時間之間的正中及時轉 變。圖14之可程式化延遲元件5〇8將被控制，使得節點b上 之破在此時轉變。 圖16為說明圖13之時差等化電路5〇6如何控制可程式化 =遲το件508的簡化圖。第—電路議產生—輸出信號，其 1值指示節點A上之信號之上升邊緣肖節點B上之 對應上升邊緣之間的第—時差⑽卜第二電路6Q2產^輸 幻吕號’其量值指示節點B上之信號之上升邊緣與節紅 138945.doc •15· 201001927 上之信號之對應上升邊緣之間的第二時差6〇3。該電路之 其餘部分包括反饋迴路，其操作以控制可程式化延遲元件 5(^，使得兩個電路6〇〇及6〇2之輸出隨時間過去而大體上 等月確而。，比較态604經耦合以接收自電路6〇〇及 6〇2輸出之信號，使得若第一時差601大於第二時差6〇3， 則比較器之輸出為數位高。若第一時差6〇1小於第二時差 6〇3，則比較器6〇4輸出數位邏輯低。比較器咖之輸出由 計數器6G5平滑化。比較㈣4之數位輸出為供應至計數器 6〇5之遞增/遞減輸人控制導線上的數位值，且使得該計數 器在諸如REF之參考時脈之上升邊緣上各自遞增或遞減。 P/DNB 0己號中之”B”指不向下，,條，，，亦即若uwdnb輸 入導線上之信號為數位邏輯低，則控制該計數器遞減計 數。對計數器605進行計時之信號REF具有固定頻率（在自 近U10 MHz至1〇〇 MHz之範圍内），且僅允許信號REF在節 點C上之信號轉變為高之後不久轉變為高，且對計數器 進行計時。將計數器6G5之四位元輸出供應為—控制字， 以控制可程式化延遲元件5〇8。此封閉反饋控制迴路之操 作使第一時差601大體上等於第二時差6〇3。 圖17為可實現電路6〇〇(及電路6〇2)之一種方式的電路 圖。圖18說明電路600之操作。當節點八及8上之兩個輸入 信號均為低時，電晶體…及吸斷開。電容器口及口上所 形成之任何電荷因此經由電阻及R2排出。接下來，當 節點A上之仏唬變尚時，電晶體Q2接通’且電晶體Q4斷 開。因為節點NODE係由導電電晶體q3接地，所以電容器 138945.doc 16 201001927 C2由自電容器C2穿過Q2且穿過Q3至接地的電流路徑充 電。此情形致使節點0UT上之電壓減小。節點a&b上之 信號之此狀態的持續時間確定發生多少充電，且節點〇υτ 上之電壓變為多低。接下來，當節點3上之信號變高時， 電晶體Q1接通，且電晶體q3斷開。因為電晶體⑴及…兩 者均斷開，所以節點N0DE不再柄合至接地。此情況以圖 18中之符號”Z"表示。電容器C1&C2上之電荷將大體上平

衡，且經由其相應的電阻幻及！^放電。因此，輸出節點 OUT上之電壓（平均電壓）之量值指示節點a上之信號之上 升邊緣與節點B上之信號之上升邊緣之間之時差的持續時 間。充電狀態對放電狀態之持續時間愈長，節點〇υτ上之 電壓便愈低。 圖19為實現圖13之可程式化延遲元件5〇8的一種方式的 圖。經由共同反才目器之傳播延遲至少纟某種程度上視其輸 出導線上之負載而定。將圖16之計數器6〇5所輸出之四位 元控制字供應至_6上，以使得線_上之數位值的量值 確定互補金屬氧化物半導體（CM〇s)反相器6〇7及6⑽上之 電容負載的量值。 圖2〇為新穎方法700的流程圖。使用（步驟7〇1)可編程延 遲7L件來產生作為第一信號之時移複製才勿的第二信號。在 只例中第一與第二信號之對應邊緣之間的時移量為經 由反相器之傳播延遲的-半。使用(步驟702)第—延遲線： 間戳記電路（DLTC)來產生第一時間㈣己，其指示參考信號 之邊緣與第一信號之邊緣之間的時間。在一實例甲，此第 138945.doc 201001927 一 DLTC為圖13之DLTC501。使用（步驟_第二延遲線時 間戳記電路（DLTC)來產生第二時間戮記，其指示參考_ 之邊緣與第二信號之邊緣之間的時間。在-實例中，此第° 二DLTC為圖13之DLTC 502。έ日八仏咖 組合（步驟704)第一與第二時 間戮記以產生總時間戮記，其具有比第一時間戮記或第_ 時間戮§己精細的解析度。在圖13之實例中，第一時間Μ 2多位元數位值刚、D[2]、D[4]等，而第二時間戮記為 夕位元數位值叩]、叩]、〇[5]等。總較精細解析時間戳 記為多位元數位值D[0]、D⑴、d[2]、d[3],

等。 J 在一或多個例示性實施例令，可在硬體、軟體、物體或 =-組合中實施所描述之功能。若在軟體中實施，則該 一 1可儲存於電腦可讀媒體上或作為電腦可讀媒體上之 令或代碼而傳輸。電腦可讀媒體包括電腦储存 媒體及通㈣體兩者’該通信媒體包括促進電腦程式自一 Z位置至另-位置之傳遞的任何媒體。儲存媒體可為可由 子取之任何可用媒體。作為實例而非限制，此電腦可 二 H “ΚΑΜ'RGM、EEPRQM、cd_rqm 或其他光 #八出二磁碟儲存器或其他磁性儲存裝置，或可用於以 二£、貝料結構之形式携載或儲存所需程式代碼且可由電 子取的任何其他媒體。又，任何連接均可 電腦可讀拔駚 i,, ® 貝媒體。舉例而言，若軟體使用同轴電 纔、雙絞線、數位用戶線（DSL)或諸如紅外線、 微波之盔绩姑化&加 …、跟冤及 …線技術自網站、词服器或其他遠程來源傳輸，則 i38945.doc • 18- 201001927 D S L或諸如紅外線、無 該同軸電纜、光纖電纜、雙絞線 線電及微波之無線技術包括於媒體之定義中。如本文所使 用，磁碟及光碟包括緊密光碟（CD)、雷射光碟、光學碟 片數位多功能光碟⑴VD)、軟性磁碟及光碟’其 中磁碟通常以磁性方式再現資料，而光碟用雷射以光學方 式再現貝料。上述各項之組合亦應包括於電腦可讀媒體之 範疇内。 儘官上文出於教學目的描述某些特定實施例，但本專利 文獻之教示具有—般適用性，且不限於上文所描述的特定 實施例。上文所描述之積分器電路、比較器、遞增/遞減 計數器及可程式化延遲元件電路僅被陳述為可如何實施分 數延遲元件電路之-實例。分數延遲元件電路產生三個或 一個以上時移L號且存在三個或三個以上對應见TC的實 施例係可能的。可以各種不同方式來編碼時間戮記值。 DLTC之延遲線内的延遲元件無需為反相胃，而是可為另 -類型之電路元件’包括無源元件，且可使第一與第二信 號之間的時移量為經由此另_類型之延遲元件之傳播延遲 的分數。因此，可在不脫離下文所陳述之中請專利範圍之 範疇的情況下，實踐所描述之特定實施例之各種特徵的各 種修改、適應及組合。 【圖式簡單說明】 圖1 (先前技術）為習知分數N時間數位轉換器（TDC)鎖相 迴路（PLL)的簡化方塊圖。 圖2(先則技術）為一種類型之習知延遲線時間戳記時間 138945.doc -19· 201001927 數位轉換器（TDC)的圖。 圖3(先前技術）為說明圖2之tdc之睥門激β认山 崎間戳記輸出可如何 改變的圖。 圖4(先前技術）為用於標準化TDC時間戮記之習知標準化 電路的圖。 圖5為根據一新穎態樣之一種特定類型之行動通信裝置 1 00的非常簡化之高階方塊圖。 r, 圖6為圖2之RF收發器積體電路103的更詳細方塊圖。 '圖7為圖6之本機振盪器1〇6的更詳細方塊圖。 圖8為圖7之本機振盪器中所使用之重定時電路的圖。 圖9為延遲線時間戳記電路（DLTC)的圖。 圖10為說明圖9之DLTC之操作的圖。 圖11為說明圖9之DLTC所輸出之時間戳記值可如何由於 反相器傳播延遲之改變而改變的圖。 圖12為說明TDC量化雜訊可如何為總PLL相位雜訊之較 大促成因素的曲線圖。 圖13為圖7之本機振盪器1〇6之新穎高解析時間數位轉換 器（TDC)214的電路圖。 圖丨4為說明圖I3之TDC之一部分的簡化圖。 圊15為說明圖14之電路之節點A、B及C上之信號之間的 時移的波形圖。 圖16為圖13之新穎高解析TDC之反饋控制迴路的圖。 圖17為實現圖13之電路600及602之一種方式的圖。 圖18為說明圖π之電路600之操作的圖》 138945.doc -20- 201001927 圖19為實現圖13之新穎高解析TDC之可程式化延遲元件 508之一種方式的電路圖。 圖2〇為根據一新穎態樣之方法7〇0的流程圖。 【主要元件符號說明】 時間數位轉換器鎖相迴路 2 迴路濾波器 3 數位控制振盪器 4 累加器 5 鎖存器 6 參考相位累加器 7 輸入導線 8 線 9 減法器 10 加法器 11 線 12 線 13 線 14 線 15 △ -Σ調變器 16 線 17 時間數位轉換器 18 標準化電路 19 〜23 24〜28 反相器 正反器 138945.doc 201001927 f

L 29 線 30 箭頭 31 箭頭 32 線 33 累加器 34 線 35 計數器 36 鎖存器 37 線 38 乘法器 100 行動通信裝置 102 天線 103 積體電路 104 積體電路 105 接收鏈 106 本機振盪器 107 高頻RF信號 108 雙工器 109 匹配網路 110 低雜訊放大器 111 混合器 112 基頻滤波裔 113 類比數位轉換 114 本機振盪器信 138945.doc -22- 201001927 i 115 數位類比轉換器 116 傳輸鏈 117 基頻濾波器 118 混合器區塊 119 本機振盪器 120 驅動器放大器 121 外部功率放大器 122 高頻RF信號 123 參考時脈信號源 124 分數N鎖相迴路 200 迴路濾波器 201 數位控制振盪器 202 累加器 203 鎖存器 204 累加器 205 輸入導線 206 減法器 207 加法器 208 線 209 線 210 線 211 線 212 Δ-Σ調變器 213 線 138945.doc -23- 201001927

214 時間數位轉換器 215 線 216 標準化電路 217 固定除法器 218 輸出導線 219 線 300 差動延遲線時間戳記電路 301〜305 反相器 306〜310 反相器 3 11〜315 差動輸入正反器 316 低至高邊緣 317 低至高邊緣 318 邊緣 319 箭頭 320 箭頭 400 總相位雜訊 401 TDC雜訊 500 分數延遲元件電路 501 第一延遲線時間戳記電路 502 第二延遲線時間戳記電路 503 第一輸入節點 504 弟-一輸入師點 5 05 輸入導線 506 時差等化電路 138945.doc -24- 201001927 507 輸入導線 508 可程式化延遲元件 509 輸入導線 600 第一電路 601 第一時差 602 第二電路 603 第二時差 604 比較器 605 計數器 606 線 607 互補金屬氧化物半導體反相器 608 互補金屬氧化物半導體反相器 A 節點 AVE_PER 計數值 B 節點 C 節點 Cl 電容器 C2 電容器 D1 〜D4 數位值 DCO_OUT 信號 DCO_OUTB 信號 HPER 多位元值 NODE 節點 PD 多位元時間戳記 138945.doc -25- 201001927 PDN 經標準化之時間戳記值 Q1 〜Q4 電晶體 R1 電阻 R2 電阻 REF 參考時脈信號 REF1 參考時脈信號 ' SO 輸入信號 SI 輸入信號之第一時移版本 f ' S2 輸入信號之第二時移版本 OUT 節點 138945.doc -26-

Claims (1)

1. 201001927 七、申請專利範圍： 1. 一種電路，其包含： 一分數延遲元件電路，其接收一輸入信號S〇，且輸出 該輸入信號之一第一時移版本（S1)，且輸出該輸入信號 之一第二時移版本（S2)，其中S2相對於s 1時移達經由一 延遲元件之一傳播延遲之一固定分數量；

   Ο 一第一延遲線時間戳記電路（DLTC)，其接收S !，其中 邊第一 DLTC包括S 1經由其傳播之一第一延遲線；及 一第二DLTC，其接收S2，其中該第二DLTC包括S2經 由其傳播之一第二延遲線。 2. 如請求項1之電路，其中該延遲元件為一反相器，其中 該第一延遲線為一反相器延遲線’且其中該第二延遲線 為一反相器延遲線。 3. 如請求項1之電路，其中該分數延遲元件電路包括： 一第—傳播延遲電路，其接收該輸入信號so且輸 si ； —弟二傳播延遲電路，其接收該輸入信號s〇且輸出 S2，其中該第二傳播延遲電路包括一可程式化 件；及 兀 —時差等化電路，其控制該可程式化延遲元件。 ::青求項3之電路’其中該分數延遲元件電路偵測—第 一節點上之一信號之一邊緣與一第二 一、喜这 即點上之—信號之 、、之間之一第一時差，其中該分數遲 、、目丨丨·^结 双 < 避几件電路偵 "第二節點上之該信號之該邊緣與—第三節點上之、 138945.doc 201001927 信號之一邊緣之間之一第二時差，且其中該分數延遲元 件電路使該第—時差與該第二時差大體上相等。 5· 士明求項4之電路，其中該第一節點為該第一傳播延遲 電路之節點’其中該第二節點為該第二傳播延遲電路 之一節點，且其中該第三節點為該第一傳播延遲電路之 一節點。 6. 如請求項3之電路，其中該可程式化延遲元件包括一具 有可私式化負載之邏輯元件’且其中該可程式化延遲 元件接收一多位元數位值，其確定該可程式化負載之一 量值。 7. 如請求項1之電路，其中該分數延遲元件電路包括一反 饋迴路。 8. 如請求項1之電路，其中該固定分數量為一半。 9. 如清求項1之電路，其中該第一dlTC及該第二DLTC為單 端型延遲線時間戳記電路。 10. 如凊求項1之電路，其中該第一 DLTc及該第二DLTC為差 動延遲線時間戳記電路。 11· 一種方法，其包含： (a) 將一第一信號供應至一第一延遲線時間戳記電路 (DLTC)之一第一輸入節點上，其中該第一 dltC包括延 遲元件之一延遲線； (b) 將一參考信號供應至該第一 DLTC之一第二輸入 節點上； (c) 將一第二信號供應至一第二DLTC之一第一輸入 138945.doc 201001927 節點上’其中該第二DLTC包括延遲元件之一延遲線； (d)將該參考信號供應至該第二DLTC之一第二輸入 節點上；及 (e)相對於該第二信號而控制該第一信號，使得該第 二信號為該第一信號之一時移複製物，且使得該第二信 號相對於該第一信號時移達經由一延遲元件之一傳播延 遲之一固定分數。

   1 2.如請求項11之方法，其中該第一 DLTC之該延遲線之該等 延遲凡件為反相器，其中該第二DLTC之該延遲線之該等 延遲το件為反相器’且其中（e)中經由該延遲元件之該傳 播延遲為經由一反相器之一傳播延遲。 1 3.如印求項丨丨之方法，其中包括控制一第二邏輯元件上 之一負載，使得經由該第二邏輯元件之一傳播延遲之長 度為經由一第一邏輯元件之一傳播延遲之長度的一又二 刀之—倍，其中該第一邏輯元件及該第二邏輯元件為大 體上相同之結構。 14’如叫求項u之方法，其中⑷包括產生一第一時差信號 ”扎不當一第一信號邊緣退出一第一反相器時之一第 π門與§ —第二信號邊緣退出一第二反相器時之一第 時間之間之一第一時差，其中⑷包括產生一第二時差 號其指示該第二時間與當—第三信號邊緣退出一第 反相n時之—第三時間之U三時差，其中一月 式化負戴耦合至該第二反相器之一輸出導線，且其中 之5亥控制包括控制該可程式化負載。 138945.doc 201001927 定該第一時差信 15. 如請求項14之方法，其中（e)另外包括判 號是否大於該第二時差信號。 16. —種時間數位轉換器，其包含： -第-延遲線時間戳記電路(DLTC)，纟包含一第一延 遲線’其中該第-延遲線為_反相器串；及 V'

   -第二延遲線時間戳記電路（DLTC)，纟包含—第二延 遲線，其中該第二延遲線為一反相器串，其中該第— DLTC之該反相器串之該等反相器中之每—者及該第二 DLTC之該反相器串之該等反相器中之每_者具有一大體 亡相同的傳播延遲’其中該時間數位轉換器輸出一時間 戳兄八具有大體上小於該傳播延遲之一時間解析度。 17.如請求項16之時間數位轉換器’其另外包含 刀數延遲7L件電路，其將一第一信號供應至該第— DLTC之-輸人導線上，且將—第二信號供應至該第二 DLTC之一輸入導線上’其中該第二信號為該第一信號之 一時移複製物。 1 8.如咐求項17之時間數位轉換器，其中該分數延遲元件電 路包括一反饋迴路。 19. 一種方法，其包含： 使用 了程式化延遲元件來產生一第二信號，其中該 第一 “號為—第一信號之一時移複製物，其中該第二信 號相對於該第一信號具有一時移量； 使用一第—時間數位轉換器（TDC)來產生一第一時間 戳記，其指示該第一信號之一邊緣與一參考信號之—邊 138945.doc 201001927 緣之間的時間；及 使用一第二TDC來產生一第二時間戳記’其指示該第 二信號之一邊緣與該參考信號之該邊緣之間的時間，其 中該時移量具有一小於經由一反相器之一傳播延遲的量 值’且其中該第一時間戳記及該第二時間戳記係同時產 生。 20. 如請求項19之方法，其另外包含·· 組合該第一時間戳記與該第二時間戳記以產生一她時 (- 、 、間戳記，其中該總時間戳記具有一比該第一時間戳記之 一解析度精細且比該第二時間戳記之一解析度精細的解 析度。 21. —種電路，其包含： 一第一延遲線時間戳記電路（DLTC)，其具有一第一時 間戳記解析度； 一第二DLTC，其具有一與該第一時間戳記解析度相 ^ 同的第二時間戳記解析度，其中該第一 dltc及該第二 DLTC響應於-參考時脈信號之—邊緣*同時產生該第一 時間戳記及該第二時間戳記；及 用於將一第一信號供應至該第—DLTC且用於將一第 二信號供應至該第二DLTC使得該第—時間戳記及該第二 時間戳記共同形成一總時間戳記的構件，其中該總時間 戳記具有-比該第—時間戳記解析度或該第二時間戳記 解析度精細的時間戳記解析度。 2 2 ·如明求項2 1之電路，盆中續雷改社 冉甲及罨路接收一用於產生該第一 138945.doc 201001927 信號及該第二信號之輸入信號，且其中該總時間戳記為 一數位值，其指示該輸入信號之一邊緣與該參考時脈信 號之該邊緣之間之一延遲。 23.如請求項22之電路，其中該電路為一行動通信裝置之一 接收器的一部分。

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