KR20190083958A - 위상 동기 루프에 대한 고속 컨버징 이득 교정을 수행하는 전자 회로 및 동작 방법 - Google Patents

위상 동기 루프에 대한 고속 컨버징 이득 교정을 수행하는 전자 회로 및 동작 방법 Download PDF

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Abstract

위상 동기 루프에 대한 고속 컨버징 이득 교정 장치 및 방법이 제공된다. 본 발명의 실시 예에 따른 방법은, 샘플링된 전압 및 기준 전압 간의 차이인 입력 값을 전압 생성 회로에서 수신하는 단계 및 전압 생성 회로에서 입력 값에 기초하여 출력 전압을 생성함으로써, 기준 전압을 조정하는 단계를 포함한다.

Description

위상 동기 루프에 대한 고속 컨버징 이득 교정을 수행하는 전자 회로 및 동작 방법{ELECTRONIC CIRCUIT AND METHOD FOR FAST CONVERGING GAIN CALIBRATION FOR PHASE LOCK LOOP}
본 발명의 실시 예에 따른 장치 및 방법은 전자 회로에 관한 것으로, 더욱 상세하게는 디지털-시간 컨버터(digital-to-time converter, DTC) 기반의 아날로그 프랙셔널-N 위상동기루프(analog fractional-N phase lock loop)에 대한 고속 컨버징 DTC 이득 교정(fast converging DTC gain calibration) 장치 및 방법에 관한 것이다.
디지털-시간 컨버터(DTC) 기반의 프랙셔널-N 위상동기루프(fractional-N PLL)는 다른 프랙셔널-N PLL 아키텍쳐에 비하여 낮은 전력 소비, 적은 위상 노이즈 및 우수한 성능을 제공함이 입증되었다. DTC 기반의 프랙셔널-N PLL은 디지털 PLL 형태 및 아날로그 PLL 형태를 모두 구현할 수 있다.
DTC 기반의 프랙셔널-N PLL의 디지털 형태 및 아날로그 형태 모두는 DTC의 평균 분해능(average resolution)을 식별하기 위해, DTC 이득 교정이 요구된다. DTC 이득 교정은, 전압 및 온도의 변화뿐만 아니라 임의의 불일치(random mismatches)로 인해 고정된 DTC 이득 값을 지정할 수 없기 때문에, PLL이 구동하는 동안 백그라운드에서 수행된다. DTC 이득을 정확하게 추정하지 않으면, DTC 기반의 프랙셔널-N PLL은 위상 노이즈(phase noise) 및 프랙셔널 스퍼(fractional spurs)가 악화된다.
본 발명의 실시 예는, 빠르고 정확한 DTC 교정을 보장하는 전자 회로 및 전자 회로의 구동 방법을 제공하고자 한다.
또한, 본 발명의 실시 예는 설계를 단순화하고, 영역 오버헤드(area overhead)를 최소화하는 DAC를 포함하는 전자 회로 및 전자 회로의 구동 방법을 제공하고자 한다.
본 발명의 실시 예에 따른 방법은, 샘플링된 전압 및 기준 전압 간의 차이인 입력 값을 전압 생성 회로에서 수신하는 단계 및 전압 생성 회로에서, 입력 값에 기초하여 출력 전압을 생성함으로써 기준 전압을 조정하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 전자 회로는 전압 생성 회로를 포함하고, 전압 생성 회로는, 샘플링된 전압 및 기준 전압 간의 차이인 입력 값을 수신하고, 입력 값에 기초하여 출력 전압을 생성함으로써 기준 전압을 조정할 수 있다.
도 1은 본 발명의 실시 예에 따른 정수-N 서브 샘플링 PLL(integer-N sub-sampling PLL)을 도식화한 도면이다.
도 2는 도 1의 PLL의 동작을 추적하기 위한 그래프를 도시한다.
도 3은 본 발명의 실시 예에 따른 아날로그 정수-N 샘플링 PLL(analog integer-N sampling PLL)을 도식화한 도면이다.
도 4는 도 3의 PLL의 동작을 추적하기 위한 그래프를 도시한다.
도 5는 본 발명의 실시 예에 따른 DTC 기반의 아날로그 서브 샘플링 프랙셔널-N PLL(DTC-based analog subsampling fractional-N PLL)을 도식화한 도면이다.
도 6은 도 5의 PLL의 동작을 추적하기 위한 그래프를 도시한다.
도 7은 본 발명의 실시 예에 따른 DTC 기반의 아날로그 샘플링 프랙셔널-N PLL(DTC-based analog sampling fractional-N PLL)을 도식화한 도면이다.
도 8은 도 7의 PLL의 동작을 추적하기 위한 그래프를 도시한다.
도 9는 본 발명의 실시 예에 따른 DTC 코드 생성 회로를 도식화한 도면이다.
도 10은 1-비트 샘플링 위상 검출기를 포함하는, 디지털 PLL에 대한 DTC 교정 시스템을 도식화한 도면이다.
도 11은 본 발명의 실시 예에 따른 전자 회로를 도식화한 도면이다.
도 12는 본 발명의 실시 예에 따른 VREF 생성 회로를 도식화한 도면이다.
도 13은 본 발명의 실시 예에 따른 VREF 생성 회로를 도식화한 도면이다.
도 14는 본 발명의 실시 예에 따른 VREF 생성 회로를 도식화한 도면이다.
도 15는 본 발명의 실시 예에 따른 단계 전압 DAC(ΔV-digital to analog converter) 회로를 도식화한 도면이다.
도 16은 본 발명의 실시 예에 따른 기준 클록 더블러(reference clock doubler)를 포함하는 전자 회로를 도식화한 도면이다.
도 17은 본 발명의 실시 예에 따라, PLL 내에 다양한 블록들을 포함하는 칩의 현미경 사진이다.
도 18은 DTC를 제외한 프랙셔널-N 차지 펌프(charge-pump) PLL의 성능을 추적하는 그래프이다.
도 19는 본 발명의 실시 예에 따라, DTC를 포함하는 프랙셔널-N 차지 펌프 PLL의 성능을 추적하는 그래프이다.
도 20은 본 발명의 실시 예에 따른 차지 펌프 델타-시그마(delta-sigma) 프랙셔널-N PLL을 도식화한 도면이다.
도 21은 본 발명의 실시 예에 따른 차지 펌프 델타-시그마(delta-sigma) 프랙셔널-N PLL 내의 회로를 도식화한 도면이다.
도 22는 본 발명의 실시 예에 따른 PLL의 기준 전압을 조정하는 방법을 설명하기 위한 순서도이다.
도 23은 본 발명의 실시 예에 따른 네트워크 환경에서의 전자 장치를 도식화한 도면이다.
도 24는 본 발명의 실시 예에 따른 오디오 모듈을 도식화한 도면이다.
도 25는 본 발명의 실시 예에 따른 프로그램을 도식화한 도면이다.
도 26은 본 발명의 실시 예에 따른 전자 장치의 무선 통신 모듈, 전원 관리 모듈 및 안테나 모듈을 도식화한 도면이다.
이하에서, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 동일한 도면 부호가 상이한 도면에 도시되어 있더라도, 동일한 요소는 동일한 도면 부호로 표시된다는 점에 유의해야한다. 상세한 구성 및 구성 요소와 같은 특정 세부 사항은 본 발명의 실시 예의 전반적인 이해를 돕기 위해 제공된다. 따라서, 본 발명의 범위를 벗어나지 않으면서 본 명세서에 기술된 실시 예들의 다양한 변경 및 수정이 이루어질 수 있음은 당업자에게 명백할 것이다. 또한, 공지된 기능 및 구성에 대한 설명은 명확성 및 간결성을 위해 생략되었다. 이하에서 설명되는 용어는 본 발명의 기능을 고려하여 정의된 용어로서, 사용자, 사용자의 의도 또는 관습에 따라 달라질 수 있다. 그러므로 용어의 정의는 본 명세서에 설명된 내용에 따라 결정되어야 한다.
본 발명은 다양한 변형된 예 및 다양한 실시 예를 가질 수 있으며, 첨부된 도면을 참조하여 이하에서 실시 예가 상세하게 설명된다. 그러나, 본 발명은 이하에서 설명되는 실시 예에 한정되지 않고, 본 발명의 범위 내에서 모든 수정, 등가물 및 대안을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같은 서수를 포함하는 용어가 다양한 구성 요소를 설명하기 위해 사용될 수 있지만, 구조적 구성 요소는 용어에 의해 제한되지 않는다. 이 용어는 한 요소를 다른 요소와 구별하기 위해서만 사용된다. 예를 들어, 본 발명의 범위를 벗어나지 않다면, 제1 구성 요소는 제2 구성 요소로 지칭될 수 있다. 마찬가지로, 제2 구성 요소 또한 제1 구성 요소로 지칭될 수 있다. 또한, "및 / 또는"이라는 용어는 하나 이상의 관련 구성의 임의의 조합 및 모든 조합을 포함한다.
본 명세서에 사용된 용어는 단지 본 발명의 다양한 실시 예를 설명하기 위해 사용되었지만, 본 발명을 제한하고자 하는 것은 아니다. 단수 형태는 문맥에 달리 명시되어 있지 않는 한 복수 형태를 포함한다. 본 명세서에서, "포함하는" 또는 "가지는"의 용어는 특징, 수, 단계, 동작, 구성 요소, 부품 또는 이들의 조합의 존재를 나타낼 수 있고, 하나 이상의 다른 특징, 형태, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들의 조합을 배제하지 않는다.
다르게 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어는 본 발명이 속하는 기술 분야의 당업자에 의해 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전적 정의와 같은 용어는 관련 분야의 문맥상의 의미와 동일한 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명확하게 정의되지 않는 한 과도하게 형식적인 의미를 갖는 것으로 해석되어서는 안된다.
실시 예에 따라, 전자 장치는 다양한 유형의 전자 장치 중 하나일 수 있다. 전자 장치는 예를 들어 휴대용 통신 장치(예를 들어, 스마트폰), 컴퓨터, 휴대용 멀티미디어 장치, 휴대용 의료 장치, 카메라, 착용식 장치 또는 가전 제품을 포함할 수 있다. 본 발명의 실시 예에 따르면, 전자 장치는 상술한 것에 제한되지 않는다.
본 명세서에 사용된 용어는 본 발명을 제한하고자 하는 것이 아니라 대응하는 실시 예에 대한 다양한 변경, 등가물 또는 대체를 포함하도록 의도된다. 첨부된 도면의 설명과 관련하여, 유사한 참조 번호는 유사하거나 관련된 요소를 나타내기 위해 사용될 수 있다. 하나의 항목에 해당하는 명사의 단수 형태는 관련 문맥이 다른 것을 분명하게 나타내지 않는 한 하나 이상의 사물을 포함할 수 있다.
본 명세서에 사용된 바와 같이, "A 또는 B", "A 및 B 중 적어도 하나", "A 또는 B 중 적어도 하나", "A, B 또는 C", "A, B 및 C" 및 "A, B 또는 C 중 적어도 하나"는 해당 구에 열거된 항목의 가능한 모든 조합을 포함할 수 있다. 본 명세서에 사용된 바와 같이, "제 1", "제 2", "제 1 및 제 2"와 같은 용어는 대응하는 구성 요소를 다른 구성 요소와 구별하기 위해 사용될 수 있지만, 다른 측면(예를 들어, 중요성 또는 주문)의 구성을 제한하는 것으로 의도되지 않는다. 또한, "동작 가능하게" 또는 "통신 가능하게"와 함께 또는 단독으로 "결합된" 또는 "접속된"으로 다른 요소가 참조되는 경우, 유선, 무선 또는 제 3 요소를 통해 다른 요소와 결합될 수 있음을 나타낸다.
여기에서 사용되는 "모듈"이라는 용어는 하드웨어, 소프트웨어 또는 펌웨어로 구현되는 유닛을 포함할 수 있으며, 예를 들어, "로직", "로직 블록", "부분" 및 "회로"를 의미할 수 있다. 모듈은 하나 이상의 기능을 수행하도록 구성된 단일 필수 구성 요소 또는 최소 단위 또는 그 일부일 수 있다. 실시 예에 따라, 모듈은 주문형 집적 회로(ASIC)의 형태로 구현될 수 있다.
DTC 기반의 프랙셔널-N 위상동기루프(PLL)는 디지털 또는 아날로그 형태로 구현될 수 있다. 디지털 형태에서, DCO(digitally controlled oscillator)가 사용된다. 그 결과, 위상 오차 정보(phase error information)는 1-비트 또는 멀티-비트 ACD(analog to digital converter)(예를 들어, 플립-플롭)를 이용한 디지털 워드(digital word)로 양자화된다. 위상 차는 디지털 루프 필터 및 디지털 DTC 교정 루프를 구동하는 디지털 형태로 양자화된다. 위상동기루프는, 상기 루프가 동기(locked)된 때, 영 평균 위상 오차(zero-average phase error)를 강제한다. 또한, 디지털 위상 검출기로부터의 영 평균 값은 DTC 교정 알고리즘의 우수정을 보장한다.
아날로그 형태에서, VCO(voltage-controlled oscillator)가 사용될 수 있고, 위상 오차로 나타나는 샘플링된 전압은, 전압-전류 회로(이하, "Gm 회로")를 통해 아날로그 루프 필터를 구동한다. DTC 교정 회로에 대한 1-비트 위상 오차 극성(phase error polarity)은 비교기(comparator)에 의해 생성될 수 있다. 위상동기루프가 위상 잠금(phase lock) 상태일 때, Gm 회로에서의 샘플링된 전압 값은 Gm 회로를 통해 영 평균 전류(zero average current)를 생성할 수 있다. 비교기의 문턱 전압과 Gm 회로에서의 샘플링된 전압의 차이로 인하여 압도(overwhelmed)될 것이기 때문에, DTC 교정 회로에 입력되는 위상 극성은 영 평균 값을 갖지 않는다. DTC 교정 회로에 대한 이러한 입력 패턴은 DTC 이득 추적(gain tracking)에 대한 유용한 정보가 없으므로, DTC 백그라운드 교정의 견고성(robustness)을 손상시킨다. 비교기의 문턱 전압과 Gm 전압의 차이가 큰 경우, DTC 이득의 추정 값은 정확한 값을 벗어나고, 위상 노이즈 및 스퍼(spur)의 악화를 야기한다.
도 1은 본 발명의 실시 예에 따른 정수-N 서브 샘플링 PLL(integer-N sub-sampling PLL)(100)을 도식화한 도면이고, 도 2는 도 1의 PLL(100)의 동작을 추적하기 위한 그래프(200)를 도시한 도면이다. PLL(100)은 입력된 전압을 전류로 변환하는 Gm 회로(102), Gm 회로(102)로부터 수신된 신호를 필터링하는 아날로그 루프 필터(104), 주파수를 생성하는 VCO(106), 샘플링 스위치(108) 및 샘플링 커패시터(110)를 포함하고, 상기 샘플링 스위치(108) 및 샘플링 커패시터(110)는 V1 전압을 샘플링하는데 사용될 수 있고, SPD(sampling phase detector)로서 동작할 수 있다. 그래프(200)는 CLKVCO 파형(202), CLKREF 파형(204) 및 V1 전압 파형(206)을 추적한다.
도 1 및 도 2를 참조하면, CLKREF(204)의 상승 에지(rising edge)(208)에서, 샘플링 스위치(108)는 닫히고, V1 노드의 전압(206)은 VCO의 파형(202)을 추적한다. CLKREF(204)의 하강 에지(falling edge)(210)에서, VCO 전압은 노드 V1에서 커패시터(110)로 샘플링된다. VCO(106) 발진 파형에서의 작은(slight) 위상 시프트는 1차 위상 오차의 양에 비례하는, V1 노드로 샘플링된 비-제로 값(non-zero value)을 야기한다. 따라서, 샘플링 스위치(108) 및 샘플링 커패시터(110)가 함께 샘플링 위상 검출기를 형성하고, VCO 주파수가 N*fref(N은 0이 아닌 양의 정수이고, fref은 기준 클록 주파수임)로 고정될 때, 잘 동작할 수 있다. Gm 회로(102)는, 아날로그 루프 필터(104)를 구동하기 위해 V1 노드에서의 전압 값을 전류로 변환한다. 서브 샘플링 PLL은 CLKREF의 고조파에 고정될 수 있으므로, 정확한 고조파에 대한 잠금(locking)이 보장되도록 주파수 잠금 루프(frequency-locked loop)가 요구된다.
도 3은 본 발명의 실시 예에 따른 아날로그 정수-N 샘플링 PLL(analog integer-N sampling PLL)(300)을 도식화한 도면이고, 도 4는 도 3의 PLL(300)의 동작을 추적하기 위한 그래프(400)를 도시하는 도면이다. PLL(300)은 Gm 회로(302), 아날로그 루프 필터(304), VCO(306), 램프 생성기(308), 샘플링 스위치(310), 샘플링 커패시터(312) 및 피드백 분배기(feedback divider)(314)를 포함한다. 그래프(400)은 CLKREF 파형(402), FBCLK(404) 및 V1 전압 파형(406)을 추적한다.
도 3 및 도 4를 참조하면, 고정된 분배비(fixed division ratio)를 갖는 피드백 분배기(314)가 소개된다. 기준 클록(CLKREF)은, C1 노드에서의 CLKREF 파형(402) 버전을 잘 정의된(well-defined) 상승 시간으로 생성하는 램프 생성기(308)에 공급한다. 피드백 클록(FBCLK)(404)의 하강 에지(408)에서, C1 노드에서의 전압은 V1 노드 전압(406)으로 샘플링된다. 샘플링된 전압 값은 기준 전압(CLKREF)과 관련된 VCO(306)의 위상 정보를 운반한다. 프랙셔널-N PLL의 경우, 출력 주파수 대 기준 클록 주파수(fref)의 비율은 유리수이며
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으로 표현될 수 있다(K 및 M은 양의 정수). 아날로그 서브 샘플링 PLL과 아날로그 샘플링 PLL은 모두 DTC의 활용을 통해 프랙셔널-N 주파수 합성(synthesis)을 지원하도록 확장될 수 있다.
도 5는 본 발명의 실시 예에 따른 DTC 기반의 아날로그 서브 샘플링 프랙셔널-N PLL(DTC-based analog subsampling fractional-N PLL)(500)을 도식화한 도면이고, 도 6은 도 5의 PLL(500)의 동작을 추적하기 위한 그래프(600)를 도시한다. PLL(500)은 Gm 회로(502), 아날로그 루프 필터(504), VCO(506), 샘플링 스위치(508), 샘플링 커패시터(510) 및 DTC(512)를 포함한다. 그래프(600)은 CLKVCO 파형(602), CLKREF 파형(604) 및 DTC 출력 파형(606)을 추적한다.
도 5 및 도 6을 참조하면, 프랙셔널-N 주파수 비율로 인해, 루프가 잠길 때 CLKREF(604)의 하강 에지(예를 들어, 608)는 VCO 클록(602)의 하강 에지에 자연적으로 정렬(aligned)되지 않는다. VCO 클록(602)의 하강 에지(610)에 의해 반송되는 위상 오차를 검출하기 위해, DTC(512)는 DTC 출력 클록(606)의 하강 에지(612)가 VCO 클록(602)의 하강 에지(610)에 정렬되도록 충분한 지연(delay)을 공급할 수 있다. DTC(512)는 추정된 DTC 이득(estimated DTC gain)에 의해 스케일링된 예상 위상 오차(expected phase error)로부터 생성될 수 있는 디지털 지연 코드(digital delay code)를 요구한다.
도 7은 본 발명의 실시 예에 따른 DTC 기반의 아날로그 샘플링 프랙셔널-N PLL(DTC-based analog sampling fractional-N PLL)을 도식화한 도면이고, 도 8은 도 7의 PLL의 동작을 추적하기 위한 그래프를 도시한다. PLL(700)은 Gm 회로(702), 아날로그 루프 필터(704), VCO(706), 샘플링 스위치(708), 샘플링 커패시터(710), 램프 생성기(712), DTC(714), 피드백 분배기(또는, 멀티 계수 분배기(multi-modulus divider))(716) 및 델타-시그마 변조기(ΔΣ modulator)(718)를 포함한다. 그래프(800)는 CLKREF 파형(802) 및 DTC 출력 파형(804)을 추적한다.
도 7 및 도 8을 참조하면, CLKREF(802)의 상승 에지(806)를 DTC 출력 파형(804)으로 도시된 상승 에지(808)로 지연시키기 위해, DTC(714)가 램프 생성기(712) 전단에 추가된다. DTC(714)에 의해 도입된 적절한 양의 지연으로, 피드백 분배기(716) 및 델타-시그마 변조기(718)에 의해 발생된 양자화 오차(quantization error)는 상쇄(canceled out)될 수 있다. 따라서 V1 노드의 샘플링된 전압 값은 위상 오차를 나타낸다. DTC 기반의 서브 샘플링 프랙셔널-N PLL(500) 및 DTC 기반의 샘플링 프랙셔널-N PLL(700) 모두에 대해, 디지털 DTC 코드(digital DTC code)의 생성이 이용될 수 있다.
도 9는 본 발명의 실시 예에 따른 DTC 코드 생성 회로(900)를 도식화한 도면이다.
도 9를 참조하면, DTC 코드 생성 회로(900)는 델타-시그마 변조기(902), 디지털 적분기(904) 및 양자화기(906)를 포함한다. DTC의 시간 지연은 DTC 코드 생성 회로(900)에 의해 생성된 DTC 코드 워드(914)에 의해 제어된다. FCW(908)는 상기 DTC 코드 생성 회로(900)에 입력될 수 있고, 원하는 주파수 합성 비율(desired frequency synthesis ratio)을 특정할 수 있다. 델타-시그마 변조기(902)는 FCW(908)와 동일한 평균 시간 비율(time-averaged ratio)로 디지털 시퀀스를 생성할 수 있다. 누산기(920)를 통해 생성된 주파수 양자화 오차 시퀀스(frequency quantization error sequence) qe(n)(916)는 델타-시그마 변조기(902)의 출력 값과 FCW(908) 간의 차이로 나타난다. 주파수 양자화 오차 시퀀스(916)로부터 위상 오차 시퀀스(phase error sequence) φe(n)(918)로 변환하기 위해, 누산기(922) 및 디지털 지연 셀(923)을 포함하는 디지털 적분기(904)가 사용될 수 있고, 위상 오차 시퀀스(918)가 생성 될 수 있다. 적절한 소거(cancellation)를 위해, 예상 위상 오차(expected phase error)(918)는 믹서(924)를 통해 DTC 이득(910)에 의해 스케일링 될 수 있다. DTC 코드 오프셋(912)은 누산기(926)를 통해 가산되어, DTC 코드(914)를 DTC 입력 범위 요건을 충족시키도록 시프트한다. DTC 코드 오프셋(912)의 추가로 인해 추가된 지연은 CLKREF에 도입된 고정 지연(fixed delay)과 동일하며, PLL의 구동에는 영향을 미치지 않는다.
도 10은 1-비트 샘플링 위상 검출기를 포함하는, 디지털 PLL에 대한 DTC 교정 시스템(1000)을 도식화한 도면이다.
도 10을 참조하면, DTC 교정 시스템(1000)은 디지털 플립-플롭(1002), 디지털 루프 필터(1004), DCO(digitally controlled oscillator)(1006), 피드백 분배기(1008), DTC(1010), DTC 이득 교정 회로(1012) 및 DTC 코드 워드 생성 회로(1014)를 포함한다. DTC 출력은 디지털 플립-플롭(1002)에 의해 피드백 클록의 상승 에지에서 샘플링된다. 플립-플롭(1002)은 1 또는 0의 값을 출력한다. 그러나, 1-비트 디지털 위상 검출기로서 동작할 때, 플립-플롭(1002)의 출력 값은 값 +1 및 -1로 해석될 수 있다. 상기 1-비트 위상 검출기의 출력은 디지털 루프 필터(1004) 및 DTC 이득 교정 회로(1012)를 구동한다. 루프가 잠길(locked) 때, 디지털 PLL(1000)은 1-비트 위상 검출기의 출력 값의 평균을 0으로 만든다. 또한, DTC 이득 교정 회로(1012)에 대한 영 평균 입력(zero average input)은 빠르고 정확한 DTC 교정을 보장할 수 있다.
도 11은 본 발명의 실시 예에 따른 전자 회로(1100)를 도식화한 도면이다.
도 11을 참조하면, 본 발명의 실시 예에 따른 전자 회로(1100)는 Gm 회로(1102), 아날로그 루프 필터(1104), VCO(1106), 샘플링 스위치(1108), 샘플링 커패시터(1110), 램프 생성기(1112), DTC(1114), 피드백 분배기(1116), DTC 이득 교정 회로(1120), DTC 코드 워드 생성 회로(1122) 및 전압 생성 회로(1124)를 포함한다. DTC 기반의 아날로그 서브 샘플링 프랙셔널-N PLL(또는 DTC 기반의 샘플링 프랙셔널-N PLL)에서, 아날로그 루프 필터(1104)로의 입력 및 DTC 이득 교정 회로(1120)로의 입력은 서로 다른 회로에 의해 생성된다. 샘플링 위상 검출기(예를 들어, 샘플링 스위치(1108) 및 샘플링 커패시터(1110))의 출력은 Gm 회로(1102)를 구동하여 아날로그 루프 필터(1104)에 전류를 전달한다. 그러나, DTC 이득 교정 회로(1120)로의 입력은 비교기(1118)로부터 생성된다. DTC 이득 교정 회로(1120)의 입력을 위한 비교기(1118) 및 Gm 회로(1102) 사이의 전압 불일치(voltage mismatch)는 DTC 이득 수렴(gain convergence)의 어려움을 초래하고 성능 저하를 초래한다. PLL은 Gm 회로(1102)의 문턱 전압(threshold voltage)을 추적하기 위해, 전압 생성 회로(1124)를 이용하여 비교기(1118) 문턱 전압(예를 들어, 기준 전압 입력)을 동적으로 조정하도록 구성될 수 있다.
회로(1100)는, 프랙셔널-N 모드 주파수 합성에 대한 양자화 노이즈를 제거하기 위해 기준 클록 또는 피드백 클록 중 하나를 지연시키는 DTC(1114), 주파수 합성기(frequency synthesizer)의 출력 클록을 생성하는 VCO(1106), DTC 출력과 기준 클록 또는 피드백 클록 간의 시간적 차이를 추출하는 SPD(예를 들어, 샘플링 스위치(1108) 및 샘플링 커패시터(1110)), DTC 이득 교정을 위해 아날로그 SPD 출력을 1-비트 출력으로 변환하는 비교기(1118) 및 DTC 이득 교정을 수행하는 디지털 회로(1120)를 포함할 수 있다.
또한, 회로(1100)는 샘플링된 Gm 회로(1102)의 전압과 비교기(1118) 입력 기준 전압 사이의 차이를 나타내는 출력에 기초하여 비교기(1118)의 문턱 전압을 동적으로 조정하는 전압 생성 회로(또는, 전압 생성기)(1124)를 포함한다. 전압 생성 회로(1124)는 설명의 편의를 위해 기준 전압(VREF) 생성 회로로 지칭될 수 있다. 기정의된(pre-defined) 비교기 문턱 전압에 의존하는 대신에, 비교기(1118) 문턱 전압은 Gm 회로(1102)의 문턱 전압을 추적하도록 동적으로 조정될 수 있다. 기준 전압 생성 회로(1120)는 비교기(1118)에 기준 전압을 프로그램(예를 들어, 출력)하여, 비교기(1118)의 기준 전압을 Gm 회로(1102)의 전압에 접근시키고, 수렴될 때까지(예를 들어, 기준 전압이 Gm 회로(1102)의 전압의 값과 일치할 때까지) Gm 회로(1102)의 전압에 접근시키고, 이에 따라 비교기(1118)는 영 평균 값 출력(zero average value output)을 가질 것이다. 따라서, PLL이 닫히고(locked) 수렴(convergence)이 발생할 때, 비교기(1118)는 Gm 회로(1102)와 동일한 문턱 전압을 가질 수 있다. 이를 통해 DTC 기반의 아날로그 프랙셔널-N PLL의 수렴 문제 및 성능 저하 문제를 개선할 수 있다.
도 12는 본 발명의 실시 예에 따른 VREF 생성 회로(1200)를 도식화한 도면이다.
도 12를 참조하면, VREF 생성 회로(1200)는 플립-플롭으로서 구현될 수 있는 1-비트 디지털 지연 셀(1-bit digital delay cell)(1202) 및 단계 전압 디지털-아날로그 변환기(step-voltage digital to analog converter, ΔV-DAC)(1204)를 포함할 수 있다. 몇몇 실시 예에 따라, 디지털 지연 셀(1202)은 생략될 수 있고 ΔV-DAC(1204)의 입력 및 출력은 단락(shorted)될 수 있다. VREF 생성 회로(1200)의 입력은 비교기(1206)로부터 출력되는 값일 수 있고, VREF 생성 회로(1200)의 출력은 비교기(1206)에 입력되는 기준 전압일 수 있다. ΔV-DAC(1204)는 비교기(1206)의 출력에 따라 기준 전압의 값을 증가시킬 수 있다. 실시 예에 따라, 입력이 +1이면, ΔV-DAC(1204)는 출력 전압을 ΔV만큼 증가시킨다. 다른 실시 예에 따라, 입력이 -1인 경우, ΔV-DAC(1204)는 출력 전압을 ΔV만큼 감소시킬 수 있다. ΔV-DAC(1204)의 구현은 종래의 DAC보다 상당히 간단해지고, 영역 오버헤드(area overhead) 및 설계 노력(design effort)을 최소화한다. 스텝 크기 ΔV는 약 0.1mV일 수 있다. 디지털 필터링이 요구되지 않기 때문에, 노이즈로 인한 비교기 출력의 토글링(toggling)은 ΔV-DAC(1204)로 직접 전달된다. 낮은 값(lower value)의 ΔV은, 노이즈에 의해 야기되는 무작위 토글링(random toggling)으로 인한 VREF 변동에 따른 시스템의 성능 저하를 줄이기 위해 사용될 수 있다. ΔV-DAC(1204)의 스텝 크기는 비교기(1206)로부터의 연속적인 +1 또는 -1의 출력의 개수에 기초하여 위상 고정(phase lock) 및 위상 조정(phase adjustment) 동안 조정하도록 구성될 수 있다.
도 13은 본 발명의 실시 예에 따른 VREF 생성 회로(1300)를 도식화한 도면이다.
도 13을 참조하면, VREF 생성 회로(1300)는 디지털 누산기(1302) 및 DAC(1304)를 포함할 수 있다. VREF 생성 회로(1300)의 입력은 비교기(1306)로부터 출력되는 값일 수 있고, VREF 생성 회로(1300)의 출력은 비교기(1306)로 입력되는 기준 전압이 될 수 있다. 디지털 누산기(1302)는 부궤환 루프(negative feedback loop)에 위치하고, 저역 통과 필터(low-pass filter)를 효과적으로 동작시킬 수 있고, 노이즈에 의한 토글링 출력은 디지털 저역 통과 필터에 의해 필터링된다. 결과적으로, DAC(1304)의 분해능(resolution)은 완화(relaxed)될 수 있다(예를 들어, 약 2mV 내지 4mV). 디지털 누산기(1302)는 DAC(1304) 입력보다 많은 비트를 갖고, 양자화기(1308)는 DAC 코드를 생성하기 위해 사용될 수 있다.
도 14는 본 발명의 실시 예에 따른 VREF 생성 회로(1400)를 도식화한 도면이다.
도 14를 참조하면, VREF 생성 회로(1400)는 델타-시그마 변조기(ΔΣ modulator)(1402) 및 단계 전압 DAC(ΔV DAC)(1404)를 포함할 수 있다. VREF 생성 회로(1400)의 입력은 비교기(1406)에서 출력되는 값일 수 있고, VREF 생성 회로(1400)의 출력은 비교기(1406)에 입력되는 기준 전압이 될 수 있다. 1보다 작은 스케일링 인자(scaling factor) 'A'(1408)는 델타-시그마 변조기(1402)로의 입력을 스케일링하도록 구현될 수 있다. 고차(higher order) 델타-시그마 변조기의 구현될 수 있지만, 1차(first-order) 델타-시그마 변조기가 이용될 수 있다. 단계 전압 DAC(1404)의 분해능은 델타-시그마 변조기(1402)의 도입으로 인해 완화 될 수 있다(예를 들어, 약 2mV 내지 4mV).
도 15는 본 발명의 실시 예에 따른 단계 전압 DAC(ΔV-digital to analog converter) 회로(1500)를 도식화한 도면이다.
도 15를 참조하면, 단계 전압 DAC 회로(1500)는 리셋 지연부(1502)를 포함하고, 리셋 모드 및 충전/방전 모드와 같은 다수의 모드를 포함할 수 있다. 리셋 모드 동안, DAC 출력(1504)은 저항 분배(resistor division)를 통해 VDD의 절반으로 프리차지(precharged)될 수 있고, 델타-시그마 변조기로부터의 1-비트 입력에 기초하여 클록 사이클마다 한 단계씩 충전/방전될 수 있다(예를 들어, "+1"은 충전, "-1"은 방전을 나타냄). 단계 전압 크기는, VREF 생성 회로의 구현에 의존하는 정확도(accuracy) 조건(예를 들어, 약 2mV 내지 4mV)을 갖는 펄스 폭(즉, 저항-커패시터(RC) 딜레이)에 의해 결정될 수 있다. 단계 전압 DAC 회로(1500)는 전형적인 DAC보다 상당히 단순(simpler)하며, 이는 영역 오버헤드(area overhead) 및 설계 노력(design effort)을 최소화할 수 있다.
도 16은 본 발명의 실시 예에 따른 기준 클록 더블러(reference clock doubler)를 포함하는 전자 회로(1600)를 도식화한 도면이다.
도 16을 참조하면, DTC 기반의 프랙셔널-N 아날로그 PLL(1600)은 Gm 회로(1602), VCO(1604), SPD(1606), DTC 코드 워드 생성기(1608), 델타-시그마 변조기(1610), DTC 이득 교정 회로(1612), DTC(1613), 듀티 사이클 교정 회로(1614), 기준 클록 더블러(1616) 및 프랙셔널-N 생성을 위한 피드백 경로에서 사용되는 델타-시그마 변조기(1610)에 의해 변조된 다중 변조 분배기(multi-modulus divider)(1618)를 포함한다. 델타-시그마 변조기(1610)의 Φe(n)은 DTC 이득(KDTC)에 의해 스케일링되고, Φe(n)을 제거하기 위해 CLKFB의 기준 경로에서 DTC(1613)를 변조한다. 기준 클록 더블러(1616)는 인-밴드(in-band) PN을 더 감소시키기 위해 PLL 샘플링 레이트(PLL sampling rate)를 두 배로 적용한다. 기준 클록 듀티 사이클 오차(reference clock duty cycle error)는 CLKREFX2의 짝수/홀수 부정합(even/odd mismatch)과 매칭되도록 CLKFB의 위상을 조정함으로써 SPD(1606) 전에 정정된다. 결과적으로, SPD(1606)은 정수-N(integer-N)의 케이스와 유사하게, 잠길 때(locked)의 작은 위상 오차만을 보게 된다.
SPD(1606)는 슬로프 생성기(1620) 및 2-스테이지 샘플러(1622)를 포함한다. CLKDTC의 상승 에지는 높은 dV/dt 슬로프로 정의된 전압 램프를 트리거하고, CLKFB에 의해 샘플링되며, 위상 오차를 샘플링된 전압으로 변환한다. 샘플링 및 홀드 동작 이외에, 2-스테이지 샘플러(1622)는 위상 오차에 대한 1차 이산 시간 IIR 저역 필터링(discrete time IIR low-pass filtering)을 제공한다. 샘플링된 전압은 두 개의 경로로 분배된다. 하나의 경로는 비례 이득을 제공하는 VCO(1604)를 직접 튜닝하고(Vctrl_P), 다른 하나의 경로는 VCO(1604)에 대한 Vctrl_I를 생성하기 위해 GM 회로(1602) 및 통합 커패시터(integration capacitor, CI)를 통과한다. 상기 PI 구성은 샘플링 PLL에 대한 자연적인 선택이고, 기존의 아날로그 루프 필터에서의 노이즈가 많은 저항을 제거한다. PLL 루프 대역폭은 주로 dV/dt 슬로프 및 VCO 튜닝 감도(Kvco_P)에 의해 결정되고, Gm 회로(1602) 및 CI로부터의 영향은 받지 않는다. 이는 PVT에 대한 루프 이득 변동을 감소시키고, GM 회로(1602)에 대한 이득 정확도 요건(gain accuracy requirement)을 완화시킨다. 위상 주파수 검출기(PFD) 루프(1624)는 초기 주파수/위상 획득을 가속화하는데 사용되고, 전력을 세이브하기 위하여 주파수를 닫은(locked) 후 전력을 낮춘다. 상술한 VREF 조정이 없으면, 문턱 전압 불일치는 비교기가 DTC 교정 지원을 위한 유용한 정보를 거의 출력하지 않는 결과를 야기한다.
정확한 이득 값을 갖는 1/4 교정 대역폭에서, 0mV, 20mV 및 100mV의 문턱전압 불일치(threshold mismatch) 값에서의 DTC 게인 값에 관한 시뮬레이션을 수행하였다.
20mV 및 100mV의 문턱전압 불일치인 경우, 비교기의 출력은 대부분 하나이며 DTC 교정에 유용한 정보는 부족하게 나타난다. 문턱 전압 사이의 100mV의 큰 차이로 인해, DTC 이득 교정의 결과가 올바른 값에서 벗어날 수 있고, 위상 노이즈 및 스퍼(spur)가 악화될 수 있다. DTC 이득 파형은 0mV 불일치의 경우와 비교하여 20mV 불일치의 경우에 더 적은 노이즈가 발생한다. 그러나, 문턱 전압 불일치로 인해 압도된 비교기 출력에는 DTC 이득 교정에 대한 정보가 거의 없어 교정의 속도가 느려지기 때문에 이러한 현상이 발생한다. 1/4 교정 대역폭의 0mV 문턱 전압은 예상대로 가장 깨끗한 DTC 이득 파형을 갖는다.
상술한 바와 같이, 본 발명의 실시 예에 따른 동적 VREF 생성 회로는 비교기가 Gm 회로의 문턱 전압을 추적할 수 있도록 한다. 비교기로부터의 DTC 이득 교정 회로에 대한 입력은 영 평균 값(zero average value)을 갖고, DTC 이득 파형은 Gm 회로에서의 전압 및 비교기의 문턱 전압이 일치하는 경우와 유사하다.
도 17은 본 발명의 실시 예에 따라, PLL 내에 다양한 블록들을 포함하는 칩(1700)의 현미경 사진이다.
도 17을 참조하면, 칩(1700)은 VCO(1702), DTC(1704) 및 멀티 모듈러 피드백 분배기(multi-modulus feedback divider, MMDIV)(1706)를 포함한다. 6GHz VCO는 플릭커 노이즈 업 컨버전(flicker noise up conversion)을 억제하기 위해 테일 인덕터 변성(tail inductor degeneration)을 갖는 thick-oxide CMOS(complementary metal-oxide-semiconductor) 교차-결합(cross-coupled) 코어일 수 있다. CMOS 토폴로지(topology)는 바이어스 전류를 재사용하고, 축적 모드 버랙터(accumulation mode varactor)의 바이어싱(biasing)을 용이하게 한다. MoM(metal-oxide-metal) 커패시터는 거친(coarse) 튜닝에 사용된다. 서로 다른 튜닝 감도(Kvco_P 및 Kvco_I)를 갖는 2 개의 버랙터 어레이는 비례 및 적분(proportional and integral) 튜닝 경로를 위한 루프에 의해 각각 제어된다. 6GHz에서 시뮬레이션된 VCO PN은, 엄격한 5G 셀룰러 요건을 충족시키기 위해 1MHz 오프셋에서 125dBc/Hz 일 수 있다.
상기 설명은 DTC 이득 교정 시스템에 관한 것이지만, 상기 VREF 생성 회로를 포함하는 본 발명은 차지 펌프 PLL 설계 및 본 발명의 범위를 벗어나지 않는 다른 유형의 PLL 설계에 적용될 수 있다.
DTC는 프랙셔널-N 차지 펌프 PLL을 위한 델타-시그마 변조기로 인한 양자화 노이즈를 효과적으로 상쇄하기 위해 활용될 수 있다. DTC가 없다면, 프랙셔널-N 차지 펌프 PLL의 루프 필터 대역폭을 높이면 PLL 출력에서 델타-시그마 변조기 양자화 노이즈도 증가한다. 저전력 VCO 또는 링-발진기(ring-oscillator) VCO의 경우, 출력 루프 RMS(root mean square) 지터(jitter) 또는 통합 위상 노이즈(integrated phase noise)를 줄이기 위해 더 넓은 루프 필터 대역폭이 적용되는 것이 바람직하다.
도 18은 DTC를 제외한 프랙셔널-N 차지 펌프(charge-pump) PLL의 성능을 추적하는 그래프(1800)이고, 도 19는 본 발명의 실시 예에 따라, DTC를 포함하는 프랙셔널-N 차지 펌프 PLL의 성능을 추적하는 그래프(1900)이다.
도 18을 참조하면, 차지 펌프 전류 출력 파형(1802)에 대한 그래프(1800)에 도시된 바와 같이, 차지 펌프 출력 전류는 분배기 및 델타-시그마 변조기에 의해 생성된 양자화 노이즈(1804)를 전달한다.
도 19를 참조하면, 차지 펌프 전류 출력 파형(1902), DTC 출력 파형(1904) 및 피드백 클록 CLKFB 파형(1906)에 대해 그래프(1900)에 도시된 바와 같이, DTC 출력의 상승 에지(1908)는 CLKFB의 상승 에지(1910)에 정렬된다.
노이즈가 DTC에 의해 상쇄되기 때문에, 차지 펌프 출력에는 분배기 및 델타-시그마 변조기의 양자화 노이즈가 포함되지 않는다. DTC가 분배기 및 델타-시그마 변조기로부터의 양자화 노이즈를 상쇄하기 위해, 위에서 설명한 샘플링 프랙셔널-N PLL 또는 서브 샘플링 프랙셔널-N PLL에 대한 DTC 이득 교정과 같은 DTC 이득 교정이 활용된다.
도 20은 본 발명의 실시 예에 따른 차지 펌프 델타-시그마(delta-sigma) 프랙셔널-N PLL(2000)을 도식화한 도면이다.
도 20을 참조하면, PLL(2000)은 PFD(2002), 차지 펌프(2004), 루프 필터(2006), VCO(2008), MMDIV(2010), 델타-시그마 변조기(2012), 플립-플롭(2014), DTC 이득 교정 회로(2016), DTC 코드 생성 회로(2018), 전압 생성 회로(2020), 고정 지연 회로(fixed delay circuit)(2022), 프로그램 가능(programmable) 지연 회로(2024) 및 DTC(2026)를 포함한다.
PLL(2000)은 DTC(2026) 및 DTC 이득 교정 회로(2016)를 이용하여 델타-시그마 변조기(2012) 및 MMDIV(2010)로부터의 양자화 노이즈를 제거한다. 플립-플롭(2014)은 DTC(2026)에 의해 지연된 기준 클록 CLKREF(예를 들어, 기준 전압) 및 피드백 클록 CLKFB의 상대적인 상승 에지 타이밍을 비교하는데 이용된다. DTC 이득 교정의 수렴(convergence)은 PFD(2002)와, 차지 펌프(2004)의 출력 및 플립-플롭(2014)의 출력 사이의 차이에 대한 보상(compensate)을 요구한다. 고정 지연 회로(F. Delay)(2022)는 피드백 클록 CLKFB에 추가되고, 프로그래밍 가능 지연 회로(P. Delay)(2024)는 DTC(2026) 출력에 추가된다.
플립-플롭(2014)의 출력(DET_OUT)은 +1/-1의 값으로 맵핑되어 DTC 이득 교정 회로(2016) 및 프로그램 가능 지연 회로(2024)를 구동할 수 있다. 예를 들어, 저역 통과 필터링된 플립-플롭(2014)의 출력이 0보다 크거나 같은 경우, 프로그램 가능 지연 회로(2024)에 의해 생성된 딜레이는 증가될 필요가 있다. 저역 통과 필터링된 플립-플롭(2014)의 출력이 0보다 작은 경우, 프로그램 가능 지연 회로(2024)에 의해 생성된 딜레이는 감소될 필요가 있다.
도 21은 본 발명의 실시 예에 따른 차지 펌프 델타-시그마(delta-sigma) 프랙셔널-N PLL 내의 회로(2100)를 도식화한 도면이다.
도 21을 참조하면, 회로(2100)는 플립-플롭(2014), 전압 생성 회로(2020), 고정 지연 회로(fixed delay circuit)(2022) 및 프로그램 가능 지연 회로(programmable delay circuit)(2024)를 포함한다. 프로그램 가능 지연 회로(2024)는 버랙터(2104)에 의해 로드된 다수의 인버터(2102)를 포함한다. 전압 생성 회로(2020)는 단계 전압 DAC(ΔV-DAC)(2106), 델타-시그마 변조기(2108) 및 스칼라(2110)를 포함한다. 전압 생성 회로(2020)는, 도 14를 참조하여 상술한 전압 생성 회로(1400)와 유사하게 도시되었지만, 전압 생성 회로(2020)는 전압 생성 회로(도 12의 1200, 도 13의 1300)뿐만 아니라 상술한 다른 구성과 같은 구성으로 제한되지 않는다. 또한, 전압 생성 회로(2020)는 설명의 편의를 위해 제어 전압(Vctrl) 생성 회로 또는 지연 라인(Vctrl) 생성 회로로 표현될 수 있다.
플립-플롭(2014)의 출력은 지연 라인(Vctrl) 생성 회로(2020)에 의해 수신된다. 플립-플롭(2014)의 출력은 "A"의 인자에 따른 스칼라(2110)에 의해 스케일링되며, 이 때 A는 1보다 작은 고정된 양(positive)의 값이다. 스케일링된 출력은 델타-시그마 변조기(2108)를 구동하고, 델타-시그마 변조기(2108)의 1-비트 출력은 단계 전압 DAC(2106)를 구동한다. 단계 전압 DAC(2106)는 프로그램 가능 지연 회로(2024)에 공급되는 제어 전압(Vctrl)을 생성함으로써 프로그램 가능 지연 회로(2024)가 DTC의 출력에 적용하는 지연량(amount of delay)을 제어한다. 지연된 DTC 출력은 플립-플롭(2014)에 대한 기준 전압으로서 플립-플롭(2014)에 입력된다.
도 22는 본 발명의 실시 예에 따른 PLL의 기준 전압을 조정하는 방법을 설명하기 위한 순서도(2200)이다.
2202 단계에서, 샘플링된 전압과 기준 전압 사이의 차이를 나타내는 입력 값이 수신된다. 입력 값은 VREF 생성 회로 또는 Vctrl 생성 회로와 같은 전압 생성 회로에 의해 수신될 수 있다. 전술한 바와 같은 아날로그 샘플링/서브 샘플링 프랙셔널-N PLL을 갖는 예에서, 입력 값은 비교기에 의해 생성될 수 있고, 입력 값은 Gm 회로에서 샘플링된 전압과 기준 전압 간의 차이를 나타낸다. 상술한 바와 같은 차지 펌프 PLL을 사용한 예에서, 입력 값은 플립-플롭에 의해 생성될 수 있고, 입력 값은 DTC 출력에서 샘플링된 전압과 기준 전압 간의 차이를 나타낸다. 전술한 바와 같이, 입력된 값은 샘플링된 전압이 기준 전압보다 큰지 또는 샘플링된 전압이 기준 전압보다 작은지에 여부에 따라 +1 또는 -1일 수 있다.
2204 단계에서, 입력 전압에 의해 나타나는 차이에 기초하여 출력 전압을 생성함으로써 기준 전압이 조정된다. 기준 전압은 조정될 수 있고 출력 전압은 VREF 생성 회로 또는 Vctrl 생성 회로와 같은 전압 생성 회로에 의해 발생될 수 있다. 아날로그 샘플링/서브 샘플링 프랙셔널-N PLL의 예에서, 출력 전압은, 조정된 기준 전압을 Gm 회로에서 샘플링된 전압과 비교하여 입력 값을 다시 생성하기 위해 비교기에 입력되는 조정된 기준 전압일 수 있다. 차지 펌프 PLL을 갖는 예에서, 출력 전압은 DTC 출력(예를 들어, 기준 전압)을 지연시키는 프로그램 가능한(programmable) 지연 회로에 의해 수신될 수 있다. 지연된 DTC 출력은, 샘플링된 전압(예를 들어, CLKFB)과 지연된 기준 전압 간의 차이를 나타내는 입력 값을 다시 생성하기 위해 플립-플롭에 입력될 수 있다.
순서도(2200)의 2202 단계 및 2204 단계는, 기준 전압이 샘플링된 전압의 값으로 수렴(converge)할 때까지 반복될 수 있다. 아날로그 샘플링/서브 샘플링 프랙셔널-N PLL에서, 조정된 기준 전압이 Gm 샘플링된 전압 값에 접근함에 따라 2202 단계 및 2204 단계가 반복될 수 있고, 조정된 기준 전압이 Gm 샘플링된 전압과 일치할 때, 종료될 수 있다. 차지 펌프 PLL에서, 2202 단계 및 2204 단계는 지연된 기준 전압이 샘플링된 전압 값에 접근함에 따라 반복될 수 있고, 상기의 단계는 지연된 기준 전압이 샘플링된 전압과 일치할 때 종료될 수 있다.
도 23은 본 발명의 실시 예에 따른 네트워크 환경(2300)에서의 전자 장치(2301)를 도식화한 도면이다.
도 23을 참조하면, 네트워크 환경(2300) 상의 전자 장치(2301)는 제1 네트워크(2398)(예를 들어, 단거리 무선 통신 네트워크)를 통하여 전자 장치(2302)와의 통신할 수 있고, 제2 네트워크(2399)(예를 들어, 장거리 무선 통신 네트워크)를 통하여 전자 장치(2304) 또는 서버(2308)와 통신할 수 있다. 실시 예에 따라, 전자 장치(2301)는 서버(2308)을 통하여 전자 장치(2304)와의 통신을 수행할 수 있다. 전자 장치(2301)는 프로세서(2320), 메모리(2330), 입력 장치(2350), 사운드 출력 장치(2355), 디스플레이 장치(2360), 오디오 모듈(2370), 센서 모듈(2376), 인터페이스 모듈(2377), 햅틱 모듈(2379), 카메라 모듈(2380), 전원 관리 모듈(2388), 배터리(2389), 통신 모듈(2390), 가입자 식별 모듈(2396) 또는 안테나 모듈(2397)을 포함할 수 있다.
실시 예에 따라, 구성요소들 중 적어도 하나(예를 들어, 디스플레이 장치(2360) 또는 카메라 모듈(2380))는 전자 장치(2301)에서 생략되거나, 하나 이상의 다른 구성요소들이 전자 장치(2301)에 부가될 수 있다. 실시 예에 따라, 구성 요소들 중 일부는 단일 집적 회로(IC)로서 구현될 수 있다. 예를 들어, 센서 모듈(2376)(예를 들어, 지문 센서, 홍채 센서 또는 조도 센서)은 디스플레이 장치(2360)(예를 들어, 디스플레이)에 내장될 수 있다.
프로세서(2320)는 프로세서(2320)와 결합된 전자 장치(2301)의 적어도 하나의 다른 구성요소(예를 들어, 하드웨어 또는 소프트웨어)를 제어하기 위해 소프트웨어를 구동할 수 있고, 다양한 데이터 처리 또는 계산을 수행할 수 있다.
실시 예에 따라, 데이터 처리 또는 계산의 일부로서, 프로세서(2320)는 휘발성 메모리(2332)에 다른 구성 요소(예를 들어, 센서 모듈(2376) 또는 통신 모듈(2390))로부터 수신된 명령 또는 데이터를 로드할 수 있다. 다른 실시 예에 따라, 프로세서(2320)는 메인 프로세서(2321)(예를 들어, 중앙 처리 장치(CPU) 또는 애플리케이션 프로세서(AP)) 및 메인 프로세서(2321)와 독립적으로 또는 메인 프로세서(2321)와 함께 동작 가능한 보조 프로세서(2323)(예를 들어, 그래픽 처리 장치(GPU), 이미지 신호 프로세서(ISP), 센서 허브 프로세서 또는 통신 프로세서(CP))를 포함할 수 있다.
부가적으로 또는 대안적으로, 보조 프로세서(2323)는 메인 프로세서(2321)보다 적은 전력을 소비하거나 특정 기능을 실행하도록 구현될 수 있다. 보조 프로세서(2323)는 메인 프로세서(2321)와 별개 또는 그 일부로서 구현될 수 있다.
보조 프로세서(2323)는 메인 프로세서(2321)가 비활성화 상태일 때, 전자 장치(2301)의 구성요소들 중 적어도 하나의 구성 요소(예를 들어, 디스플레이 장치(2360), 센서 모듈(2376) 또는 통신 모듈(2390))와 관련된 기능들 또는 상태들 중 적어도 일부를 메인 프로세서(2321)를 대신하여 제어할 수 있다. 또한, 메인 프로세서(2321)가 활성화 상태일 때, 상기 적어도 하나의 구성 요소와 관련된 기능들 또는 상태들 중 적어도 일부를 메인 프로세서(2321)와 함께 제어할 수 있다.
실시 예에 따라, 보조 프로세서(2323)(예를 들어, 이미지 신호 프로세서 또는 통신 프로세서)는 보조 프로세서(2323)와 기능적으로 관련된 다른 컴포넌트(예를 들어, 카메라 모듈(2380) 또는 통신 모듈(2390))의 일부로서 구현될 수 있다.
메모리(2330)는 전자 장치(2301)의 적어도 하나의 구성요소(예를 들어, 프로세서(2320) 또는 센서 모듈(2376))에 의해 사용되는 다양한 데이터를 저장할 수 있다. 예를 들어, 상기 다양한 데이터는 소프트웨어(예를 들어, 프로그램(2340)) 및 상기 소프트웨어에 관련된 명령에 대한 입력 데이터 또는 출력 데이터를 포함할 수 있다. 메모리(2330)는 휘발성 메모리(2332) 또는 비휘발성 메모리(2334)를 포함할 수 있다.
프로그램(2340)은 소프트웨어로서 메모리(2330)에 저장될 수 있으며, 예시적으로 운영 체제(OS)(2342), 미들웨어(2344) 또는 애플리케이션(2346)을 포함할 수 있다.
입력 장치(2350)는 전자 장치(2301)의 외부(예를 들어, 사용자)로부터 전자 장치(2301)의 다른 구성요소(예를 들어, 프로세서(2320))에 의해 사용될 명령 또는 데이터를 수신할 수 있다. 입력 장치(2350)는 예를 들어, 마이크로폰, 마우스 또는 키보드를 포함할 수 있다.
사운드 출력 장치(2355)는 전자 장치(2301)의 외부로 사운드 신호를 출력할 수 있다. 사운드 출력 장치(2355)는, 예를 들어 스피커 또는 수신기를 포함할 수 있다. 스피커는 멀티미디어 재생 또는 녹음과 같은 일반적인 목적으로 사용될 수 있고, 수신기는 수신 전화 수신에 사용될 수 있다. 실시 예에 따라, 수신기는 스피커와 별개로 구현되거나, 스피커의 일부로서 구현될 수 있다.
디스플레이 장치(2360)는 외부(예를 들어, 사용자)에 정보를 시각적으로 제공할 수 있다.
오디오 모듈(2370)은 사운드를 전기 신호로 변환하거나, 전기 신호를 사운드로 변환할 수 있다. 실시 예에 따라, 오디오 모듈(2370)은 입력 장치(2350)를 통해 사운드를 얻거나 사운드 출력 장치(2355) 또는 외부 전자 장치(예를 들어, 전자 장치(2302))의 헤드폰을 통해 사운드를 출력할 수 있다. 실시 예에 따라, 오디오 모듈은 전자 장치(2301)와 무선으로 결합될 수 있다.
센서 모듈(2376)은 전자 장치(2301)의 동작 상태(예를 들어, 전력 또는 온도) 또는 전자 장치(2301) 외부의 환경 상태(예를 들어, 사용자의 상태)를 검출하고, 검출된 상태에 대응하는 전기 신호 또는 데이터 값을 생성한다. 실시 예에 따라, 센서 모듈(2376)은 제스처 센서, 자이로 센서, 대기압 센서, 자기 센서, 가속 센서, 그립 센서, 근접 센서, 컬러 센서, 적외선(IR) 센서, 생체 인식 센서, 온도 센서, 습도 센서 또는 조도 센서를 포함할 수 있다.
인터페이스(2377)는 전자 장치(2301)가 외부 전자 장치와 직접(예를 들어, 유선으로) 또는 무선으로 결합되도록 사용되는 하나 이상의 특정 프로토콜을 지원할 수 있다. 실시 예에 따라, 인터페이스(2377)는 고선명 멀티미디어 인터페이스(HDMI), 범용 직렬 버스(USB) 인터페이스, 보안 디지털(SD) 카드 인터페이스 또는 오디오 인터페이스를 포함할 수 있다.
연결 단자(2378)는 전자 장치(2301)가 외부 전자 장치(예를 들어, 전자 장치(2302))와 물리적으로 연결될 수 있는 커넥터를 포함할 수 있다. 실시 예에 따라, 연결 단자(2378)는 HDMI 커넥터, USB 커넥터, SD 카드 커넥터 또는 오디오 커넥터(예를 들어, 헤드폰 커넥터)를 포함할 수 있다.
햅틱 모듈(2379)은 전기 신호를 촉각 또는 근 감각을 통해 사용자에 의해 인식될 수 있는 기계적 자극(예를 들어, 진동 또는 움직임) 또는 전기적 자극으로 변환할 수 있다. 실시 예에 따라, 햅틱 모듈(2379)은 모터, 압전 소자 또는 전기 자극기를 포함할 수 있다.
카메라 모듈(2380)은 스틸 이미지(still image) 또는 동영상을 캡처할 수 있다. 실시 예에 따라, 카메라 모듈(2380)은 하나 이상의 렌즈, 이미지 센서, 이미지 신호 프로세서 또는 플래시를 포함할 수 있다.
전력 관리 모듈(2388)은 전자 장치(2301)에 공급 되는 전력을 관리할 수 있다. 실시 예에 따라, 전력 관리 모듈(2388)은 전력 관리 집적 회로(PMIC)의 적어도 하나의 부분으로서 구현될 수 있다.
배터리(2389)는 전자 장치(2301)의 적어도 하나의 구성요소에 전력을 공급할 수 있다. 실시 예에 따라, 배터리(2389)는 충전식이 아닌 일차 전지, 충전식 이차 전지 또는 연료 전지를 포함할 수 있다.
통신 모듈(2390)은 전자 장치(2301)와 외부 전자 장치(예를 들어, 전자 장치(2302), 전자 장치(2304), 또는 서버(2308)) 사이에 직접(예를 들어, 유선) 통신 채널 또는 무선 통신 채널을 설정하는 것을 지원할 수 있고, 설정된 통신 채널을 통해 통신을 수행할 수 있다. 통신 모듈(2390)은 프로세서(2320)(예를 들어, AP)와 독립적으로 동작될 수 있고, 직접(예를 들어, 유선) 통신 또는 무선 통신을 지원하는 하나 이상의 통신 프로세서를 포함할 수 있다. 실시 예에 따라, 통신 모듈(2390)은 무선 통신 모듈(2392)(예를 들어, 셀룰러 통신 모듈, 단거리 무선 통신 모듈, 또는 글로벌 내비게이션 위성 시스템(GNSS) 통신 모듈) 또는 유선 통신 모듈(예를 들어, 근거리 통신망(LAN) 통신 모듈 또는 전력선 통신(PLC) 모듈)을 포함할 수 있다. 상기 통신 모듈들 중 하나는 제1 네트워크(2398)(예를 들어, 블루투스, Wi-Fi와 같은 단거리 근거리 통신 네트워크, 적외선 데이터 협회(IrDA) 표준) 또는 제2 네트워크(2399)(예를 들어, 셀룰러 네트워크, 인터넷과 같은 장거리 통신 네트워크 또는 컴퓨터 네트워크(예를 들어, LAN 또는 광역 네트워크(WAN))를 통해 외부 전자 장치와 통신할 수 있다.
이러한 다양한 타입의 통신 모듈은 단일 구성요소(예를 들어, 단일 IC)로서 구현되거나, 서로 분리된 다수의 구성요소들(예컨대, 다수의 IC들)로서 구현될 수 있다. 무선 통신 모듈(2392)은 가입자 식별 모듈(2396)에 저장된 가입자 정보(예를 들어, 국제 이동 가입자 식별자(IMSI))를 사용하여 통신 네트워크(예를 들어, 제1 네트워크(2398) 또는 제2 네트워크(2399)) 상의 전자 장치(2301)를 식별할 수 있다.
안테나 모듈(2397)은 전자 장치(2301)의 외부(예를 들어, 외부 전자 장치)로 신호 또는 전력을 송신 또는 수신할 수 있다. 실시 예에 따라, 안테나 모듈(2397)은 제1 네트워크(2398) 또는 제2 네트워크(2399)와 같은 통신 네트워크에서 사용되는 통신 방식에 적합한 적어도 하나의 안테나를 포함할 수 있다. 신호 또는 전력은 선택된 적어도 하나의 안테나를 통해 통신 모듈(2390)과 외부 전자 장치 사이에서 송신 또는 수신될 수 있다.
전술한 구성요소들 중 적어도 일부는 상호 결합될 수 있고, inter-peripheral 통신 방식(예를 들어, 버스, 범용 입력 및 출력(예를 들어, GPIO), SPI(Serial Peripheral Interface) 또는 MIPI(Mobile Industry Processor Interface)를 지원할 수 있다.
실시 예에 따라, 커맨드 또는 데이터는 제2 네트워크(2399)와 결합된 서버(2308)를 통해 전자 장치(2301)와 외부 전자 장치(2304) 사이에서 송신 또는 수신될 수 있다. 각각의 전자 장치들(2302 및 2304)은 전자 장치(2301)와 동일한 타입이거나, 상이한 타입의 전자 장치일 수 있다.
실시 예에 따라, 전자 장치(2301)에서 실행될 동작의 전부 또는 일부는 하나 이상의 외부 전자 장치에서 실행될 수 있다. 예를 들어, 전자 장치(2301)가 자동적으로 기능 또는 서비스를 수행하거나, 사용자 또는 다른 장치로부터의 요청에 응답하여, 전자 장치(2301)는 전자 장치(2301)의 기능 또는 서비스를 하나 이상의 외부 전자 장치가 기능 또는 서비스의 적어도 일부를 수행하도록 요청할 수 있다. 요청을 수신하는 하나 이상의 외부 전자 장치는 요구된 기능 또는 서비스의 적어도 일부, 또는 요청에 관련된 부가 기능 또는 부가 서비스를 수행할 수 있고, 전자 장치(2301)로 수행 결과를 전송할 수 있다. 전자 장치(2301)는 결과에 대한 응답의 적어도 일부로서, 결과의 추가 처리를 포함한 정보 또는 추가 처리를 포함하지 않는 정보를 제공할 수 있다. 이를 위해 클라우드 컴퓨팅, 분산 컴퓨팅 또는 클라이언트-서버 컴퓨팅 기술을 사용할 수 있다.
실시 예에 따라, 전자 장치는 다양한 유형의 전자 장치 중 하나일 수 있다. 전자 장치는 예를 들어 휴대용 통신 장치(예를 들어, 스마트폰), 컴퓨터, 휴대용 멀티미디어 장치, 휴대용 의료 장치, 카메라, 착용식 장치 또는 가전 제품을 포함할 수 있다. 본 발명의 실시 예에 따르면, 전자 장치는 상술한 것에 제한되지 않는다.
실시 예에 따라, 컴퓨터에 의해 판독 가능한 저장 매체(예를 들어, 내부 메모리(2336) 또는 외부 메모리(2338))에 저장되는 하나 이상의 명령을 포함하는 소프트웨어(예를 들어, 프로그램(2340))를 구동할 수 있다. 예를 들어, 프로세서(2320)는 저장 매체에 저장된 하나 이상의 명령들 중 적어도 하나를 호출할 수 있고, 호출된 명령의 제어 하에 하나 이상의 다른 구성요소를 사용하거나 사용하지 않고 그것을 실행할 수 있다. 따라서, 호출된 적어도 하나의 명령에 따라 적어도 하나의 기능을 수행하도록 장치가 동작될 수 있다. 하나 이상의 명령어는 컴파일러에 의해 생성된 코드 또는 인터프리터에 의해 실행 가능한 코드를 포함할 수 있다. 기계 판독 가능 저장 매체는 비 일시적 저장 매체의 형태로 제공될 수 있다.
실시 예에 따라, 본 발명이 구현되는 방법은 컴퓨터 프로그램 제품에 포함되어 제공될 수 있다. 컴퓨터 프로그램 제품은 판매자와 구매자 사이의 제품으로 거래될 수 있다. 컴퓨터 프로그램 제품은 기계 판독 가능 저장 매체(예를 들어, CD-ROM)의 형태로 배포되거나, 애플리케이션 저장소(예를 들어, CD-ROM)를 통해 온라인으로 배포(예를 들어, 다운로드 또는 업로드)될 수 있다. 또는 두개의 사용자 장치(예를 들어, 스마트 폰)간에 직접 연결될 수 있다. 온라인으로 배포되는 경우, 컴퓨터 프로그램 제품의 적어도 일부가 일시적으로 생성되거나 제조 업체의 서버의 메모리, 응용 프로그램 저장소의 서버 또는 릴레이 서버와 같은 기계 판독 가능 저장 매체에 임시로 저장될 수 있다.
실시 예에 따라, 상술한 구성요소들의 각 구성(예를 들어, 모듈 또는 프로그램)은 단일 엔티티 또는 다수의 엔티티를 포함할 수 있다. 실시 예에 따라, 상술한 구성요소 중 하나 이상은 생략되거나, 하나 이상의 다른 구성 요소가 추가될 수 있다. 선택적으로 또는 부가적으로, 복수의 구성요소(예를 들어, 모듈 또는 프로그램)가 단일 구성으로 통합될 수 있다. 이 경우, 통합 구성 요소는 통합 이전에 복수의 구성 요소 중 대응하는 구성 요소에 의해 수행되는 것과 동일하거나 유사한 방식으로 복수의 구성 요소 각각의 하나 이상의 기능을 여전히 수행할 수 있다. 실시 예에 따라, 모듈, 프로그램 또는 다른 구성요소에 의해 수행되는 동작은 순차적, 병렬적, 반복적 또는 체험적으로 수행될 수 있다. 또한, 하나 이상의 동작이 다른 순서 또는 동작의 생략을 통해 실행될 수 있고, 더 많은 다른 동작들이 부가될 수 있다.
도 24는 본 발명의 실시 예에 따른 오디오 모듈을 도식화한 도면이다.
도 24를 참조하면, 오디오 모듈(2370)은 예를 들어, 오디오 입력 인터페이스(2410, audio input interface), 오디오 입력 믹서(2420, audio input mixer), 아날로그-디지털 변환기(2430), 오디오 신호 프로세서(2440, audio signal processor), 디지털-아날로그 변환기(2450), 오디오 출력 믹서(2460, audio output mixer), 또는 오디오 출력 인터페이스(2470, audio output interface)를 포함할 수 있다.
오디오 입력 인터페이스(2410)는 입력 장치(2350)의 일부로서 또는 전자 장치(2301)과는 별개로 구성된 마이크로폰(예를 들어, 다이나믹 마이크로폰, 콘덴서 마이크로폰, 또는 피에조 마이크로폰)을 통해 전자 장치(2301)의 외부에서 얻는 소리와 대응되는 오디오 신호를 수신할 수 있다. 예를 들어, 오디오 신호가 외부 전자 장치(2302, 예를 들어, 헤드셋 또는 마이크로폰)에서 수신되는 경우, 오디오 입력 인터페이스(2410)는 접속 단자(2378)를 통해 외부 전자 장치(2302)와 직접 연결되거나, 무선 통신 모듈(2392)을 통해 무선(예를 들어, 블루투스 통신)으로 외부 전자 장치(2302)와 연결되어, 오디오 신호를 수신할 수 있다. 몇몇 실시예에 따르면, 오디오 입력 인터페이스(2410)는 외부 전자 장치(2302)에서 수신된 오디오 신호와 관련된 제어 신호(예를 들어, 입력 버튼을 통해 수신한 볼륨 조절 신호)를 수신할 수 있다. 오디오 입력 인터페이스(2410)는 복수의 오디오 입력 채널을 포함할 수 있고, 복수의 오디오 입력 채널 중 하나와 대응되는 각각 다른 오디오 신호를 수신할 수 있다. 몇몇 실시예에 따르면, 추가적으로 또는 대체적으로, 오디오 입력 인터페이스(2410)는 전자 장치(2301)의 다른 구성요소(예를 들어, 프로세서(2320) 또는 메모리(2330))에서 오디오 신호를 수신할 수 있다.
오디오 입력 믹서(2420)는 입력된 복수의 오디오 신호를 적어도 하나의 오디오 신호로 합성할 수 있다. 예를 들어, 몇몇 실시예에 따르면, 오디오 입력 믹서(2420)는 오디오 입력 인터페이스(2410)를 통해 입력된 복수의 아날로그 오디오 신호를 적어도 하나의 아날로그 오디오 신호로 합성할 수 있다.
아날로그-디지털 변환기(2430)는 아날로그 오디오 신호를 디지털 오디오 신호로 변환할 수 있다. 예를 들어, 몇몇 실시예에 따르면 아날로그-디지털 변환기(2430)는 오디오 입력 인터페이스(2410)를 통해 수신한 아날로그 오디오 신호나, 추가적으로 또는 대체적으로 오디오 입력 믹서(2420)를 통해 합성된 아날로그 오디오 신호를 디지털 오디오 신호로 변환할 수 있다.
오디오 신호 프로세서(2440)는 아날로그-디지털 변환기(2430)를 통해 수신한 디지털 오디오 신호 또는 전자 장치(2301)의 다른 구성요소에서 수신된 디지털 오디오 신호에 대해 다양한 프로세싱을 수행할 수 있다. 예를 들어, 몇몇 실시 예에 따르면, 오디오 신호 프로세서(2440)는 샘플링 레이트(sampling rate)를 변경하거나, 하나 이상의 필터를 적용하거나, 보간(interpolation) 프로세싱을 수행하거나, 주파수 대역폭의 전체 또는 일부를 증폭 또는 감쇠하거나, 노이즈 프로세싱(예를 들어, 노이즈 또는 에코의 감쇠)을 수행하거나, 채널을 변경(예를 들어, 모노/스테레오 사이의 스위칭), 믹싱을 수행하거나, 하나 이상의 디지털 오디오 신호에 대해 특정 신호를 추출할 수 있다. 몇몇 실시예에 따르면, 오디오 신호 프로세서(2440)의 하나 이상의 기능은 이퀄라이저(equalizer)의 형태로 구현될 수 있다.
디지털-아날로그 변환기(2450)는 디지털 오디오 신호를 아날로그 오디오 신호로 변환할 수 있다. 예를 들어, 몇몇 실시예에 따르면, 디지털-아날로그 변환기(2450)는 오디오 신호 프로세서(2440)에 의해 프로세싱된 디지털 오디오 신호나, 전자 장치(2301)의 다른 구성 요소(예를 들어, 프로세서(2320) 또는 메모리(2330))에서 수신한 디지털 오디오 신호를 아날로그 오디오 신호로 변환할 수 있다.
오디오 출력 믹서(2460)는 출력될 복수의 오디오 신호를 적어도 하나의 오디오 신호로 합성할 수 있다. 예를 들어, 몇몇 실시예에 따르면, 오디오 출력 믹서(2460)는 디지털-아날로그 변환기(2450)에 의해 변환된 아날로그 오디오 신호와 다른 오디오 신호(예를 들어, 오디오 입력 인터페이스(2410)를 통해 수신한 아날로그 오디오 신호)를 적어도 하나의 아날로그 오디오 신호로 합성할 수 있다.
오디오 출력 인터페이스(2470)는 디지털-아날로그 변환기(2450)에서 변환된 아날로그 오디오 신호나, 추가적으로 또는 대체적으로 오디오 출력 믹서(2460)에 의해 합성된 아날로그 오디오 신호를 소리 출력 장치(2355)를 통해 전자 장치(2301)의 외부로 출력할 수 있다. 소리 출력 장치(2355)는 예를 들어, 다이나믹 드라이버(dynamic driver), 균형 전기자 드라이버(balanced armature driver)와 같은 스피커 또는 수신기(receiver)를 포함할 수 있다. 이러한 경우, 오디오 출력 인터페이스(2470)는 복수의 스피커의 적어도 일부를 통해 복수의 서로 다른 채널(예를 들어, 스테레오 채널 또는 5.1 채널)을 포함하는 오디오 신호를 출력할 수 있다. 몇몇 실시예에 따르면, 오디오 출력 인터페이스(2470)는 접속 단자(2378)를 통해 외부 전자 장치(2302)(예를 들어, 외부 스피커 또는 헤드셋)와 직접 연결되거나, 무선 통신 모듈(2392)을 통해 외부 전자 장치(2302)와 무선으로 연결되어, 오디오 신호를 출력할 수 있다.
몇몇 실시예에 따르면, 오디오 모듈(2370)은 오디오 입력 믹서(2420) 또는 오디오 출력 믹서(2460)를 별도로 포함하지 않고, 오디오 신호 프로세서(2440)의 적어도 하나의 기능을 이용하여 복수의 디지털 오디오 신호를 합성함으로써, 적어도 하나의 디지털 오디오 신호를 생성할 수 있다.
몇몇 실시예에 따르면, 오디오 모듈(2370)은 오디오 입력 인터페이스(2410)를 통해 입력된 아날로그 오디오 신호 또는 오디오 출력 인터페이스(2470)를 통해 출력될 오디오 신호를 증폭하는 오디오 증폭기(예를 들어, 스피커 증폭 회로)를 포함할 수 있다. 몇몇 실시예에 따르면, 오디오 증폭기는 오디오 모듈(2370)과 별개의 모듈로서 구현될 수 있다.
도 25는 본 발명의 실시 예에 따른 프로그램을 도식화한 도면이다.
도 25를 참조하면, 프로그램(2340)은 전자 장치(2301), 미들웨어(2344) 또는 OS(2342)에서 실행 가능한 애플리케이션(2346)의 하나 이상의 리소스를 제어하는 *?*OS(2342)를 포함할 수 있다. 실시 예에 따라, OS(2342)는 Windows®, Symbian®, Tizen® 또는 BadaTM를 포함할 수 있다. 실시 예에 따라, 프로그램(2340)의 적어도 한 파트는 제조 중에 전자 장치(501) 상에 미리 로딩되거나 외부 전자 장치(예를 들어, 전자 장치(2302 또는 2304) 또는 서버(2308))에 의하여 사용자가 사용하는 동안 다운로드되거나 업데이트될 수 있다.
OS(2342)는 전자 장치(2301)의 하나 이상의 시스템 리소스(예를 들어, 프로세스, 메모리 또는 전원)의 관리(예를 들어, 할당 또는 할당 해제)를 제어할 수 있다. 부가적 또는 대안적으로, OS(2342)는 입력 장치(2350), 사운드 출력 장치(2355), 디스플레이 장치(2360), 오디오 모듈(2370), 센서 모듈(2376), 인터페이스(2377), 햅틱 모듈(2379), 카메라 모듈(2323), 전력 관리 모듈(2388), 배터리(2389), 통신 모듈(2390), 가입자 식별 모듈(2396) 또는 안테나 모듈(2397) 등의 전자 장치(2301)의 다른 하드웨어 장치를 구동하기 위한 하나 이상의 드라이버 프로그램을 포함할 수 있다.
미들웨어(2344)는 전자 장치(2301)의 하나 이상의 리소스로부터 제공된 기능 또는 정보가 애플리케이션(2346)에 의해 사용될 수 있도록 다양한 기능을 애플리케이션(2346)에 제공할 수 있다. 실시 예에 따라, 미들웨어(2344)는 응용 관리자(2501), 윈도우 관리자(2503), 멀티미디어 관리자(2505), 자원 관리자(2507), 전원 관리자(2509), 데이터베이스 관리자(2511), 패키지 관리자(2513), 연결 관리자(2515), 알림 관리자(2517), 그래픽 매니저(2521), 보안 매니저(2523), 전화 매니저(2525) 또는 음성 인식 매니저(2527)를 포함할 수 있다.
실시 예에 따라, 애플리케이션 관리자(2501)는 애플리케이션(2346)의 라이프 사이클을 관리할 수 있다. 실시 예에 따라, 윈도우 관리자(2503)는 스크린 상에 사용되는 하나 이상의 그래픽 사용자 인터페이스(GUI)를 관리할 수 있다. 실시 예에 따라, 멀티미디어 관리자(2505)는 미디어 파일들을 재생하는데 사용될 하나 이상의 포맷들을 식별할 수 있고, 하나 이상의 포맷들로부터 선택된 대응 포맷에 적합한 코덱을 사용하여 미디어 파일들 중 대응하는 하나를 인코딩 또는 디코딩할 수 있다. 실시 예에 따라, 리소스 관리자(2507)는 애플리케이션(2346)의 소스 코드 또는 메모리(2330)의 메모리 공간을 관리할 수 있다. 실시 예에 따라, 전력 관리자(2509)는 배터리(2389)의 용량, 온도 또는 전력을 관리하고, 배터리(2389)의 용량, 온도 또는 전력의 대응하는 정보에 적어도 부분적으로 기초하여 전자 장치(2301)의 동작을 위해 사용될 관련 정보를 제공할 수 있다. 실시 예에 따라, 전력 관리자(2509)는 전자 장치(2301)의 입/출력 시스템(BIOS)에 저장될 수 있다.
실시 예에 따라, 데이터베이스 관리자(2511)는 애플리케이션(2346)에 의해 사용될 데이터베이스를 생성, 검색 또는 변경할 수 있다. 실시 예에 따라, 패키지 관리자(2513)는 패키지 파일 형식으로 배포된 애플리케이션의 설치 또는 업데이트를 관리할 수 있다. 실시 예에 따라, 연결성 관리자(2515)는 전자 장치(2301)와 외부 전자 장치 사이의 무선 접속 또는 직접 접속을 관리할 수 있다. 실시 예에 따라, 통지 관리자(2517)는 지정된 이벤트(예를 들어, 착신 호출, 메시지 또는 경고)의 발생을 사용자에게 통지하는 기능을 제공할 수 있다. 실시 예에 따라, 위치 관리자(2519)는 전자 장치(2301)상의 위치 정보를 관리할 수 있다. 실시 예에 따라, 그래픽 관리자(2521)는 사용자에게 제공될 하나 이상의 그래픽 효과 또는 하나 이상의 그래픽과 관련된 사용자 인터페이스를 관리할 수 있다.
실시 예에 따라, 보안 관리자(2523)는 시스템 보안 또는 사용자 인증을 제공할 수 있다. 실시 예에 따라, 통화 관리자(2525)는 전자 장치(2301)에 의하여 제공되는 음성 통화 기능 또는 영상 통화 기능을 관리할 수 있다. 실시 예에 따라, 음성 인식 관리자(2527)는 음성 데이터에 기초하여 변환된 음성 데이터 또는 텍스트 데이터의 적어도 일부에 기초하여 전자 장치(2301)에서 실행될 기능에 대응하는 커맨드를 서버(2308)에 송신하고, 서버(2308)로부터 수신할 수 있다.
실시 예에 따라, 미들웨어(2344)는 몇몇 기존 구성요소를 동적으로 삭제하거나 새로운 구성요소를 추가할 수 있다. 실시 예에 따라, 미들웨어(2344)의 적어도 일부는 OS(2342)의 일부로서 포함되거나 OS(2342)와 별개의 다른 소프트웨어로 구현될 수 있다.
실시 예에 따라, 애플리케이션(2346)은 홈 애플리케이션(2551), 다이얼 애플리케이션(2553), SMS/MMS 애플리케이션(2555), 인스턴트 메시지(IM) 애플리케이션(2557), 브라우저 애플리케이션(2559), 카메라 애플리케이션(2561), 경보 애플리케이션(2563), 컨텍트 애플리케이션(2565), 음성 인식 애플리케이션(2567), 이메일 애플리케이션(2569), 캘린더 애플리케이션(2571), 미디어 플레이어 애플리케이션(2573), 앨범 애플리케이션(2575), 시계 애플리케이션(2577), 건강 애플리케이션(2579)(예를 들어, 운동 정보 또는 혈당과 같은 생체 정보 측정), 환경 정보 애플리케이션(2581)(예를 들어, 공기압, 습도 또는 온도 정보 측정)을 포함할 수 있다.
실시 예에 따라, 애플리케이션(2346)은 전자 장치(2301)와 외부 전자 장치 간의 정보 교환을 지원할 수 있는 정보 교환 애플리케이션을 더 포함할 수 있다. 예를 들어, 정보 교환 애플리케이션은 지정된 정보(예를 들어, 전화, 메시지 또는 알림)를 외부 전자 장치 또는 외부 전자 장치를 관리하도록 설정된 장치 관리 애플리케이션으로 전송하도록 구성된 통지 중계 애플리케이션을 포함할 수 있다. 통지 중계 애플리케이션은 전자 장치(2301)의 다른 애플리케이션(예를 들어, 이메일 애플리케이션(2569))에서의 특정 이벤트(예를 들어, 이메일 수신)의 발생에 대응하는 통지 정보를 외부 전자 디바이스로 전송할 수 있다. 부가적 또는 대안으로, 통지 중계 어플리케이션은 외부 전자 장치로부터 통지 정보를 수신하여 전자 장치(2301)의 사용자에게 통지 정보를 제공할 수 있다.
장치 관리 어플리케이션(미도시)은 외부 전자 장치 또는 그 일부 구성 요소의 전력(예를 들어, 켜기 또는 끄기) 또는 기능(예를 들어, 밝기, 해상도 또는 초점 조정)을 제어할 수 있다. 외부 전자 장치 또는 다른 구성요소(예를 들어, 외부 전자 장치의 디스플레이 장치 또는 카메라 모듈)에 연결될 수 있다. 장치 관리 애플리케이션은 부가적 또는 대안으로, 외부 전자 장치에서 실행 중인 애플리케이션의 설치, 삭제 또는 업데이트를 지원할 수 있다.
도 26은 본 발명의 실시 예에 따른 전자 장치(2301)의 무선 통신 모듈(2392), 전원 관리 모듈(2388) 및 안테나 모듈(2397)을 도식화한 도면이다.
도 26을 참조하면, 무선 통신 모듈(2392)은 MST(Magnetic Secure Transmission) 통신 모듈(2610) 또는 NFC(Near-Field Communication) 모듈(2630)을 포함할 수 있고, 전력 관리 모듈(2388)은 무선 충전 모듈(2650)을 포함할 수 있다. 이 경우, 안테나 모듈(2397)은 MST 통신 모듈(2610)에 연결된 MST 안테나(2697-1), NFC 통신 모듈에 연결된 NFC 안테나(2697-3), 및 무선 충전 모듈(2650)에 연결된 무선 충전 안테나(2697-5)를 포함하는 복수의 안테나들을 포함할 수 있다. 위에서 설명된 컴포넌트들의 설명은 도 23과 관련하여 간략하게 설명되거나 생략된다.
MST 통신 모듈(2610)은 프로세서(2320)로부터의 카드(예를 들어, 신용카드) 정보와 같은 제어 정보 혹은 지불 정보를 포함하는 신호를 수신할 수 있고, 수신된 신호에 대응한 자기 신호를 생성하고, MST 안테나(2697-1)를 통해 생성된 자기 신호를 외부 전자 장치(2302)(예를 들어, POS(Point-Of-Sale) 장치)에 전송할 수 있다. 자기 신호를 생성하기 위해, 일 실시예에 따라, MST 통신 모듈(2610)은 MST 안테나(2697-1)에 연결된 하나 이상의 스위치를 포함하는 스위칭 모듈을 포함할 수 있고, 수신된 신호에 따라 MST 안테나(2697-1)에 공급되는 전압 또는 전류의 방향을 바꾸는 스위칭 모듈을 제어할 수 있다. 전압 또는 전류의 방향 변화는 MST 안테나(2697-1)로부터 방출된 자기 신호(예를 들어, 자기장)의 방향이 그에 따라 변하도록 한다. 외부 전자 장치(2302)에서 검출되면, 방향이 변화하는 자기 신호는 수신된 신호와 관련된 카드 정보에 대응하는 자기 카드가 전자 장치(2302)의 카드 리더기를 통해 읽혀질 때 발생되는 자기장과 유사한 효과(예를 들어, 파형)를 유발할 수 있다. 일 실시예에 따르면, 예를 들어, 전자 장치(2302)에 의해 자기 신호 형태로 수신된 지불 관련 정보 및 제어 신호는 네트워크(2399)를 통해 외부 서버(2308)(예를 들어, 지불 서버)로 더 전송될 수 있다.
NFC 통신 모듈(2630)은 프로세서(2320)로부터 카드 정보와 같은 제어 정보 또는 지불 정보를 포함하는 신호를 획득하고, 획득된 신호를 NFC 안테나(2697-3)를 통해 외부 전자 장치(2302)로 전송할 수 있다. 일 실시예에 따라, NFC 통신 모듈(2630)은 NFC 안테나(2697-3)를 통해 외부 전자 기기(2302)로부터 송신된 신호를 수신할 수 있다.
무선 충전 모듈(2650)은 무선 충전 안테나(2697-5)를 통해 외부 전자 장치(2302)(예를 들어, 셀룰러 폰 또는 웨어러블 장치)에 전력을 무선으로 송신할 수 있고, 또는 외부 전자 장치(2302)(예를 들어, 무선 충전 장치)로부터 무선으로 전력을 수신할 수 있다. 무선 충전 모듈(2650)은, 예를 들어, 자기 공명 방식 또는 자기 유도 방식을 포함하는 다양한 무선 충전 방식 중 하나 이상을 지원할 수 있다.
일 실시예에 따라, MST 안테나(2697-1), NFC 안테나(2697-3), 또는 무선 충전 안테나(2697-5)의 일부는 그들의 방사기의 적어도 일부를 공유할 수 있다. 예를 들어, MST 안테나(2697-1)의 방사체는 NFC 안테나(2697-3) 또는 무선 충전 안테나(2697-5)의 방사체로 사용될 수 있으며, 그 반대의 경우도 가능하다. 이 경우, 안테나 모듈(2397)은 안테나들(2697-1, 2697-3, 및 2697-5)의 적어도 일부를 선택적으로 연결(예를 들어, 닫음) 또는 연결 해제(예를 들어, 열림)하기 위해 구성된 스위칭 회로를 포함할 수 있다(예를 들어, 무선 통신 모듈(2392)(예를 들어, MST 통신 모듈(2610) 또는 NFC 통신 모듈(2630)) 또는 전력 관리 모듈(예를 들어, 무선 충전 모듈(2650)). 예를 들어, 전자 장치(2301)가 무선 충전 기능을 사용할 때, NFC 통신 모듈(2630) 또는 무선 충전 모듈(2650)은 NFC 안테나(2697-3) 및 NFC 안테나(2697-3)로부터의 무선 충전 안테나(2697-5)에 의해 공유되는 방사체의 적어도 일부를 일시적으로 차단하기 위해, 그리고 무선 충전 안테나(2697-5)와 함께 방사체들의 적어도 일부를 연결하기 위해 스위칭 회로를 제어할 수 있다.
본 발명의 실시 예에 따른 예시적인 실시 예가 본 명세서에 구체적으로 설명되고 예시되었지만, 다양한 변형 및 변경된 예가 당업자에게 명백할 것이다. 따라서, 본 발명의 실시 예에 따라 구성된 장치, 시스템 및 방법은 본 명세서에 구체적으로 설명된 예 이외에 구현될 수 있다는 것을 이해해야 한다. 또한, 본 발명의 범위는 후술되는 청구 범위 및 그 등가물에 의하여 정의된다.
1100: 전자 회로 1102: 전압-전류(Gm) 회로
1104: 아날로그 루프 필터 1106: VCO
1108: 샘플링 스위치 1110: 샘플링 커패시터
1112: 램프 생성기 1114: DTC
1116: 피드백 분배기 1120: DTC 이득 교정 회로
1122: DTC 코드 워드 생성 회로 1124: 전압 생성 회로

Claims (20)

  1. 전압 생성 회로에서, 샘플링된 전압 및 기준 전압 간의 차이인 입력 값을 수신하는 단계; 및
    상기 전압 생성 회로에서, 상기 입력 값에 기초하여 출력 전압을 생성함으로써, 상기 기준 전압을 조정하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    상기 기준 전압을 조정하는 단계는, 상기 기준 전압이 상기 샘플링된 전압으로 수렴(converge)할 때까지 수행되는 방법.
  3. 제1항에 있어서,
    상기 전압 생성 회로에서 출력된 상기 출력 전압을 상기 기준 전압으로서 비교기에 입력하는 단계를 더 포함하는 방법.
  4. 제3항에 있어서,
    상기 비교기에서, 상기 샘플링된 전압 및 상기 조정된 기준 전압의 차이인 출력 값을 출력하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 기준 전압을 조정하는 단계는,
    상기 입력 값에 따른 기정의된(predefined) 단계 값(step value)에 의해 상기 기준 전압의 값을 증가시키는 단계를 더 포함하는 방법.
  6. 제5항에 있어서,
    상기 전압 생성 회로에서, 연속적으로 반복되는 입력 값의 수에 기초하여 상기 기정의된 단계 값을 변경하는 단계를 더 포함하는 방법.
  7. 제1항에 있어서,
    지연 회로에서, 상기 전압 생성 회로로부터 수신한 상기 출력 전압에 기초하여 상기 기준 전압을 지연(delaying)시키는 단계를 더 포함하는 방법.
  8. 제7항에 있어서,
    상기 지연된 기준 전압을 상기 지연 회로로부터 플립-플롭(flip-flop)에 입력하는 단계를 더 포함하는 방법.
  9. 제8항에 있어서,
    상기 플립-플롭에서, 상기 샘플링된 전압 및 상기 지연된 기준 전압의 차이인 출력 값을 출력하는 단계를 더 포함하는 방법.
  10. 제1항에 있어서,
    상기 샘플링된 전압은, 위상 동기 루프(phase locked loop) 내의 전압-전류 회로(voltage to current circuit)의 입력단에서 샘플링되는 방법.
  11. 전압 생성 회로를 포함하되,
    상기 전압 생성 회로는, 샘플링된 전압 및 기준 전압 간의 차이인 입력 값을 수신하고, 상기 입력 값에 기초하여 출력 전압을 생성함으로써 상기 기준 전압을 조정하는 전자 회로.
  12. 제11항에 있어서,
    상기 전압 생성 회로는, 상기 기준 전압이 상기 샘플링된 전압으로 수렴할 때까지 상기 기준 전압을 조정하는 전자 회로.
  13. 제11항에 있어서,
    상기 샘플링된 전압 및 상기 기준 전압의 차이인 상기 입력 값을 생성하는 비교기로서, 상기 전압 생성 회로로부터 출력되는 상기 출력 전압을 상기 기준 전압으로서 입력받는 비교기를 더 포함하는 전자 회로.
  14. 제13항에 있어서,
    상기 비교기는, 상기 샘플링된 전압 및 상기 조정된 기준 전압의 차이인 출력 값을 출력하는 전자 회로.
  15. 제11항에 있어서,
    상기 전압 생성 회로는, 상기 입력 값에 따른 기정의된 단계 값에 의해 상기 기준 전압의 값을 증가시키는 전자 회로.
  16. 제15에 있어서,
    상기 전압 생성 회로는, 연속적으로 반복되는 입력 값의 수에 기초하여 상기 기정의된 단계 값을 변경하는 전자 회로.
  17. 제11항에 있어서,
    상기 전압 생성 회로로부터 상기 출력 전압을 수신하고, 상기 출력 전압에 기초하여 상기 기준 전압을 지연시키는 지연 회로를 더 포함하는 전자 회로.
  18. 제17항에 있어서,
    상기 지연 회로로부터 상기 지연된 기준 전압을 수신하는 플립-플롭을 더 포함하는 전자 회로.
  19. 제11항에 있어서,
    상기 샘플링된 전압은, 위상 동기 루프 내의 전압-전류 회로의 입력단에서 샘플링되는 전자 회로.
  20. 제11항에 있어서,
    상기 샘플링 전압은, 차지 펌프 위상 동기 회로로부터 샘플링되는 전자 회로.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11017184B2 (en) * 2018-10-26 2021-05-25 Sendyne Corporation Runtime-calibratable analog computing system and methods of use
US11063599B2 (en) * 2019-04-23 2021-07-13 Samsung Electronics Co., Ltd Apparatus and method for automatic search of sub-sampling phase locked loop (SS-PLL) locking acquisition
US11070177B2 (en) * 2019-09-06 2021-07-20 Cirrus Logic, Inc. Minimizing crossover distortion in a class B current driver
KR20210042748A (ko) * 2019-10-10 2021-04-20 삼성전자주식회사 Pll 회로 및 이를 포함하는 클록 발생기
US11431345B2 (en) * 2019-12-03 2022-08-30 Cirrus Logic, Inc. Data conversion
US10965297B1 (en) * 2020-03-03 2021-03-30 Samsung Electronics Co., Ltd Sigma-delta modulation quantization error reduction technique for fractional-N phase-locked loop (PLL)
US11223362B2 (en) * 2020-05-14 2022-01-11 Mediatek Inc. Phase-locked loop circuit and digital-to-time convertor error cancelation method thereof
US11018688B1 (en) * 2020-06-08 2021-05-25 Samsung Electronics Co., Ltd. DTC device and method based on capacitive DAC charging
US11296710B2 (en) * 2020-08-24 2022-04-05 Qorvo Us, Inc. Digital subsampling PLL with DTC-based SAR phase estimation
KR20220039111A (ko) * 2020-09-21 2022-03-29 삼성전자주식회사 위상 고정 루프 장치 및 이의 동작 방법
JP2022052507A (ja) * 2020-09-23 2022-04-04 キオクシア株式会社 半導体集積回路、電子機器、および周波数検知方法
EP4203313A4 (en) * 2020-11-16 2024-03-20 Changxin Memory Tech Inc GENERATION CIRCUIT AND METHOD FOR GENERATION OF PULSE SIGNAL AND MEMORY
US11509319B2 (en) 2020-12-08 2022-11-22 Cisco Technology, Inc. Low integral non-linearity digital-to-time converter for fractional-N PLLS
US11962261B2 (en) 2021-04-14 2024-04-16 Cirrus Logic, Inc. Cross-over distortionless pulse-width modulated (PWM)/linear motor control system
CN113552793B (zh) * 2021-07-26 2022-04-05 大连理工大学 一种自校准的高精度数字时间转换电路
US11949321B2 (en) 2021-10-26 2024-04-02 Cirrus Logic, Inc. Pre-biased mode switching in system having selectable pulse-width modulated (PWM) and linear operation
US11716087B1 (en) * 2022-01-24 2023-08-01 Cisco Technology, Inc. Calibration loop for differential sub-sampling phase detector in sub-sampling phase locked loop
CN114189249B (zh) * 2022-02-14 2022-05-17 微龛(广州)半导体有限公司 开环小数分频器及时钟系统
CN114696821B (zh) * 2022-06-02 2022-08-30 绍兴圆方半导体有限公司 基于周期-周期增益校正的开环小数分频器和时钟系统
US11901906B1 (en) * 2022-08-15 2024-02-13 Cisco Technology, Inc. Hybrid fractional-N sampling phase locked loop (PLL) with accurate digital-to-time converter (DTC) calibration
US11940827B1 (en) 2022-12-09 2024-03-26 Cirrus Logic International Semiconductor Ltd. Management of path selection in a multi-path control system
CN117176142A (zh) * 2023-08-30 2023-12-05 上海钫铖微电子有限公司 鲁棒的比例积分采样型锁相环

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120280731A1 (en) * 2011-05-06 2012-11-08 Tsinghua University Phase-locked-loop circuit including digitally-controlled oscillator
US20130063191A1 (en) * 2011-09-14 2013-03-14 Rambus Inc. Methods and Circuits for Duty-Cycle Correction
US20170012638A1 (en) * 2015-07-07 2017-01-12 Kabushiki Kaisha Toshiba Analog-to-digital converter, radiation detector and wireless receiver

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57162110A (en) * 1981-03-26 1982-10-05 Sony Corp Disk reproducing device
WO1993003545A1 (en) 1991-08-06 1993-02-18 Seiko Epson Corporation Phase synchronizing circuit
US6674998B2 (en) 2000-10-02 2004-01-06 Intersil Americas Inc. System and method for detecting and correcting phase error between differential signals
US7042972B2 (en) 2003-04-09 2006-05-09 Qualcomm Inc Compact, low-power low-jitter digital phase-locked loop
US7683683B1 (en) * 2007-08-06 2010-03-23 Marvell International Ltd. Frequency doubler with duty-cycle correction and associated methods
CN102006073B (zh) 2010-12-24 2012-08-01 复旦大学 一种快速收敛多通道时间交织模数转换器及其校准系统
WO2012106464A1 (en) 2011-02-04 2012-08-09 Marvell World Trade Ltd. REFERENCE CLOCK COMPENSATION FOR FRACTIONAL-N PHASE LOCK LOOPS (PLLs)
KR101749583B1 (ko) * 2011-05-30 2017-06-21 삼성전자주식회사 시간차 가산기, 시간차 누산기, 시그마-델타 타임 디지털 변환기, 디지털 위상 고정 루프 및 온도 센서
US8994573B2 (en) 2013-03-15 2015-03-31 Intel Mobile Communications GmbH Digital-to-time converter and calibration of digital-to-time converter
US9379719B1 (en) * 2015-03-31 2016-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Phase locked loop device
CN106209104A (zh) * 2015-05-27 2016-12-07 松下知识产权经营株式会社 模数转换器
EP3119000B1 (en) 2015-07-17 2018-03-28 Stichting IMEC Nederland All digital phase locked loop
US9740175B2 (en) 2016-01-18 2017-08-22 Marvell World Trade Ltd. All-digital phase locked loop (ADPLL) including a digital-to-time converter (DTC) and a sampling time-to-digital converter (TDC)
US9588497B1 (en) * 2016-07-27 2017-03-07 Silicon Laboratories Inc. Differential voltage-controlled oscillator analog-to-digital converter using input-referred offset
CN107005244B (zh) * 2017-02-08 2020-05-05 香港应用科技研究院有限公司 通过溢出计数器的减少计数使用查找表搜索的直接调制合成器的增益校准

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120280731A1 (en) * 2011-05-06 2012-11-08 Tsinghua University Phase-locked-loop circuit including digitally-controlled oscillator
US20130063191A1 (en) * 2011-09-14 2013-03-14 Rambus Inc. Methods and Circuits for Duty-Cycle Correction
US20170012638A1 (en) * 2015-07-07 2017-01-12 Kabushiki Kaisha Toshiba Analog-to-digital converter, radiation detector and wireless receiver

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