JP2012178808A - Ｐｌｌ回路 - Google Patents

Abstract

【課題】Ｔｒａｃｋｉｎｇバンクの最小１ｂｉｔ以下の周波数分解能を実現でき、かつＣ／Ｎ特性の劣化を防止できるＰＬＬ回路を提供することを目的とする。
【解決手段】ＰＬＬ回路１０１は、デジタル信号の値で周波数を離散的に調整し、微小周波数を１のアナログ信号の電圧値で調整し、所望の周波数の出力信号を出力する発振器１０と、基準信号と発振器１０の出力信号との位相差及び周波数差を表すデジタル値を出力する比較器１１と、比較器１１の出力するデジタル値を複数のデジタル信号として出力するループフィルタ４４と、ループフィルタ４４が出力する前記デジタル信号のうち発振器１０で微小周波数の調整に対応する１のデジタル信号が直接入力され、入力されたデジタル信号をアナログ信号に変換するデジタルアナログ変換器１３と、デジタルアナログ変換器１３からのアナログ信号の高周波成分を除去するローパスフィルタ１４と、を備える。
【選択図】図４

Description

本発明は、基準信号に基づいて所望の周波数の信号を出力するＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関する。

無線通信回路の周波数シンセサイザやクロック生成回路においてＰＬＬ回路が用いられている。近年、低電源電圧での動作が可能であり、チップサイズを縮小できるオールデジタルＰＬＬ（ＡＤＰＬＬ）回路が研究されている（例えば、非特許文献１を参照。）。図１は、ＡＤＰＬＬ回路を説明する図である。

ＡＤＰＬＬ回路は、アナログＰＬＬ回路の電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｏｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）の代替として可変周波数発振器（ＤＣＯ：Ｄｉｇｉｔａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）を備える。ＤＣＯは、図２のようなバラクタ（可変容量ダイオード）配列を持ち、発振周波数を２進数コードで制御することができる。

ここで、ＤＣＯの発振周波数が広帯域で、切り替え周波数間隔が小さい場合は、バラクタのｂｉｔ数が実現不可能なほど多くなることがある。そこで、図３のような段階的なステップで周波数範囲を小さくし、周波数分解能を改善する方法（ディスクリートチューニング）で、実現可能なバラクタ配列を構成することができる。例えば、図２では、２進数コードが入力される複数のバンクを持つバラクタ配列である。第一バンクは４００ＭＨｚの可変範囲で２３１６ｋＨｚの周波数間隔でロックができ、第二バンクは１１８ＭＨｚの可変範囲で４６１ｋＨｚの周波数間隔でロックができ、第三バンクは１．５ＭＨＺの可変範囲で、２３ｋＨｚの周波数間隔でロックができる。第一バンク、第二バンク、第三バンクは、それぞれＰＶＴバンク、Ａｃｑｕｉｓｉｔｉｏｎバンク、Ｔｒａｃｋｉｎｇバンクと呼ばれることがある。そして、第三バンクの１ｂｉｔにあたるバラクタサイズが基本的に最小サイズになる。

ＰＬＬ回路への要求として、上記第三バンクでロックできる周波数間隔より狭い間隔の周波数でロックすることが求められることもある。この場合、第四バンクのバラクタを利用するフラクショナル方式を採用する。第四バンクは、Ｔｒａｃｋｉｎｇ（ｆｒａｃｔｉｏｎａｌ）バンクと呼ばれることがある。第四バンクの複数のｂｉｔを時間平均で高速ディザリンクすることで周波数分解能を改善できる。具体的には、図１のＡＤＰＬＬ回路において、下位ビットとなるＴｒａｃｋｉｎｇ ｂｉｔｓ（ｆｒａｃ）をΣΔ変調器で時間平均してＤＣＯに入力する。時間平均したＴｒａｃｋｉｎｇ ｂｉｔｓ（ｆｒａｃ）の値と１ｂｉｔの値との比Ｎで調整可能な周波数間隔を決定できる。例えば、Ｎ＝２３であれば、第四バンクは１ｋＨｚの周波数間隔でロックができる。なお、ΣΔ変調器はＤＣＯの出力（ＣＫＶ）を動作クロックとして使用している。

"ＡＬＬ−ＤＩＧＩＴＡＬ ＦＲＥＱＵＥＮＣＹ ＳＹＮＴＨＥＺＳＩＺＥＲ ｉｎ ＤＥＥＰ−ＳＵＢＭＩＣＲＯＮ ＣＭＯＳ" Ｒｏｂｅｒｔ Ｂｏｇｄａｎ Ｓｔａｓｚｅｗｓｋｉ／Ｐｏｒａｓ Ｔ．Ｂａｌｓａｒａ 著

しかし、ΣΔ変調器を利用するフラクショナル方式のＡＤＰＬＬ回路は、フラクショナルスプリアスを平均化してスプリアスレベルを下げることはできるが、ノイズフロアが上がるため、搬送波対雑音（Ｃ／Ｎ）特性の改善という課題がある。そこで、本発明は、前記課題を解決するために、Ｔｒａｃｋｉｎｇバンクの最小１ｂｉｔ以下の周波数分解能を実現でき、かつＣ／Ｎ特性の劣化を防止できるＰＬＬ回路を提供することを目的とする。

上記目的を達成するために、本発明に係るＰＬＬ回路は、上位ｂｉｔが入力されるＰＶＴバンク、Ａｃｑｕｉｓｉｔｉｏｎバンク、Ｔｒａｃｋｉｎｇバンクのバラクタをデジタルコード制御とし、下位ｂｉｔであるＴｒａｃｋｉｎｇ ｂｉｔｓ（ｆｒａｃ）をＤＡコンバータ（Ｄ／Ａ）でＶＣＯコントロール電圧に変換してバラクタを制御することとした。

具体的には、本発明に係るＰＬＬ回路は、少なくとも１のデジタル信号の値で周波数を離散的に調整し、前記デジタル信号で調整する周波数より細かい微小周波数を１のアナログ信号の電圧値で調整し、所望の周波数の出力信号を出力する発振器と、
基準信号と前記発振器の出力信号との位相差及び周波数差を表すデジタル値を出力する比較器と、
前記比較器の出力するデジタル値を演算するとともに、高周波成分を除去し、複数のデジタル信号として出力する演算器と、
前記演算器が出力する前記デジタル信号のうち前記発振器で前記微小周波数の調整に対応する１の前記デジタル信号が直接入力され、入力された前記デジタル信号を前記アナログ信号に変換するデジタルアナログ変換器と、
前記デジタルアナログ変換器からの前記アナログ信号の高周波成分を除去し、前記発振器へ入力するローパスフィルタと、
を備える。

本発明に係るＰＬＬ回路は、微小周波数をアナログ電圧値で制御する。具体的には、下位ｂｉｔをΣΔ変調器で時間平均するのではなく、下位ｂｉｔをＤ／Ａ変換器でアナログ電圧値に変換してバラクタに入力する。本ＰＬＬ回路は、ΣΔ変調器が不要であるため、ΣΔ変調器によるＣ／Ｎ特性の劣化が無い。従って、本発明は、Ｔｒａｃｋｉｎｇバンクの最小１ｂｉｔ以下の周波数分解能を実現でき、かつＣ／Ｎ特性の劣化を防止できるＰＬＬ回路を提供することができる。

本発明に係るＰＬＬ回路の前記発振器は、前記アナログ信号の電圧値で１のバラクタを調整することを特徴とする。下位ｂｉｔが入力されるバラクタの数を１つに低減することができるため、発振器を小型化できる。具体的には、１４〜１６ｂｉｔ程度分のバラクタを低減できる。

本発明に係るＰＬＬ回路の前記デジタルアナログ変換器は、前記基準信号が入力され、前記基準信号で動作することを特徴とする。ΣΔ変調器が不要であるため、デジタルアナログ変換器へ（リタイミングされた）基準信号を入力することができる。基準信号は出力信号／分周数の周波数なので、ΣΔ変調器を出力信号で動作させることに比べて、消費電流の削減が見込める。

本発明に係るＰＬＬ回路の前記発振器は第一筐体にあり、前記比較器、前記演算器及びデジタルアナログ変換器は第二筐体にあり、前記ローパスフィルタは前記第一筐体又は第二筐体にあり、前記第一筐体と前記第二筐体とを前記デジタル信号及び前記アナログ信号を伝送するケーブルで接続したことを特徴とする。

業務用無線などの高Ｃ／Ｎを要求されるＰＬＬ回路の場合、比較器や演算器を１つのＩＣとし、発振器をＩＣの外付け部品とすることがある。しかし、ＡＤＰＬＬ回路の場合、ΣΔ変調器を備えている。ΣΔ変調器とＤＣＯとを切り離すことができず、高Ｃ／Ｎを要求する業務用無線機にＡＤＰＬＬ回路を搭載することは困難であった。本ＰＬＬ回路は、ΣΔ変調器を持たないため、上位ｂｉｔのデジタル信号と下位ｂｉｔのアナログ信号を外部にあるＶＣＯに出力ができ、高Ｃ／Ｎを要求する業務用無線機にも搭載可能である。

本発明は、Ｔｒａｃｋｉｎｇバンクの最小１ｂｉｔ以下の周波数分解能を実現でき、かつＣ／Ｎ特性の劣化を防止できるＰＬＬ回路を提供することができる。

ＡＤＰＬＬ回路を説明する図である。 バラクタ配列を説明する図である。 周波数分解能を改善する方法を説明する図である。 本実施形態のＰＬＬ回路を説明する図である。 本実施形態のＰＬＬ回路の発振器を説明する図である。

添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施例であり、本発明は、以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。

図４は、本実施形態のＰＬＬ回路１０１を説明する図である。ＰＬＬ回路１０１は、少なくとも１のデジタル信号の値で周波数を離散的に調整し、前記デジタル信号で調整する周波数より細かい微小周波数を１のアナログ信号の電圧値で調整し、所望の周波数の出力信号を出力する発振器１０と、
基準信号ＦＲＥＦと発振器１０の出力信号Ｆｏｕｔとの位相差及び周波数差を表すデジタル値を出力する比較器１１と、
比較器１１の出力するデジタル値を演算するとともに、高周波成分を除去し、複数のデジタル信号として出力する演算器１２と、
演算器１２が出力する前記デジタル信号のうち発振器１０で微小周波数の調整に対応する１のデジタル信号が直接入力され、入力されたデジタル信号をアナログ信号に変換するデジタルアナログ変換器１３と、
デジタルアナログ変換器１３からのアナログ信号の高周波成分を除去し、発振器１０へ入力するローパスフィルタ１４と、
を備える。

図５は、発振器１０を説明する図である。発振器１０は、コンデンサ配列２１、バラクタ２２、共振用コイル２３、発振回路２４、及び容量２５を有する。コンデンサ配列２１は、例えば、図２の第１バンク、第２バンク、第３バンクのようなバラクタで形成され、それぞれにデジタル信号（ＰＶＴ ｂｉｔｓ、Ａｃｑｕｉｓｉｔｉｏｎ ｂｉｔｓ、Ｔｒａｃｋｉｎｇ ｂｉｔｓ）が入力される。

バラクタ２２は、Ｔｒａｃｋｉｎｇ ｂｉｔｓ（ｆｒａｃ）に相当するアナログ信号が入力される。バラクタ２２とコンデンサ配列２１とは並列になっており、共振用コイル２３との間で次式で表される周波数で共振する。

ここで、Ｌは共振用コイル２３のインダクタ、Ｃはバラクタ２２とコンデンサ配列２１とで合成された合成キャパシタである。

発振回路２４は、数１で表される共振周波数ｆにより出力信号Ｆｏｕｔを出力する。すなわち、出力信号Ｆｏｕｔの周波数はバラクタ２２とコンデンサ配列２１の合成キャパシタＣで決定される。なお、容量２５はアナログ信号の電流が共振用コイル２３や発振回路２４に流入することを防止するためのものである。

比較器１１は、ＴＤＣ（ｔｉｍｅ−ｔｏ−ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）３１を有する。ＴＤＣ３１は、ＣＫＶとＦＲＥＦのパルスエッジの差を時間間隔として計測する。出力値は小数部分周に相当するデジタル値となる。

サンプラ３２は、ＦＲＥＦの立上りエッジを発振器１０の出力信号（ＣＫＶ）の立上りエッジに同期させ、リタイミングされた基準信号ＣＫＲを出力する。ＣＫＲにより系全体が同期動作する。例えば、基準位相アキュムレータ４０やサンプラ４５は、ＣＫＲに基づいてデータ更新タイミングを同期させる。

演算器１２は、基準位相アキュムレータ４０、位相検出器４１、乗算器４２、ゲイン正規化回路４３、ループフィルタ４４、及びサンプラ４５を含む。乗算器４２は、発振器１０におけるＤＣＯ分周周期とＴＤＣ３１の出力の周期を調整するための正規化係数を乗じる。基準位相アキュムレータ４０は、分周データＦＣＷをＣＫＲタイミングで累積し、位相検出器４１に出力する。

位相検出器４１は、基準位相アキュムレータ４０の出力値と、可変位相アキュムレータ１５後のサンプラ４５の出力値、乗算器４２の出力値を演算により比較し、位相誤差としてループフィルタ４４へ出力する。ループフィルタ４４の出力は、ゲイン正規化回路４３へ入力される。ゲイン正規化回路４３はループフィルタ４４の出力を元に、図３の手順に従って、ＰＶＴ ｂｉｔｓ、Ａｃｑｕｉｓｉｔｉｏｎ ｂｉｔｓ、Ｔｒａｃｋｉｎｇ ｂｉｔｓ、及びＴｒａｃｋｉｎｇ（ｆｒａｃｔｉｏｎａｌ） ｂｉｔｓの４つのデジタル信号を出力する。このうち、ＰＶＴ ｂｉｔｓ、Ａｃｑｕｉｓｉｔｉｏｎ ｂｉｔｓ、Ｔｒａｃｋｉｎｇ ｂｉｔｓの３つのデジタル信号は発振器１０のコンデンサ配列２１に入力する。Ｔｒａｃｋｉｎｇ（ｆｒａｃｔｉｏｎａｌ） ｂｉｔｓはデジタルアナログ変換器１３に入力される。

デジタルアナログ変換器１３が出力するアナログ信号は、ローパスフィルタ１４で高周波成分を除去され、発振器１０のバラクタ２２に入力される。

なお、本実施形態の可変位相アキュムレータ１５は、ＣＫＶの立ち上がりエッジ毎に＋１カウントアップし、そのデジタル値を出力する。サンプラ４５は、ＣＫＲの立ち上がりエッジで可変位相アキュムレータ１５からの出力値を位相検出器４１へ出力する。すなわち、ＣＫＲ周期にＣＫＶ周期が何パルスあるかを計測していることになる。これは整数分周に相当するデジタルデータとなる。

図１のＡＤＰＬＬ回路は、周波数分解能を向上させるためにＴｒａｃｋｉｎｇ ｂｉｔｓ（ｆｒａｃ）を用い、スプリアスを低減させるΔΣ変調器を信号経路に配置していた。本実施形態のＰＬＬ回路１０１は、Ｔｒａｃｋｉｎｇ ｂｉｔｓ（ｆｒａｃ）をアナログ信号の電圧値に変換して周波数分解能を向上させている。アナログ信号の電圧値でバラクタを制御するため、ΔΣ変調器が不要であり、Ｃ／Ｎ特性を向上させることができる。さらに、ΔΣ変調器が不要であるため、デジタルアナログ変換器の同期用信号として出力信号（ＣＫＶ）ではなく、リタイミングされた基準信号ＣＫＲを使用できるため、消費電流の削減が見込める。

なお、ＰＬＬ回路１０１は、発振器１０が第一筐体Ｉにあり、比較器１１、ループフィルタ４４、デジタルアナログ変換器１３、ローパスフィルタ１４、位相検出器４１、乗算器４２、ゲイン正規化回路４３が第二筐体ＩＩにあってもよい。第一筐体Ｉと第二筐体ＩＩとがケーブル（不図示）で接続されており、ケーブルがデジタル信号（ＰＶＴ ｂｉｔｓ、Ａｃｑｕｉｓｉｔｉｏｎ ｂｉｔｓ、Ｔｒａｃｋｉｎｇ ｂｉｔｓ）及びローパスフィルタ１４から出力されたアナログ信号を第二筐体ＩＩから第一筐体Ｉへ伝送する。発振器１０を第二筐体ＩＩの外部に配置することができる。

なお、ＰＬＬ回路１０１のデジタルアナログ変換器１３は、データ更新周期（タイミング）がデータの比較周期であるＣＫＲに基づくように設計されている。このような設計のデジタルアナログ変換器は、高速タイプではなく（例えば１０ＭＨｚ程度）であり、市販品として比較的安価に入手でき、ＩＣ上に組み込む場合でも、設計の難易度が低く、回路規模も比較的小さくなるというメリットがある。一方、高速タイプのデジタルアナログ変換器（例えば数百ＭＨｚ程度）を使用する場合はデータ更新周期（タイミング）をＣＫＶに基づくように設計する。

１０：発振器
１１：比較器
１２：演算器
１３：デジタルアナログ変換器
１４：ローパスフィルタ
１５：可変位相アキュムレータ
２１：コンデンサ配列
２２：バラクタ
２３：共振用コイル
２４：発振回路
２５：容量
３１：ＴＤＣ
３２：サンプラ
４０：基準位相アキュムレータ
４１：位相検出器
４２：乗算器
４３：ゲイン正規化回路
４４：ループフィルタ
４５：サンプラ
１０１：ＰＬＬ回路
Ｉ：第一筐体
ＩＩ：第二筐体

Claims (4)

1. 少なくとも１のデジタル信号の値で周波数を離散的に調整し、前記デジタル信号で調整する周波数より細かい微小周波数を１のアナログ信号の電圧値で調整し、所望の周波数の出力信号を出力する発振器と、
   基準信号と前記発振器の出力信号との位相差及び周波数差を表すデジタル値を出力する比較器と、
   前記比較器の出力するデジタル値を演算するとともに、高周波成分を除去し、複数のデジタル信号として出力する演算器と、
   前記演算器が出力する前記デジタル信号のうち前記発振器で前記微小周波数の調整に対応する１の前記デジタル信号が直接入力され、入力された前記デジタル信号を前記アナログ信号に変換するデジタルアナログ変換器と、
   前記デジタルアナログ変換器からの前記アナログ信号の高周波成分を除去し、前記発振器へ入力するローパスフィルタと、
   を備えるＰＬＬ回路。
2. 前記発振器は、前記アナログ信号の電圧値で１のバラクタを調整することを特徴とする請求項１に記載のＰＬＬ回路。
3. 前記デジタルアナログ変換器は、前記基準信号が入力され、前記基準信号で動作することを特徴とする請求項１又は２に記載のＰＬＬ回路。
4. 前記発振器は第一筐体にあり、
   前記比較器、前記演算器及びデジタルアナログ変換器は第二筐体にあり、
   前記ローパスフィルタは前記第一筐体又は第二筐体にあり、
   前記第一筐体と前記第二筐体とを前記デジタル信号及び前記アナログ信号を伝送するケーブルで接続したことを特徴とする請求項１から３のいずれかに記載のＰＬＬ回路。

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