KR101378299B1 - 타임투디지털 컨버터 및 이를 포함하는 완전디지털 위상고정루프 - Google Patents

타임투디지털 컨버터 및 이를 포함하는 완전디지털 위상고정루프 Download PDF

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Abstract

본 발명은 감소된 전력 소모량 및 잡음과 간단한 구조를 가질 수 있는 완전디지털 위상고정루프에 관한 것으로, 주파수 설정 워드값과 디지털 제어 발진기(Digital Controlled Oscillator, DCO) 클럭의 위상을 누산하고 기준 클럭과 리타임드클럭간의 미세위상차를 검출하는 위상 카운터; 상기 기준 클럭과 상기 리타임드클럭간의 미세위상차에 따라 상기 주파수 설정 워드와 상기 디지털 제어 발진기 클럭의 위상차를 보상하여 디지털 위상 에러값을 검출하는 위상 검출기; 상기 디지털 위상 에러값을 필터링하고 위상 고정 루프 동작 특성을 제어하는 디지털 루프 필터; 상기 디지털 루프 필터의 출력이 일정해지는 시점을 검출하여 락 지시신호를 발생하는 락 검출기; 상기 락 지시신호에 따라 동작 모드를 전환하면서, 상기 디지털 루프 필터의 출력에 따라 상기 디지털 제어 발진기 클럭의 주파수가 가변되는 디지털 제어 발진기; 및 상기 디지털 제어 발진기 클럭을 낮은 주파수로 리타임드한 상기 리타임드클럭을 발생하는 리타임드클럭 생성기를 포함할 수 있다.

Description

타임투디지털 컨버터 및 이를 포함하는 완전디지털 위상고정루프{ALL DIGITAL PHASE LOCKED LOOP}
본 발명은 완전디지털 위상고정루프에 관한 것으로, 특히 성능규격이 엄격한 이동통신단말기에 적합하도록 전력소모량, 잡음, 그리고 면적을 감소시켜 줄 수 있는 타임투디지털 컨버터 및 이를 포함하는 완전디지털 위상고정루프에 관한 것이다.
본 발명은 지식경제부의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2008-F-008-02, 과제명: 차세대 무선 융합 단말용 Advanced Digital RF 기술 개발].
기존의 멀티밴드 이동통신용 RF 주파수합성기를 설계하는 데 전하펌프(charge pump) 위상고정루프(이하, PLL)이 주로 이용되어 왔으며, 이 전하펌프 PLL에는 아날로그회로 설계기술이 집적되어 있다.
따라서, 아날로그회로와 아날로그 신호특성으로 인해 표준 디지털 CMOS공정에서 제공하는 설계 라이브러리외에 별도의 추가적인 아날로그/RF 라이브러리가 요구되어서, 디지털 CMOS공정을 사용하는 디지털 베이스밴드 신호처리블럭과 함께 집적하기가 어렵다.
또한 최근에 공정기술의 발전으로 나노미터급 디지털 CMOS공정이 개발되어서 디지털 베이스밴드신호처리블럭이 빠르게 나노급 디지털 CMOS공정을 사용해서 개발되고 있다.
이와 같은 나노기술의 발전추이에 맞추어 디지털회로는 거의 재설계를 하지 않고 제조하고자 하는 공정기술에 쉽게 적응해서 구현될 수 있으나 아날로그/RF 회로는 공정기술이 바뀔 때마다 재설계를 해야 하는 문제점이 있으며, 또한 CMOS 공정기술이 나노급으로 발전함에 따라서 동작전압도 작아지는 단점이 있다.
그래서 나노급 디지털 CMOS 공정에서 아날로그/RF 집적회로설계시의 여러 가지 문제점을 개선하기 위해서 많은 시간과 비용이 소요되므로, 아날로그/RF회로블럭을 점점 디지털화하려는 디지털 RF에 대한 연구개발이 활발이 이루어지고 있다.
특히, RF 송수신기중에서 주파수합성기는 완전히 디지털화 할 수 있는 부분이다. 디지털 PLL주파수합성기의 기술은 역사가 오래된 기술이지만 위상잡음과 지터특성이 좋지 않아서 고품질위상잡음을 요구하는 이동통신용 RF 송수신기의 국부발진기로 거의 사용되지 못했다.
그러나, 최근에 몇 년 전부터 디지털 PLL기술을 이동통신용 주파수합성기에 적용해서 새로운 형태의 완전디지털 PLL(all digital PLL, ADPLL)이 개발되었다. 과거의 디지털 PLL과 ADPLL의 차이는 바로 디지털 제어 발진기(Digitally Controlled Oscillator, DCO)에 있으며, 과거 DCO는 디지털로직을 사용해서 구현한 반면에 최근에는 DCO는 LC 공진기를 사용해서 구현된다.
따라서 LC 공진 DCO는 위상잡음이나 지터잡음이 과거 디지털로직을 사용한 DCO보다 매우 우수한 특징을 가진다.
LC 공진 DCO는 LC공진기의 커패시턴스의 미세변화량을 제어함으로써 발진주파수를 조정하기 때문에, 커패시터 뱅크가 코어스(coarse)조정뱅크와 미세(fine)조정뱅크로 나뉘어진다. DCO의 코어스조정뱅크는 원하는 PLL 주파수를 목표로 빠르게 PLL 락을 잡아 갈 때 사용되며, 코어스조정뱅크에 의해 목표 PLL 주파수에 근접했을 때 모드전환 신호에 의해서 미세조정뱅크로 넘어가고, 미세조정뱅크는 미세추적을 통해 목표 PLL 주파수에 락을 걸어준다.
미세추적에 사용되는 미세위상에러(ε)는 타임투디지털 컨버터(Time-to-Digital Converter: TDC)에 의해서 발생되며, 기준 클럭과 DCO 클럭 사이의 미세한 위상차이는 상기 미세위상에러(ε)에 따라 산술연산 위상 검출기에서 보상된다.
기존 디지털 PLL의 위상잡음성능은 TDC가 검출할 수 있는 미세위상에러(ε)의 해상도에 의해 결정이 된다. 즉, TDC의 미세위상에러검출해상도가 높을수록 위상잡음이 좋아지며, 미세위상에러검출해상도는 TDC를 구성하는 지연 체인(inverter chain)의 최소 지연소자 지연시간(delay time)에 의해서 결정된다.
그런데 종래의 TDC의 지연 체인은 높은 주파수를 가지는 DCO 클럭을 이용하여 동작되므로, 큰 전력소모량과 잡음을 발생하는 단점을 가진다.
그리고, 앞서 설명한 바와 같이 기존의 DCO는 코어스조정뱅크와 미세조정뱅크로 분리되어 있어서 디지털 PLL이 코어스 락킹모드에서 락이 되었을 때, DCO의 코어스조정뱅크에서 미세조정뱅크로 전환시키는 락 지시신호가 필요하다. 이때 사용되는 회로가 락 검출기이다.
기존 아날로그 PLL에서는 락 검출기가 많이 개발되어 있지만, 디지털 PLL을 위해 개발된 락 검출기는 많지 않으며, 통상적으로 메모리를 사용하며 복잡한 구조를 가지는 룩업 테이블(lookup table)을 사용하는 단점을 가진다.
또한, 종래의 완전디지털 PLL은 구조적으로 협대역이기 때문에 대역폭이 보다 넓은 다른 응용분야에서 사용하기에는 어려운 점도 있다.
이에 본 발명에서는 DCO 클럭을 낮은 주파수로 리타임드한 신호를 이용하여 동작되도록 함으로써, 종래와 동일한 위상에러검출능력을 제공하되 전력 소모량, 잡음, 그리고 면적을 감소시켜 줄 수 있는 TDC 및 이를 포함하는 완전디지털 PLL을 제공하고자 한다.
또한, 메모리를 사용하며 복잡한 구조를 가지는 룩업 테이블 대신에 지연회로와 비교회로로 구성된 간단한 구조를 가지는 완전디지털 PLL을 위한 락 검출기도 제안하고자 한다.
상기 과제를 해결하기 위한 수단으로서, 본 발명의 제1 형태에 따르면, 완전디지털 위상고정루프는 주파수 설정 워드값과 디지털 제어 발진기(Digital Controlled Oscillator, DCO) 클럭의 위상을 누산하고 기준 클럭과 리타임드클럭간의 미세위상차를 검출하는 위상 카운터; 상기 기준 클럭과 상기 리타임드클럭간의 미세위상차에 따라 상기 주파수 설정 워드와 상기 디지털 제어 발진기 클럭의 위상차를 보상하여 디지털 위상 에러값을 검출하는 위상 검출기; 상기 디지털 위상 에러값을 필터링하고 위상 고정 루프(Phase Locked Loop, PLL) 동작 특성을 제어하는 디지털 루프 필터; 상기 디지털 루프 필터의 출력이 일정해지는 시점을 검출하여 락 지시신호를 발생하는 락 검출기; 상기 락 지시신호에 따라 동작 모드를 전환하면서, 상기 디지털 루프 필터의 출력에 따라 상기 디지털 제어 발진기 클럭의 주파수가 가변되는 디지털 제어 발진기; 및 상기 디지털 제어 발진기 클럭을 낮은 주파수로 리타임드한 상기 리타임드클럭을 발생하는 리타임드클럭 생성기를 포함할 수 있다.
상기 리타임드클럭 생성기는 상기 디지털 제어 발진기 클럭의 상승에지에 동기화되어 상기 기준 클럭의 신호값을 획득 및 출력하여 상승에지리타임드클럭을 발생하는 제1 래치회로; 및 상기 디지털 제어 발진기 클럭의 하강에지에 동기화되어 상기 기준 클럭의 신호값을 획득 및 출력하여 하강에지리타임드클럭을 발생하는 제2 래치회로를 포함할 수 있다.
상기 위상 카운터는 상기 주파수 설정 워드의 위상을 상기 상승에지리타임드클럭에 따라 누산하는 기준위상 누산기; 상기 디지털 제어 발진기 클럭의 위상을 누산시키는 가변위상누산기; 상기 상승에지리타임드클럭에 따라 상기 가변위상누산기의 값을 샘플링하여 상기 디지털 제어 발진기 클럭의 변화량을 검출하는 샘플러; 및 상기 기준 클럭과 상기 상승에지리타임드클럭간 위상차를 검출하는 타임투디지털 컨버터(Time-to-Digital Converter, TDC) 등을 포함할 수 있다.
상기 타임투디지털 컨버터는 상기 기준 클럭의 위상을 지연시키는 지연 체인; 상기 지연 체인의 출력을 상기 상승에지리타임드클럭과 상기 하강에지리타임드클럭에 따라 각각 샘플링하는 샘플러; 상기 샘플러의 출력값 변화 시점을 검출하여, 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차와 상기 기준 클럭과 상기 하강에지리타임드클럭사이의 미세위상차를 획득하는 에지 검출기; 및 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차와 상기 기준 클럭과 상기 하강에지리타임드클럭사이의 미세위상차를 뺄셈연산하고 2배수하여 디지털 제어 발진기 클럭주기를 계산하고, 상기 디지털 제어 발진기 클럭주기로 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차를 정규화하여 출력하는 정규화 곱셈기를 포함할 수 있다.
상기 정규화 곱셈기는 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차와 상기 기준 클럭과 상기 하강에지리타임드클럭사이의 미세위상차를 뺄셈 연산하는 뺄셈기; 상기 뺄셈기의 출력의 절대값을 획득하는 절대값 획득기; 상기 절대값 획득기의 출력을 2배수하여 상기 디지털 제어 발진기 클럭주기를 획득하는 체배기; 및 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차에 상기 디지털 제어 발진기 클럭주기의 역수를 곱하여 출력하는 곱셈기; 상기 체배기를 통해 획득된 디지털 제어 발진기 클럭주기를 평균화하는 디지털 제어 발진기 클럭주기 평균화기; 상기 체배기를 통해 획득된 디지털 제어 발진기 클럭주기와 상기 디지털 제어 발진기 클럭주기 평균화기를 통해 평균화된 디지털 제어 발진기 클럭주기 중 하나를 선택하여 출력하는 멀티플렉서; 및 상기 멀티플렉서를 통해 선택된 디지털 제어 발진기 클럭주기를 저장하는 메모리를 포함할 수 있다.
또한, 상기 타임투디지털 컨버터는 상기 기준 클럭의 위상을 지연시키는 지연 체인; 상기 지연 체인의 출력을 상기 상승에지리타임드클럭에 따라 샘플링하는 샘플러; 상기 샘플러의 출력값 변화 시점을 검출하여, 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차를 획득하는 에지 검출기; 및 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차의 최대값과 최소값을 획득한 후 뺄셈연산하여 디지털 제어 발진기 클럭주기를 계산하고, 상기 디지털 제어 발진기 클럭주기로 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차를 정규화하여 출력하는 정규화 곱셈기를 포함할 수 있다.
상기 정규화 곱셈기는 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차의 최대값과 최소값을 검출하는 최대값 및 최소값 검출기; 상기 최대값과 상기 최소값을 뺄셈 연산하여 상기 디지털 제어 발진기 클럭주기를 획득하는 뺄셈기; 및 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차에 상기 디지털 제어 발진기 클럭주기의 역수를 곱하여 출력하는 곱셈기를 포함할 수 있다.
상기 정규화 곱셈기는 상기 뺄셈기를 통해 획득된 디지털 제어 발진기 클럭주기와 기 설정된 디지털 제어 발진기 클럭주기 중 하나를 선택하여 출력하는 멀티플렉서; 및 상기 멀티플렉서의 출력을 상기 곱셈기에 제공하는 메모리를 더 포함할 수 있다.
상기 락 검출기는 상기 디지털 루프 필터의 출력을 비트별로 비교하는 비교부; 상기 비교부의 출력으로부터 서로 상이한 위상을 가지는 다수의 지연 신호를 생성하고, 상기 다수의 지연신호와 상기 비교부의 출력을 논리합하는 지연셀 블럭; 및 상기 지연셀 블럭의 출력값 변화 시점을 검출하여 상기 락 지시신호를 출력하는 검출부를 포함할 수 있다.
상기 비교부는 상기 디지털 루프 필터의 출력을 비트별로 위상 지연시키는 다수의 지연기; 상기 디지털 루프 필터의 출력과 상기 다수의 지연기의 출력을 비트별 비교하는 다수의 비교기; 및 상기 다수의 비교기의 출력을 논리합 연산하여 출력하는 연산기를 포함할 수 있다.
상기 지연셀 블럭은 상기 비교부의 출력의 위상을 지연시키는 지연 체인; 및 상기 지연 체인의 출력과 상기 비교부의 출력을 논리합 연산하여 출력하는 연산기를 포함할 수 있다.
상기 검출부는 상기 지연셀 블럭의 출력값 변화 시점을 검출하는 래치회로; 및 상기 래치회로의 출력에 응답하여 락 지시신호를 출력하는 펄스 발생기를 포함할 수 있다.
상기 디지털 제어 발진기는 상기 락 지시신호에 따라 코어스조정뱅크, 중간조정뱅크 및 미세조정뱅크를 하나 중 선택하고, 상기 선택된 조정뱅크의 캐패시턴스값을 상기 디지털 루프 필터의 출력에 따라 가변하여 상기 디지털 제어 발진기 클럭의 주파수를 제어할 수 있다.
상기 과제를 해결하기 위한 수단으로서, 본 발명의 제2형태에 따르면, 완전디지털 위상고정루프를 위한 타임투디지털 컨버터는, 기준 클럭의 위상을 지연시키는 지연 체인; 상기 기준 클럭을 상기 디지털 제어 발진기 클럭의 상승에지와 하강에지에 동기시킨 상승에지리타임드클럭과 하강에지리타임드클럭을 입력받아, 상기 지연 체인의 출력을 샘플링하는 샘플러; 상기 샘플러의 출력값 변화 시점을 검출하여, 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차와 상기 기준 클럭과 상기 하강에지리타임드클럭사이의 미세위상차를 획득하는 에지 검출기; 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차와 상기 기준 클럭과 상기 하강에지리타임드클럭사이의 미세위상차를 뺄셈연산하고 2배수하여 디지털 제어 발진기 클럭주기를 계산하고, 상기 디지털 제어 발진기 클럭주기로 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차를 정규화하여 출력하는 정규화 곱셈기를 포함할 수 있다.
상기 정규화 곱셈기는 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차와 상기 기준 클럭과 상기 하강에지리타임드클럭사이의 미세위상차를 뺄셈 연산하는 뺄셈기; 상기 뺄셈기의 출력의 절대값을 획득하는 절대값 획득기; 상기 절대값 획득기의 출력을 2배수하여 상기 디지털 제어 발진기 클럭주기를 획득하는 체배기; 및 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차에 상기 디지털 제어 발진기 클럭주기의 역수를 곱하여 출력하는 곱셈기를 포함할 수 있다.
상기 과제를 해결하기 위한 수단으로서, 본 발명의 제3 형태에 따르면, 완전디지털 위상고정루프를 위한 타임투디지털 컨버터은, 기준 클럭의 위상을 지연시키는 지연 체인; 상기 기준 클럭을 디지털 제어 발진기(Digitally Controlled Oscillator)의 출력에 동기시킨 리타임드클럭을 입력받아, 상기 지연 체인의 출력을 샘플링하는 샘플러; 상기 샘플러의 출력값 변화 시점을 검출하여, 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차를 획득하는 에지 검출기; 및 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차의 최대값과 최소값을 획득한 후 뺄셈연산하여 디지털 제어 발진기 클럭주기를 계산하고, 상기 디지털 제어 발진기 클럭주기로 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차를 정규화하여 출력하는 정규화 곱셈기를 포함할 수 있다.
상기 정규화 곱셈기는 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차의 최대값과 최소값을 검출하는 최대값 및 최소값 검출기; 상기 최대값과 상기 최소값을 뺄셈 연산하여 상기 디지털 제어 발진기 클럭주기를 획득하는 뺄셈기; 및 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차에 상기 디지털 제어 발진기 클럭주기의 역수를 곱하여 출력하는 곱셈기를 포함할 수 있다.
상기 과제를 해결하기 위한 수단으로서, 본 발명의 제4 형태에 따르면, 완전디지털 위상고정루프를 위한 락 검출기는 디지털 루프 필터로부터 다수의 비트 신호를 입력받아, 상기 다수의 비트 신호 각각의 락킹 여부에 관한 정보가 포함되는 하나의 비트 신호를 출력하는 비교부; 상기 하나의 비트 신호와 상기 하나의 비트 신호를 기 설정된 시간만큼 지연시킨 신호를 결합하여 하나의 클럭 신호를 출력하는 지연셀 블럭; 및 상기 하나의 클럭 신호의 신호값 변화 시점을 검출하여 디지털 제어 발진기의 동작 모드를 전환하는 락 지시신호를 출력하는 검출부를 포함할 수 있다.
이와 같이 본 발명의 완전디지털 위상 고정 루프는 종래와 동일한 위상에러검출능력을 제공하되 전력 소모량, 잡음, 그리고 면적을 감소시켜 줄 수 있는 TDC를 구비하고, 이를 이용하여 디지털 제어 발진기 클럭과 기준 클럭의 위상차 보상에 필요한 미세위상에러를 검출할 수 있도록 한다. 이에 상기 TDC는 종래에 비해 약 50% 정도 감소된 전력 소모량, 잡음, 그리고 면적을 가질 수 있으며, 이를 포함하는 완전디지털 PLL 또한 감소된 전력 소모량, 잡음, 그리고 면적을 가질 수 있게 된다.
또한, 메모리를 사용하며 복잡한 구조를 가지는 룩업 테이블 대신에 지연회로와 비교회로 등과 같은 간단한 구조를 통해 PLL 루프의 고정 시점을 검출하고 락 지시신호를 발생할 수 있도록 함으로써, 완전디지털 PLL의 전력 소모량, 잡음, 그리고 면적을 추가적으로 감소시켜 줄 수 있다.
도1은 본 발명의 일 실시예에 따른 완전디지털 PLL의 블럭도를 도시한 도면이다.
도2는 본 발명의 일 실시예에 따른 위상 카운터 및 위상 검출기의 상세 구성도를 도시한 도면이다.
도3a는 본 발명의 일 실시예에 따른 TDC의 상세 구성을 도시한 도면이다.
도3b는 본 발명의 일 실시예에 따른 TDC의 동작을 설명하기 위한 도면이다.
도4a는 본 발명의 다른 실시예에 따른 TDC의 상세 구성을 도시한 도면이다.
도4b는 본 발명의 다른 실시예에 따른 TDC의 동작을 설명하기 위한 도면이다.
도5 및 도6은 본 발명의 일 실시예에 따른 TDC의 동작 성능을 보다 상세하게 설명하기 위한 도면이다.
도7은 본 발명의 일 실시예에 따른 디지털 루프필터, 락 검출기, 및 DCO의 상세 구성을 도시한 도면이다.
도8은 본 발명의 일 실시예에 따른 락 검출기의 상세 구성을 도시한 도면이다.
도9는 본 발명의 일 실시예에 따른 비교부, 지연셀 블럭, 및 검출부의 상세 구성을 도시한 도면이다.
도10a 내지 도10e는 본 발명의 일 실시예에 따른 락 검출기의 동작을 설명하기 위한 도면이다.
도11a는 본 발명의 일 실시예에 따른 디지털 PLL의 주파수 정착특성을 도시한 도면이다.
도11b은 본 발명의 일 실시예에 따른 디지털 PLL의 출력 스펙트럼을 도시한 도면이다.
도12는 본 발명의 일 실시예에 따른 리타임드클럭 생성부의 상세 구성을 도시한 도면이다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
또한, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도1은 본 발명의 일 실시예에 따른 완전디지털 PLL의 블럭도를 도시한 도면이다.
도1을 참조하면, 상기 완전디지털 PLL(100)는 주파수 설정 워드값(frequency setting word, 이하 FSW)와 DCO 클럭(CKV)의 위상을 누산하고 기준 클럭(FREF)과 상승에지리타임드클럭(CKRp) 간의 미세위상차를 검출하는 위상 카운터(200), 기준 클럭(FREF)과 상승에지리타임드클럭(CKRp) 간의 미세위상차에 따라 FSW과 DCO 클럭(CKV)간의 위상차 를 보상하여 디지털 위상에러값을 검출하는 위상 검출기(300), 상기 디지털 위상에러값을 필터링하고 PLL 루프 동작 특성을 제어하는 디지털 루프필터(400), 상기 디지털 루프필터(400)의 출력이 일정해지는 시점을 검출하여 락 지시신호(LD)를 발생하는 락 검출기(500), 상기 락 지시신호(LD)에 따라 동작 모드를 전환하고, 상기 디지털 루프필터(400)의 출력에 따라 DCO 클럭(CKV)의 주파수를 제어하는 디지털 제어 발진기(Digital Controlled Oscillator, 이하 DCO)(600), 및 DCO 클럭(CKV)을 낮은 주파수로 오버샘플링(oversamepling)하여 리타임드클럭들(CKRp, CKRn)을 출력하는 리타임드클럭 생성기(700)등을 포함할 수 있다.
이때, 상기 리타임드클럭 생성기(700)는 기준 클럭(FREF)을 DCO 클럭(CKV)의 상승에지에 동기시킨 상승에지리타임드클럭(CKRp)과 기준 클럭(FREF)을 DCO 클럭(CKV)의 하강에지에 동기시킨 하강에지리타임드클럭(CKRn) 중 하나 이상을 출력할 수 있다. 상기 상승에지리타임드클럭(CKRp)는 상기 완전디지털 PLL(100)내부에서 신호흐름의 동기를 맞추어주는 클록으로 사용되고, 상기 하강에지리타임드클럭(CKRn)는 DCO 클럭(CKV)의 한 주기(Tv)를 계산할 수 있도록 하는 클록으로 사용된다.
도2는 본 발명의 일 실시예에 따른 위상 카운터 및 위상 검출기의 상세 구성도를 도시한 도면이다.
도2를 참조하면, 상기 위상 카운터(200)는 FSW 의 위상을 상승에지리타임드클럭(CKRp)에 따라 반복적으로 누산하는 기준위상 누산기(210), DCO 클럭(CKV)를 누산시키고 상승에지리타임드클럭(CKRp)에 따라 샘플링하여 DCO 클럭(CKV)의 변화량을 검출하는 가변위상 누산기(220), 및 기준 클럭(FREF)과 상승에지리타임드클럭(CKRp)간 위상차를 검출하는 TDC(Time to Digital Converter)(230) 등을 포함할 수 있다.
이때, 상기 가변위상 누산기(220)는 DCO 클럭(CKV)를 누산시키는 누산기(221)와, 상기 누산기(221)의 출력을 상승에지리타임드클럭(CKRp)에 따라 샘플링하여 i 비트의 제2 정수워드값(WI2)을 생성하는 샘플러(222)를 포함할 수 있으며, 상기 TDC(230)는 기준 클럭(FREF)의 위상을 조금씩 지연시켜 서로 상이한 위상을 가지는 다수의 지연신호를 생성하는 지연 체인(231), 상기 지연 체인(231)의 출력을 상승에지리타임드클럭(CKRp)과 하강에지리타임드클럭(CKRn)에 따라 각각 샘플링하는 샘플러(232), 샘플러(232)의 출력값 변화 시점을 검출하여 기준 클럭(FREF)와 상승에지리타임드클럭(CKRp)사이의 미세위상차(εP)(이하, 상승에지위상에러)와 기준 클럭(FREF)와 하강에지리타임드클럭(CKRn) 사이의 미세위상차(εN)(이하, 하강에지위상에러)를 획득하는 에지 검출기(233), 및 상승에지위상에러(εP)와 하강에지위상에러(εN)의 뺄셈연산하고 2배수하여 DCO 클럭주기(Tv)를 계산하고, 상기 DCO 클럭주기(Tv)로 상승에지위상에러(εP)를 정규화하여 출력하는 정규화 곱셈기(234) 등을 포함할 수 있다.
이하, 상기 위상 카운터(200)의 동작을 설명하면 다음과 같다.
상기 위상 카운터(200)는 종래와 달리 FSW와 DCO 클럭(CKV) 이외에 DCO 클럭(CKV)을 낮은 주파수로 리타임드한 상승에지리타임드클럭(CKRp)과 하강에지리타임드클럭(CKRn)을 더 입력받는다.
상기 기준위상 누산기(210)는 FSW를 정수 디지털 워드 i(i는 자연수)비트와 소수 디지털 워드 j(j는 자연수)비트로 나눈 후, 이의 위상을 상승에지리타임드클럭(CKRp)에 따라 반복적으로 누산하여 i 비트의 제1 정수워드 값(WI1)와 j 비트의 제1 소수워드 값(WF1)를 생성한다. 그리고 상기 가변위상 누산기(220)는 DCO 클럭(CKV)를 누산시킨 후, 상승에지리타임드클럭(CKRp)에 따라 샘플링하여 j 비트의 제2 소수워드 값(WF2)를 생성한다.
이와 동시에 상기 TDC(230)는 기준 클럭(FREF)를 상승에지리타임드클럭(CKRp)와 하강에지리타임드클럭(CKRn)으로 각각 샘플링하여 상승에지위상에러(εP)와 하강에지위상에러(εN)를 획득한 후 뺄셈연산하고 2배수하여, DCO 클럭주기(Tv)를 계산하고, 상기 DCO 클럭주기(Tv)로 상승에지위상에러(εP)를 정규화하여j 비트의 제2소수 워드값(WF2)을 생성한다.
이와 같이, 본 발명의 위상 카운터(200)는 새로운 신호 즉, DCO 클럭(CKV)를 낮은 주파수로 리타임드한 리타임드클럭들(CKRp, CKRn)을 이용하여 동작됨을 알 수 있다.
특히, 본 발명의 TDC(230)는 종래와 달리 기준 클럭(FREF)과 DCO 클럭(CKV)의 위상차를 검출하는 것이 아니라, 기준 클럭(FREF)과 상승에지리타임드클럭(CKRp)간 위상차를 검출함을 알 수 있다. 그러나 리타임드클럭들(CKRp, CKRn)이 DCO 클럭(CKV)에 동기되어 있으므로, 본 발명의 TDC(230)는 종래의 TDC와 동일한 위상에러검출능력을 가질 수 있다. 이에 대해서는 이하에서 도5 및 도6를 참조하여 보다 상세히 설명하기로 한다.
즉, 본 발명의 TDC(230)는 낮은 주파수의 기준클럭(FREF)를 DCO 클럭(CKV)으로 오버샘플링한 리타임드클럭들(CKRp, CKRn)을 이용하여 동작함으로써, 종래와 동일한 위상에러검출능력을 제공하되 전력 소모량 및 잡음은 감소시켜 줄 수 있다.
계속하여 도2를 참조하면, 상기 위상 검출기(300)는 제1 정수워드값(WI1)와 제2 정수워드값(WI2)의 차를 구하는 제1 덧셈기(310), 제1소수워드값(WF1)와 제2소수워드값(WF2)의 합을 구하는 제2 덧셈기(320), 제1 덧셈기(310)와 제2 덧셈기(320)의 출력을 더하여 출력하는 제3 덧셈기(330), 및 상승에지리타임드클럭(CKRp)에 동기화되어 제3 덧셈기(330)의 출력을 상기 디지털 루프 필터(400)로 출력하는 레지스터(340) 등을 포함할 수 있다.
이하, 상기 위상 검출기(300)의 동작을 설명하면 다음과 같다.
먼저, 상기 제1 덧셈기(310)는 상기 기준위상 누산기(210)를 통해 획득된 제1 정수워드값(WI1)와 상기 가변위상 누산기(220)를 통해 획득된 제2 정수워드값(WI2)를 뺄셈연산한다. 이때, 뺄셈 연산된 정수워드값(WI = WI1- WI2)은 상기 제3 덧셈기(330) 및 상기 레지스터(340)를 거쳐 상기 디지털루프필터(400)에 입력되며, 상기 디지털루프필터(400)는 이를 스케일 다운한 후 상기 DCO(600)에 제공하여, 상기 DCO(600)내에 구비된 코어스조정뱅크와 중간조정뱅크가 상기 뺄셈 연산된 정수워드값(WI = WI1- WI2)에 의해 제어되도록 한다.
이와 동시에, 상기 제2 덧셈기(320)는 상기 기준위상 누산기(210)를 통해 획득된 제1소수워드값(WF1)와 상기 TDC(230)를 통해 제2소수워드값(WF2)을 덧셈 연산한 후, 반올림된 1 비트의 신호(ov)는 상기 제1 덧셈기(310)의 캐리(carry)입력으로 제공하고, j비트의 덧셈연산된 소수워드값(WF= WF1 + WF2)는 상기 제3 덧셈기(330) 및 상기 레지스터(340)를 거쳐 상기 디지털루프필터(400)에 제공하도록 한다. 이에 상기 디지털루프필터(400)는 이를 스케일 다운한 후 상기 DCO(600)에 제공하여, 상기 DCO(600)내에 구비된 중간조정뱅크와 미세조정캐패시터뱅크가 상기 덧셈연산된 소수워드값(WF= WF1 + WF2)에 의해 제어되도록 한다.
만약, 정수디지털값의 워드폭(WI)이 8비트, 소수디지털값의 워드폭(WF)이 15비트이며, 상기 위상 검출기(300)의 디지털 위상에러값(WI + WF)는 총 23비트가 되며, 총 23의 디지털 위상에러값(WI + WF)을 적용하여 완전디지털 PLL(100)의 동작을 설명하면 다음과 같다.
상기 완전디지털 PLL(100)는 FSW의 디지털 값에 의해서 PLL 주파수가 설정되며, FSW에 의해 설정된 PLL 주파수에 락이 걸리도록 PLL 루프가 계속하여 상기 위상 검출기(300)의 디지털 위상에러값을 추적하게 된다.
상기 위상 검출기(300)에서는 FSW, DCO 클럭(CKV), 리타임드클럭(CKRp, CKRn)을 입력받아 동작되는 상기 위상 카운터(200)를 사용하여 FSW, DCO 클럭(CKV)의 디지털 위상값을 누적시키고 산술연산함으로써, FSW와 DCO 클럭(CKV) 사이의 위상에러를 검출한다.
이와 같이 검출된 위상에러는 2진 바이너리형태의 23비트 디지털 신호로 상기 디지털 루프필터(400)에 제공되고, 상기 디지털 루프필터(400)는 23비트의 디지털 위상에러값을 보다 작은 비트로 스케일 다운하여 출력한다.
그러면, 락 검출기(500)는 상기 디지털 루프필터(400)로부터 출력되는 m 비트출력 신호를 분석하여 DCO(600)의 동작 모드를 전환시키는 락 지시신호를 발생하고, DCO(600)는 상기 락 지시신호에 따라 코어스조정커패스터뱅크, 중간조정뱅크, 및 미세조정뱅크 중 하나를 선택하고, 상기 m 비트출력 신호에 따라 상기 선택된 뱅크의 캐패시터값을 제어함으로써, DCO 클럭(CKV)의 주파수를 조정한다.
이와 같이, 위상 검출기(300)를 통해 검출된 디지털 위상에러값에 따라 DCO 클럭(CKV)의 주파수를 계속 바꾸게 되면, 결국 FSW 값에 의해 설정된 주파수에서 상기 완전디지털 PLL(100)은 락이 걸리게 된다.
도3a는 본 발명의 일 실시예에 따른 TDC의 상세 구성을 도시한 도면이다.
도3a을 참조하면, 상기 TDC(230)은 지연 체인(231), 샘플러(232), 에지 검출기(233), 및 정규화 곱셈기(234) 등을 포함할 수 있다.
상기 지연 체인(231)는 직렬 연결된 다수의 지연소자(Delay)를 포함할 수 있으며, 상기 샘플러(232)는 상승에지리타임드클럭(CKRp)에 따라 상기 지연 체인(231)의 출력을 샘플링하여 출력하는 레지스터(REG)를 다수개 구비하는 제1 레지스터 어레이(321)와, 하강에지리타임드클럭들(CKRn)에 따라 상기 지연 체인(231)의 출력을 샘플링하여 출력하는 레지스터(REG)를 다수개 구비하는 제2 레지스터 어레이(322) 등을 포함할 수 있다. 이때, 레지스터(REG)는 D-FF 등으로 구현될 수 있다.
상기 에지 검출기(233)은 제1 레지스터 어레이(321)의 출력값 변화 시점을 검출하여 상승에지위상에러(εP)를 획득하는 제1 에지 검출기(331)와, 제2 레지스터 어레이(322)의 출력값 변화 시점을 검출하여 상승에지위상에러(εP)를 획득하는 제2 에지 검출기(332) 등을 포함할 수 있다.
상기 정규화 곱셈기(234)는 상승에지위상에러(εP)과 하강에지위상에러(εN)을 뺄셈연산하여 출력하는 뺄셈기(341), 상기 뺄셈기(341)의 출력값(εN-εP)의 절대값을 획득하는 절대값 획득기(ABS, 342), 상기 절대값 획득기(342)의 출력을 2배수하여 DCO 클럭주기(Tv)를 획득하는 체배기(ⅹ2, 343), DCO 클럭주기의 평균값을 획득하는 DCO 클럭주기 평균화기(344), 멀티플렉서 제어 신호(ctrl)에 따라 체배기(343)를 통해 획득된 DCO 클럭주기(Tv)와 DCO 클럭주기 평균화기(344)를 통해 획득된 DCO 클럭주기의 평균값(Tv_avg) 중 하나를 선택하여 출력하는 멀티플렉서(MUX, 345), 상기 멀티플렉서(345)를 통해 선택된 DCO 클럭주기를 저장하는 메모리(346), 상기 상승에지위상에러(εP)에 상기 메모리(346)에 저장된 DCO 클럭주기의 역수를 곱하여 제2 소수 워드값(WF2)를 생성 및 출력하는 곱셈기(347) 등을 포함할 수 있다.
이때, 상기 정규화 곱셈기(234)는 DCO 클럭주기 평균화기(344)를 통해 DCO 클럭주기의 평균값을 획득하고, 이를 통해 상승에지위상에러(εP)를 정규화함으로써 증가된 선형 특성을 가질 수 있다. 더하여, 멀티플렉서 제어 신호(ctrl)는 DCO(600)의 동작 모드가 미세조정모드시에 활성화되며, 멀티플렉서(345)는 이에 응답하여 DCO 클럭주기의 평균값을 출력하도록 함으로써, 상기 정규화 곱셈기(234)는 DCO(600)가 미세조정모드로 동작하는 동안에는 DCO 클럭주기의 평균값에 따라 상기 상승에지위상에러(εP)를 정규화할 수 있도록 한다.
이하, 도3b를 참조하여 상기 TDC(230)의 동작을 설명하면 다음과 같다. 도3b에서, D[0] 내지 D[10]은 지연 체인(231)내 다수의 지연소자(Delay)로부터 출력되는 출력 신호를 의미한다.
먼저, 지연 체인(231)는 기준 클럭(FREF)의 위상을 지연소자 한 개의 지연시간(delay time)만큼 조금씩 위상 지연시켜 제1 및 제2 레지스터 어레이(321, 322)의 입력으로 제공한다.
제1 레지스터 어레이(321)는 상승에지리타임드클럭(CKRp)에 동기화되어 지연 체인(231)의 출력을 샘플링하여 기준 클럭(FREF)과 상승에지리타임드클럭(CKRp)의 위상차에 상응하는 값(10000000001)을 가지는 TDC_Qp을 출력하며, 제2 레지스터 어레이(322)는 하강에지리타임드클럭(CKRn)에 동기화되어 지연 체인(231)의 출력을 샘플링하여 기준 클럭(FREF)과 하강에지리타임드클럭(CKRn)의 위상차에 상응하는 값(11110000001)을 가지는 TDC_Qn을 출력한다. 이때, 제1 및 제2 레지스터 어레이(321, 322)의 출력 신호(TDC_Qp, TDC_Qn)는 유사 온도계 코드(pseudo thermometer code) 형태를 가질 수 있다.
그러면 제1 및 제2 에지 검출기(331, 332)는 제1 및 제2 레지스터 어레이(321, 322)의 출력값 변화 시점을 검출하여(즉, 신호값이 "1"에서 "0"로 바뀔 때까지의 "1"의 개수를 검출하여), 상승에지 및 하강에지위상에러(εP, εN)을 획득한다. 즉, 제1 및 제2 에지 검출기(331, 332)는 TDC_Qp(=10000000001) 및 TDC_Qn(=11110000001)에 응답하여 상승에지위상에러(εP=1)와 하강에지위상에러(εN =4)를 출력한다. 이와 같은 제1 및 제2 에지 검출기(331, 332)의 검출동작은 이하의 표1로 표현될 수 있다. 이때, 표1은 제1 에지 검출기(331)가 제1 레지스터 어레이(321)로부터 32개의 신호를 입력받아 6비트의 출력 신호를 발생하는 경우에 수행되는 검출동작의 일례를 나타내며, EPnum은 상승에지위상에러의 값을 의미한다.
Figure 112010026985678-pat00001
마지막으로, 정규화 곱셈기(234)는 상승에지 및 하강에지위상에러(εP, εN)을 뺄셈연산하고 2 배수하여 DCO 클럭 주기(Tv)를 획득한 후, 상기 DCO 클럭 주기(Tv)를 통해 상승에지위상에러(εP)를 나누어 제2 소수 워드값(Wf2)를 획득한다. 이러한 정규화 곱셈기(234)의 동작은 이하의 수학식1 로 표현될 수 있다.
[수학식1]
WF2 = εP/Tv
Tv = 2 ⅹ |εP-εN|
이와 같이, 본 발명의 일실시예에 따른 TDC는 낮은 주파수의 기준클럭(FREF)를 DCO 클럭(CKV)으로 오버샘플링한 리타임드클럭들(CKRp, CKRn)을 이용하여, FSW과 DCO 클럭(CKV)간의 위상차 보상에 필요한 미세위상에러를 검출할 수 있다.
상기에서는 TDC가 두개의 리타임드클럭들(CKRp, CKRn)을 이용하여 동작되도록 하였으나, 필요한 경우, 하나의 리타임드클럭(CKRp 또는 CKRn)만을 이용하여 동작될 수 있다.
도4a는 본 발명의 다른 실시예에 따른 TDC의 상세 구성을 도시한 도면으로, 도4a의 TDC는 상승에지리타임드클럭(CKRp)만을 이용하여 동작될 수 있다.
계속하여 도4a을 참조하면, 상기 TDC(230)은 기준 클럭(FREF)의 위상을 조금씩 지연시켜 서로 상이한 위상을 가지는 다수의 지연신호를 생성하는 지연 체인(231), 상기 지연 체인(231)의 출력을 상승에지리타임드클럭(CKRp)에 따라 각각 샘플링하는 샘플러(232), 샘플러(232)의 출력값 변화 시점을 검출하여 기준 클럭(FREF)와 상승에지리타임드클럭(CKRp)사이의 미세위상차(εP)(즉, 상승에지위상에러)를 획득하는 에지 검출기(233), 및 상기 상승에지위상에러(εP)의 최대값과 최소값을 획득한 후 뺄셈연산하여 DCO 클럭주기(Tv)를 계산하고, 상기 DCO 클럭주기(Tv)로 상승에지위상에러(εP)를 정규화하여 출력하는 정규화 곱셈기(234) 등을 포함할 수 있다.
더욱 상세하게는, 상기 지연 체인(231)는 직렬 연결된 다수의 지연소자(Delay)를 포함할 수 있으며, 상기 샘플러(232)는 상승에지리타임드클럭(CKRp)에 따라 상기 지연 체인(231)의 출력을 샘플링하여 출력하는 다수의 레지스터(REG) 등을 포함할 수 있다. 이때, 레지스터(REG)는 D-FF 등으로 구현될 수 있다.
그리고 상기 정규화 곱셈기(234)는 상승에지위상에러(εP)의 최대값(max(ε))를 검출하는 최대값 검출기(351), 상승에지위상에러(εP)의 최소값(min(ε))를 검출하는 최소값 검출기(352), 상기 최대값(max(ε))과 상기 최소값(min(ε))를 뺄셈 연산하여 DCO 클럭주기(Tv)를 계산하는 뺄셈기(353), 상기 DCO 클럭주기(Tv)를 저장하는 메모리(355), 상기 메모리(355)에 저장된 DCO 클럭주기와 기 설정된 DCO 클럭주기 중 하나를 선택하여 출력하는 멀티플렉서(이하, MUX)(356), 상기 상승에지위상에러(εP)에 상기 MUX(356)에 의해 선택된 DCO 클럭주기의 역수를 곱하여 제2 소수 워드값(WF2)를 생성 및 출력하는 곱셈기(357) 등을 포함할 수 있다.
또한 상기 정규화 곱셈기(234)는 DCO(600)의 동작 모드가 미세조정모드인 경우에만 뺄셈기(353)를 통해 획득된 DCO 클럭주기(Tv)가 메모리(355)에 저장되도록 하는 업데이트 결정기(354)를 더 포함할 수 있으며, 메모리(355)에 저장되는 DCO 클럭주기(Tv)는 앞서 설명된 바와 같이 뺄셈기(353)를 통해 획득된 DCO 클럭주기(Tv)와 DCO 클럭주기(Tv)의 평균값 중 하나 일 수 있다.
그리고 도4a의 멀티플렉서 제어 신호(ctrl) 또한 DCO(600)의 동작 모드가 미세조정모드시에 활성화되며, MUX(356)는 이에 응답하여 기 설정된 DCO 클럭주기를 출력하도록 함으로써, 상기 정규화 곱셈기(234)는 DCO(600)가 미세조정모드로 동작하는 동안에는 기 설정된 DCO 클럭주기에 따라 상기 상승에지위상에러(εP)를 정규화할 수 있도록 한다. 이때의 기 설정된 DCO 클럭주기는 FSW에 의해 설정된 PLL 주파수에 의해 결정된다.
이하, 도4b를 참조하여 상기 TDC(230)의 동작을 설명하면 다음과 같다. 도4에서, D[0] 내지 D[10]은 지연 체인(231)내 다수의 지연소자(Delay)로부터 출력되는 출력 신호를 의미한다.
먼저, 지연 체인(231)에 기준 클럭(FREF)이 입력되면, 기준 클럭(FREF)은 지연 체인(231)를 거치면서 지연소자 한 개의 지연시간(delay time)만큼 조금씩 위상 지연된 후, 샘플러(232)의 입력으로 제공된다.
그러면 샘플러(232)는 다수의 레지스터(REG)를 통해 상승에지리타임드클럭(CKRp)에 동기화되어 지연 체인(231)의 출력을 샘플링하여 기준 클럭(FREF)과 상승에지리타임드클럭(CKRp)의 위상차에 상응하는 값(예를 들어, 10000000001)을 가지는 TDC_Qp을 출력하고, 에지 검출기(233)는 샘플러(232)의 출력값 변화 시점을 검출하여(즉, 신호값이 "1"에서 "0"로 바뀔 때까지의 "1"의 개수를 검출하여), 상승에지위상에러(εP)을 획득한다.
마지막으로, 정규화 곱셈기(234)는 상승에지위상에러(εP)의 최대값(max(ε))과 최소값(min(ε))를 검출한 후, 이들을 뺄셈 연산하여 DCO 클럭주기(Tv)를 계산하고, DCO 클럭주기(Tv)로 상승에지위상에러(εP)를 정규화하여 제2 소수 워드값(WF2)를 획득한다. 이러한 정규화 곱셈기(234)의 동작은 이하의 수학식2 로 표현될 수 있다.
[수학식2]
WF2 = ε/Tv
Tv = max(ε)-min(ε)
도5 및 도6은 본 발명의 일 실시예에 따른 TDC의 동작 성능을 보다 상세하게 설명하기 위한 도면이다.
도5에서 (a)는 종래의 기술에 따른 TDC를, (b)는 본 발명에 일 실시예에 따른 TDC를, (c)는 종래의 기술에 따른 TDC를 통해 검출된 미세위상에러를, (d)는 본 발명에 일 실시예에 따른 TDC를 통해 검출된 미세위상에러를 각각 나타내고, 도6에서 (a)는 종래의 기술에 따른 TDC의 내부 신호 타이밍도를, (b)는 본 발명에 일 실시예에 따른 TDC의 내부 신호 타이밍도를 각각 나타낸다.
도5의 (a) 및 (b)를 참조하면, 종래의 TDC(800)는 DCO 클럭(CKV)와 기준 클럭(FREF)를 직접 이용하여 DCO 클럭(CKV)와 기준 클럭(FREF) 사이의 위상차를 검출하나, 본 발명의 TDC(230)는 낮은 주파수의 기준클럭(FREF)를 DCO 클럭(CKV)으로 오버샘플링한 리타임드클럭들(CKRp, CKRn)와 기준 클럭(FREF)를 이용하여 DCO 클럭(CKV)와 기준 클럭(FREF)간 위상차를 검출함을 알 수 있다.
이에 종래의 TDC(800)는 DCO 클럭(CKV)(예를 들어, 2.17GHz)에 따라 고속 동작해야하므로, 큰 전력 소모량과 잡음을 가지게 되나, 본 발명의 TDC(230)는 낮은 주파수의 기준클럭(FREF)를 DCO 클럭(CKV)으로 오버샘플링한 리타임드클럭들(CKRp, CKRn)(예를 들어, 30.72MHz)에 따라 저속 동작할 수 있어, 감소된 전력 소모량과 잡음을 가질 수 있게 된다. 참고로, 디지털 PLL의 전력 소모는 대부분 TDC와 DCO에서 소모되므로, TDC의 전력소모를 줄이는 것이 바로 PLL 전체의 전력소모를 줄이는 데 많은 기여를 한다.
또한, 본 발명의 TDC(230)는 앞서 설명된 바와 같이 DCO 클럭(CKV)에 동기되는 리타임드클럭들(CKRp, CKRn)을 이용하므로, 도5의 (c) 및 (d)에 도시된 바와 같이, 기준 클럭(FREF)과 DCO 클럭(CKV)사이의 미세위상에러(ε)과 기준 클럭(FREF)과 상승에지리타임드클럭(CKRp)간 사이의 미세위상에러(ε)는 서로 동일한 값을 가진다. 즉, 본 발명의 TDC(230)은 종래의 TDC(800)와 동일한 위상에러검출능력을 가질 수 있다.
이하, 도5의 (c)와 도6의 (a)를 참조하여 종래의 TDC(800)과 본 발명의 TDC(230)의 미세위상에러 검출 과정을 비교하여 보면 다음과 같다.
먼저, 도5의 (c)와 도6의 (a)를 참조하면, 종래의 TDC(800)는 DCO 클럭(CKV)을 지연 체인(810)에 입력시켜, DCO 클럭(CKV)가 지연소자 한 개의 지연시간(tdelay)만큼 지연 체인(810)을 거치면서 조금씩 위상 지연되도록 한다.
샘플러(820)는 기준 클럭(FREF)를 이용하여 지연 체인(810)의 출력을 샘플링하고, 에지 검출기(830)은 샘플링 결과 변화 시점을 검출하여 상승에지(rising edge: tr)와 하강에지(falling edge time: tf)로 획득해준다. 이때, 상승에지(tr)는 DCO 클럭(CKV)의 상승에지와 기준 클럭(FREF)의 상승에지사이의 시간차이를 측정하는 변수가 되며, 하강에지(tf)는 DCO 클럭(CKV)의 하강에지와 기준 클럭(FREF)의 상승에지사이의 시간차이를 측정하는 변수가 된다.
예를 들어, 에지 검출기(830)는 도5의 (c)를 참조하면, 상승에지(tr)는 샘플러(820)의 샘플링 결과가 "1"에서 "0"으로 바뀌는 순간까지의 1의 개수에 따라 2이라는 정수값으로, 하강에지(tf)는 샘플러(820)의 샘플링 결과가 "0"에서 "1"으로 바뀌는 순간까지의 1의 개수에 따라 7의 정수값으로 나타날 수 있다.
그러면 정규화 곱셈기(840)은 이하의 수학식3에 따라 DCO 클럭주기(Tv)와 미세위상에러(ε)를 계산하고, 상기 미세위상에러(ε)를 상기 DCO 클럭주기(Tv)로 나누어 소수워드값(WF2)을 획득한다.
[수학식3]
Tv = 2 ⅹ |△tr-△tf|
εr = Tv-△tr
WF2= ε=(Tv-△tr)/Tv
이때, 상기 미세위상에러(ε)와 DCO 클럭주기(Tv)는 지연소자개수로 표현될 수 있으므로, 수학식3에 따르면, 종래의 TDC(800)은 2주기의 DCO 클럭(CKV)에 해당하는 개수만큼의 지연소자를 구비해야 DCO 클럭주기(Tv)를 정확하게 측정할 수 있음을 알 수 있다.
계속하여, 도5의 (d)와 도6의 (b)을 참조하여 본 발명의 TDC(230)은 미세위상에러 검출 과정을 보다 상세히 비교해보면 다음과 같다.
본 발명의 TDC(230)은 DCO 클럭(CKV) 대신에 기준 클럭(FREF)을 지연 체인(231)에 입력하여 기준 클럭(FREF)가 지연소자 한 개의 지연시간((tdelay)만큼 지연 체인(231)을 거치면서 조금씩 위상 지연되도록 한다.
샘플러(232)는 상승에지리타임드클럭(CKRp) 및 하강에지리타임드클럭(CKRn)을 이용하여 지연 체인(231)의 출력을 샘플링하고, 에지 검출기(233)는 샘플링 결과 변화 시점을 검출하여 상승에지 및 하강에지 위상에러(εP,εN)의 값을 획득한다.
그리고 정규화 곱셈기(234)는 상기의 수학식1(또는 수학식2)에 따라 상승에지 및 하강에지위상에러(εP, εN)로부터 DCO 클럭 주기(Tv)를 획득한 후, 상기 DCO 클럭 주기(Tv)를 통해 상승에지위상에러(εP)를 나누어 제2 소수 워드값(WF2)를 획득한다.
도5의 (d)를 참조하면, 상승에지위상에러(εP)는 제1 레지스터 어레이(321)의 샘플링 결과가 "1"에서 "0"으로 바뀌는 순간까지의 1의 개수에 따라 7이라는 정수값으로 나타날 수 있으며, 이것은 바로 7개의 지연소자개수에 해당되므로, 본 발명의 위상에러(εP, εN)와 DCO 클럭주기(Tv) 또한 지연소자개수로 표현된다.
그러나, 본 발명의 TDC(230)은 상기의 수학식1(또는 수학식2)에서 표현된 바와 같이 DCO 클럭주기(Tv)를 측정하기 위해 최대1주기를 측정할 수 있는 지연소자수만을 필요로 하므로, 종래의 TDC(800)에 비해 지연소자개수를 약 50% 정도 줄일 수 있고, 이에 따라 전력소모량, 잡음, 그리고 면적도 약 50% 정도 감소시켜 줄 수 있다.
본 발명의 TDC(230)이 필요로 하는 지연소자개수는 이상적으로는 이하의 수학식4에서와 같이 표현되지만, 실제적으로는 리타임드클럭들(CKRp, CKRn)을 발생시키는 리타임드클럭 생성기(700)의 래치회로의 지연시간에 해당되는 지연소자가 추가되어 수학식5와 같이 표현될 수 있다.
[수학식4]
Figure 112010026985678-pat00002
[수학식5]
Figure 112010026985678-pat00003
이때, △tdelay는 지연소자의 지연시간, △tD-F/F은 리타임드 클럭 생성부에 구비되는 래치회로의 지연시간이다.
이상에서 살펴본 바와 같이, 종래의 TDC(800)를 사용하는 경우에는 DCO 클럭 주기(Tv)를 측정하기 위해서는 DCO 클럭(CKV)의 2주기(2×Tv)에 해당되는 지연소자개수가 필요한 반면에, 본 발명의 TDC(230)를 사용하는 경우에는 DCO 클럭 주기(Tv)를 측정하기 위해서는 DCO 클럭의 1 주기(Tv)에 해당되는 지연소자개수에 한 두개의 지연소자를 더 추가하면 된다. 즉, DCO 클럭 주기에 해당되는 지연소자가 24개라면, 종래의 TDC를 사용하면 총 48개의 지연소자가 필요하지만, 본 발명의 TDC를 사용하면 총 25개의 지연소자만을 필요로 한다.
따라서, 본 발명의 TDC(230)은 종래의 TDC(800)에 비해 필요로 하는 지연소자 개수를 약 50% 감소시켜, 전력소모량, 잡음, 그리고 면적을 획기적으로 감소시켜줄 수 있다.
도7은 본 발명의 일 실시예에 따른 디지털 루프필터, 락 검출기, 및 DCO의 상세 구성을 도시한 도면이다.
도7을 참조하면, 상기 디지털 루프필터(400)는 상기 위상 검출기(300)를 필터링하기 위한 IIR 필터(이하 IIR)(410), 루프필터의 이득과 PLL루프대역폭을 결정하는 디지털저역통과필터(이하, DLF)(420), 상기 위상 검출기(300)의 15비트 소수워드값(WF)의 일부를 입력받아 상기 DCO(600)의 미세조정캐패시터뱅크를 제어하기 위한 3비트 디지털값을 출력하는 시그마-델타 모듈레이터(이하, SDM)(430) 등을 포함할 수 있다.
상기 락 검출기(500)은 상기 DLF(420)의 각 출력비트(8b, 8b, 7b)을 입력으로 받아서 PLL루프의 코어스락킹모드, 중간락킹모드, 미세락킹모드에서 락을 판단하는 락 지시신호(LDc, LDm, LDf)을 발생시킨다.
상기 DCO(600)은 락 검출기(500)의 락 지시신호(LDc, LDm)에 따라 상기 DLF(420)로부터 제공되는 코어스조정뱅크를 제어하기 위한 8 비트의 코어스조정값(LFc), 및 중간조정뱅크를 제어하기 위한 8비트 중간조정값(LFm) 중 하나를 선택하여 출력하는 멀티플렉서(이하, MUX)(610), 상기 DLF(420)로부터 제공되는 상기 DCO(600)의 미세조정뱅크를 스위칭하기 위한 7비트 미세조정값(LFf)을 온도계코드(thermometer code)값으로 변환시키면서 미세조정커패시턴스값을 동적으로 정합시키는 동적요소매칭 및 온도계코드블럭(이하, D&T)(620), MUX(610) 또는 D&T(620)의 출력값에 따라 코어스조정뱅크, 중간조정뱅크, 및 미세조정뱅크 중 하나를 통해 발진 주파수를 조정하는 DCO 코어(630), DCO 코어(630)의 출력 주파수를 2 분주하여 DCO 클럭(CKV)을 생성하는 2-분주기(이하, DIV-2)(640), DIV-2(640)의 출력 주파수를 4 분주하여 SDM(430)에 제공하는 4-분주기(이하, DIV-4)(650) 등을 포함할 수 있다.
이하, 디지털 루프필터, 락 검출기, 및 DCO의 동작을 살펴보면 다음과 같다.
락 검출기(500)은 디지털 루프필터(400)의 DLF(420)의 각 출력비트(8bit, 8bit, 7bit)을 입력으로 받아서 PLL루프의 코어스락킹모드, 중간락킹모드, 미세락킹모드에서 락을 판단하는 락 지시신호(LDc, LDm, LDf)을 발생시킨다.
코어스락킹신호(LDc)는 상기 DLF(420)로부터 8비트 코어스조정값(LFc)을 입력받아 생성되어 PLL의 코어스락킹모드에서 PLL루프의 락 여부를 통보하는 신호로, 코어스락킹신호(LDc)가 로우상태에서 하이상태로 천이될 때 코어스 PLL루프가 락상태가 되었음을 나타낸다. 이때, 상기 MUX(610)는 상기 코어스락킹신호(LDc)에 따라 상기 DLF(420)의 코어스조정값(LFc)의 각 비트를 동결시키고, 상기 DCO 코어(630)는 상기 DLF(420)의 코어스조정값(LFc)에 따라 코어스조정뱅크의 커패시턴스값을 제어하여, DCO 클럭(CKV)의 주파수를 조절한다.
중간락킹신호(LDm)는 상기 DLF(420)로부터 8비트 중간조정값(LFm) 을 입력받아 생성되어 PLL의 중간락킹모드에서 PLL루프의 락 여부를 통보하는 신호로, 중간락킹신호(LDm)가 로우상태에서 하이상태로 천이될 때 중간 PLL루프가 락상태가 되었음을 나타낸다. 그러면, 상기 MUX(610)는 상기 중간락킹신호(LDm)에 따라 상기 DLF(420)의 중간조정값(LFm)의 각 비트를 동결시키고, 상기 DCO 코어(630)는 상기 DLF(420)의 중간조정값(LFm)에 따라 중간조정뱅크의 커패시턴스값을 제어하여, DCO 클럭(CKV)의 주파수를 조절한다.
그리고 미세락킹신호(LDf)는 DLF(420)로부터 7비트 미세조정값(LFf)을 입력받아 생성되어 PLL의 미세락킹모드에서 PLL루프의 락 여부를 통보하는 신호이며, 미세락킹신호(LDf)가 로우상태에서 하이상태로 천이될 때 미세PLL루프가 락상태가 되었음을 나타낸다. 상기 미세락킹신호(LDf)는 상기 DLF(420)의 입력으로 들어가서 상기 DLF(420)의 이득을 변경함으로써, 상기 위상 검출기(300)의 더 미세한 위상에러를 PLL 루프를 통해 추적할 수 있도록 한다.
D&T(620)은 DLF(420)으로부터 7비트 미세조정값(LFf)을 입력받아 온도계코드로 변환시켜주며, 상기 DCO 코어(630)는 변환된 온도계코드에 따라 미세조정뱅크의 각 커패시터를 온-오프 스위칭하여 DCO 클럭(CKV)의 주파수를 미세하게 조절해준다.
한편, 상기 SDM(430)는 상기 DLF(420)의 15비트 소수워드값중에서 상위 8비트 소수워드값을 입력으로 받아서 3비트의 출력을 발생시키며, 상기 DCO 코어(630)는 미세조정뱅크에서 3개의 미세커패시터를 온-오프 스위칭함으로써, 미세조정뱅크의 커패시턴스를 미세하게 흔들어 상기 DCO 코어(630)의 출력주파수의 해상도를 높여준다.
도8은 본 발명의 일 실시예에 따른 락 검출기의 상세 구성을 도시한 도면이다.
도8을 참조하면, 상기 락 검출기(500)는 상기 디지털 루프필터(400)로부터 제공되는 루프필터신호(LF[m-1:0])의 비트값을 서로 비교하여, 루프필터신호(LF[m-1:0])의 각 비트가 고정되는 시간 및 루프필터신호(LF[m-1:0])의 모든 비트가 고정되는 시간을 통보하는 1 비트의 신호(CPo)을 출력하는 비교부(510), 상기 비교부(510)의 출력신호(CPo)로부터 서로 상이한 위상을 가지는 다수의 지연신호를 생성한 후, 상기 다수의 지연신호와 상기 비교부(510)의 출력신호(CPo)를 논리합(XOR)하여 임펄스 형태의 클럭신호(DLout)를 출력하는 지연셀 블럭(520), 및 상기 지연셀 블럭(520)의 출력 신호(DLout)의 신호값 변화 시점을 검출하고, 상기 시점에서 DCO(600)의 동작 모드를 전환하기 위한 락 지시신호(LD)를 출력하는 검출부(530) 등을 포함할 수 있다. 이때, 락 검출기(500)는 상기 디지털 루프필터(400)로부터 8비트 코어스 조정값(LFc), 8비트 중간조정값(LFm), 및 7비트 미세조정값(LFf)를 입력받아, 코어스락킹신호(LDc), 8비트 중간락킹신호(LDm), 및 7비트 미세락킹신호 (LDf)을 생성할 수 있다.
도9는 본 발명의 일 실시예에 따른 비교부, 지연셀 블럭, 및 검출부의 상세 구성을 도시한 도면이다.
도9를 참조하면, 상기 비교부(510)는 상기 루프필터신호(LF[m-1:0])이 각 비트를 리타임드클럭(CKRp 또는 CKRn)의 한 주기만큼 위상 지연시키는 다수의 지연기(511), 상기 루프필터신호(LF[m-1:0])와 다수의 지연기(511)의 출력 신호를 비트별로 XOR 연산하는 다수의 비교기(512), 및 다수의 비교기(512)의 출력신호를 논리합(OR) 연산하여 1 비트의 신호(CPo)을 출력하는 연산기(513) 등을 포함할 수 있다.
상기 지연셀 블럭(520)는 상기 비교부(510)의 출력(CPo)을 리타임드클럭(CKRp 또는 CKRn)의 한 주기씩 지연시키는 지연 체인(521), 상기 비교부(510)의 출력(CPo)와 지연 체인(521)의 출력을 OR 연산하여 임펄스 형태의 클럭신호(DLout)를 출력하는 연산기(522) 등을 포함할 수 있다.
상기 검출부(530)는 상기 지연셀 블럭(520)의 출력신호((DLout)의 신호값 변화 시점을 검출하는 래치회로(531) 및 상기 래치회로(531)의 출력에 응답하여 락 지시신호(LD)를 출력하는 펄스 발생기(532) 등을 포함할 수 있다.
이하, 도10a 내지 도10e을 참조하여 본 발명의 락 검출기의 동작을 설명하면 다음과 같다. 이때, 본 발명의 락 검출기는 도10a와 같은 신호값을 가지는 루프필터신호(LF[0]~LF[7])를 입력받는다고 가정하기로 한다.
먼저, 상기 비교부(510)는 상기 다수의 지연기(511)를 통해 상기 루프필터신호(LF[0]~LF[7])의 각 비트를 리타임드클럭(CKRp 또는 CKRn)의 한 주기만큼 지연하고, 상기 다수의 비교기(512)를 통해 상기 루프필터신호(LF[m-1:0])와 비트별로 XOR 연산하여 도10b에 도시된 바와 같은 신호(CP[0]~ CP[7])를 생성한 후, 상기 연산기(513)를 통해 OR 연산하여 도10c에 도시된 바와 같은 신호(CPo)를 생성한다.
소정 시간이 경과하여 완전디지털 PLL(100)이 락 되면 상기 루프필터신호(LF[0]~LF[7])의 신호값은 일정하게 유지되므로, 상기 다수의 지연기(511)의 출력 신호와 상기 루프필터신호(LF[0]~LF[7])의 신호값도 계속하여 변화되다가 소정 시간 이상이 되면 일정하게 유지되게 된다.
이에 상기 다수의 비교기(512)의 출력 신호(CP[0]~ CP[7])는 도10b에 도시된 바와 같이 소정 시간(예를 들어, 약 4.5μsec) 이상이 되면 로우 상태를 유지하게 되고, 연산기(513)의 출력 신호(CPo)도 상기 소정 시간 이상이 되면 로우 상태를 유지하게 된다. 따라서, 본 발명에서는 상기 비교부(510)의 출력 신호(CPo)를 이용하여 상기 완전디지털 PLL(100)이 락에 걸리는 시간을 산출할 수 있게 되는 것이다.
계속하여 상기 지연셀 블럭(520)은 상기 지연 체인(521)를 통해 상기 비교부(510)의 출력 신호(CPo)의 위상을 조금씩 지연시킨 후, 상기 연산기(522)를 통해 상기 비교부(510)의 출력 신호(CPo)와 상기 지연 체인(521)의 출력 신호들을 모두 OR 연산하여, 도10d와 같이 완전디지털 PLL(100)가 락 되기전에는 하이 상태를 유지하다가 완전디지털 PLL(100)가 락 되면 로우 상태로 천이되는 클럭신호(DLout)을 출력한다.
그러면, 상기 래치회로(531)는 클럭신호(DLout)의 하강에지에 동기화되어 하이 레벨의 신호를 발생하고, 상기 펄스 발생기(532)는 이에 응답하여 도10e에 도시된 바와 같이 락 지시신호(LD)를 발생해준다.
즉, 본 발명의 락 검출기는 종래의 락 검출기와 같이 메모리를 사용하는 복잡한 구조를 가지는 룩업 테이블(lookup table) 대신에 지연회로와 비교회로만을 구비하여, 락 검출 동작을 수행할 수 있다.
도11a는 본 발명의 일 실시예에 따른 디지털PLL의 출력주파수 정착과정을도시한 것으로, 디지털 PLL의 출력 주파수는 시간에 따라 계속하여 변화되다가 소정 시간 이후가 되면 일정값으로 고정되어 락킹(locking)됨을 알 수 있고, 도11b는 본 일 실시예에 따른 디지털 PLL의 출력 주파수 스펙트럼을 도시한 것으로 2.17GHz에서 루프대역폭을 보이면서 락킹된 것을 알 수 있다.
도12는 본 발명의 일 실시예에 따른 리타임드클럭 생성부의 상세 구성을 도시한 도면이다.
도12을 참조하면, 상기 리타임드클럭 생성기(700)는 DCO 클럭(CKV)의 상승에지에 동기화되어 기준 클럭(FREF)의 신호값을 획득 및 출력하는 제1 래치회로(710)와 클럭(CKV)의 하강에지에 동기화되어 기준 클럭(FREF)의 신호값을 획득 및 출력하는 제2 래치회로(720)을 포함할 수 있다.
이에 상기 리타임드클럭 생성기(700)는 제1 래치회로(710)를 통해서는 DCO 클럭(CKV)보다 낮은 주파수를 가지나 DCO 클럭(CKV)의 상승에지에 동기화되는 상승에지리타임드클럭(CKRp)을 출력하고, 제2 래치회로(720)를 통해서는 DCO 클럭(CKV)보다 낮은 주파수를 가지나 DCO 클럭(CKV)의 하강에지에 동기화되는 하강에지리타임드클럭(CKRn)을 출력한다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 당업자에게 있어 명백할 것이다.
100: 완전디지털 PLL 200: 위상 카운터
300: 위상 검출기 400: 디지털 루프필터
500: 락 검출기 600: DCO
700: 리타임드클럭 생성기 210: 기준위상 누산기
220: 가변위상 누산기 230: TDC
231: 지연 체인 232: 샘플러
233: 에지 검출기 234: 정규화 곱셈기
510: 비교부 520: 지연셀 블럭
530: 검출부

Claims (19)

  1. 주파수 설정 워드값과 디지털 제어 발진기(Digital Controlled Oscillator, DCO) 클럭의 위상을 누하고 기준 클럭과 리타임드클럭간의 미세위상차를 검출하는 위상 카운터;
    상기 기준 클럭과 상기 리타임드클럭간의 미세위상차에 따라 상기 주파수 설정 워드와 상기 디지털 제어 발진기 클럭의 위상차를 보상하여 디지털 위상 에러값을 검출하는 위상 검출기;
    상기 디지털 위상 에러값을 필터링하고 위상 고정 루프(Phase Locked Loop, PLL) 동작 특성을 제어하는 디지털 루프 필터;
    상기 디지털 루프 필터의 출력이 일정해지는 시점을 검출하여 락 지시신호를 발생하는 락 검출기;
    상기 락 지시신호에 따라 동작 모드를 전환하면서, 상기 디지털 루프 필터의 출력에 따라 상기 디지털 제어 발진기 클럭의 주파수가 가변되는 디지털 제어 발진기; 및
    상기 디지털 제어 발진기 클럭을 낮은 주파수로 리타임드한 상기 리타임드클럭을 발생하는 리타임드클럭 생성기를 포함하는 완전디지털 위상고정루프.
  2. 제1항에 있어서, 상기 리타임드클럭 생성기는
    상기 디지털 제어 발진기 클럭의 상승에지에 동기화되어 상기 기준 클럭의 신호값을 획득 및 출력하여 상승에지리타임드클럭을 발생하는 제1 래치회로; 및
    상기 디지털 제어 발진기 클럭의 하강에지에 동기화되어 상기 기준 클럭의 신호값을 획득 및 출력하여 하강에지리타임드클럭을 발생하는 제2 래치회로를 포함하는 것을 특징으로 하는 완전디지털 위상고정루프.
  3. 제2항에 있어서, 상기 위상 카운터는
    상기 주파수 설정 워드의 위상을 상기 상승에지리타임드클럭에 따라 누산하는 기준위상 누산기;
    상기 디지털 제어 발진기 클럭의 위상을 누산시키는 가변위상누산기;
    상기 상승에지리타임드클럭에 따라 상기 가변위상누산기의 값을 샘플링하여 상기 디지털 제어 발진기 클럭의 변화량을 검출하는 샘플러; 및
    상기 기준 클럭과 상기 상승에지리타임드클럭간 위상차를 검출하는 타임투디지털 컨버터(Time-to-Digital Converter, TDC)를 포함하는 것을 특징으로 하는 완전디지털 위상고정루프.
  4. 제3항에 있어서, 상기 타임투디지털 컨버터는
    상기 기준 클럭의 위상을 지연시키는 지연 체인;
    상기 지연 체인의 출력을 상기 상승에지리타임드클럭과 상기 하강에지리타임드클럭에 따라 각각 샘플링하는 샘플러;
    상기 샘플러의 출력값 변화 시점을 검출하여, 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차와 상기 기준 클럭과 상기 하강에지리타임드클럭사이의 미세위상차를 획득하는 에지 검출기; 및
    상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차와 상기 기준 클럭과 상기 하강에지리타임드클럭사이의 미세위상차를 뺄셈연산하고 2배수하여 디지털 제어 발진기 클럭주기를 계산하고, 상기 디지털 제어 발진기 클럭주기로 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차를 정규화하여 출력하는 정규화 곱셈기를 포함하는 것을 특징으로 하는 완전디지털 위상고정루프.
  5. 제4항에 있어서, 상기 정규화 곱셈기는
    상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차와 상기 기준 클럭과 상기 하강에지리타임드클럭사이의 미세위상차를 뺄셈 연산하는 뺄셈기;
    상기 뺄셈기의 출력의 절대값을 획득하는 절대값 획득기;
    상기 절대값 획득기의 출력을 2배수하여 상기 디지털 제어 발진기 클럭주기를 획득하는 체배기; 및
    상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차에 상기 디지털 제어 발진기 클럭주기의 역수를 곱하여 출력하는 곱셈기를 포함하는 것을 특징으로 하는 완전디지털 위상고정루프.
  6. 제5항에 있어서, 상기 정규화 곱셈기는
    상기 체배기를 통해 획득된 디지털 제어 발진기 클럭주기를 평균화하는 디지털 제어 발진기 클럭주기 평균화기;
    상기 체배기를 통해 획득된 디지털 제어 발진기 클럭주기와 상기 디지털 제어 발진기 클럭주기 평균화기를 통해 평균화된 디지털 제어 발진기 클럭주기 중 하나를 선택하여 출력하는 멀티플렉서; 및
    상기 멀티플렉서를 통해 선택된 디지털 제어 발진기 클럭주기를 저장하는 메모리를 더 포함하는 것을 특징으로 하는 완전디지털 위상고정루프.
  7. 제3항에 있어서, 상기 타임투디지털 컨버터는
    상기 기준 클럭의 위상을 지연시키는 지연 체인;
    상기 지연 체인의 출력을 상기 상승에지리타임드클럭에 따라 샘플링하는 샘플러;
    상기 샘플러의 출력값 변화 시점을 검출하여, 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차를 획득하는 에지 검출기; 및
    상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차의 최대값과 최소값을 획득한 후 뺄셈연산하여 디지털 제어 발진기 클럭주기를 계산하고, 상기 디지털 제어 발진기 클럭주기로 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차를 정규화하여 출력하는 정규화 곱셈기를 포함하는 것을 특징으로 하는 완전디지털 위상고정루프.
  8. 제7항에 있어서, 상기 정규화 곱셈기는
    상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차의 최대값과 최소값을 검출하는 최대값 및 최소값 검출기;
    상기 최대값과 상기 최소값을 뺄셈 연산하여 상기 디지털 제어 발진기 클럭주기를 획득하는 뺄셈기; 및
    상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차에 상기 디지털 제어 발진기 클럭주기의 역수를 곱하여 출력하는 곱셈기를 포함하는 것을 특징으로 하는 완전디지털 위상고정루프.
  9. 제8항에 있어서, 상기 정규화 곱셈기는
    상기 뺄셈기를 통해 획득된 디지털 제어 발진기 클럭주기와 기 설정된 디지털 제어 발진기 클럭주기 중 하나를 선택하여 출력하는 멀티플렉서; 및
    상기 멀티플렉서의 출력을 상기 곱셈기에 제공하는 메모리를 더 포함하는 것을 특징으로 하는 완전디지털 위상고정루프.
  10. 제1항에 있어서, 상기 락 검출기는
    상기 디지털 루프 필터의 출력을 비트별로 비교하는 비교부;
    상기 비교부의 출력으로부터 서로 상이한 위상을 가지는 다수의 지연 신호를 생성하고, 상기 다수의 지연신호와 상기 비교부의 출력을 논리합하는 지연셀 블럭; 및
    상기 지연셀 블럭의 출력값 변화 시점을 검출하여 상기 락 지시신호를 출력하는 검출부를 포함하는 것을 특징으로 하는 완전디지털 위상고정루프.
  11. 제10항에 있어서, 상기 비교부는
    상기 디지털 루프 필터의 출력을 비트별로 위상 지연시키는 다수의 지연기;
    상기 디지털 루프 필터의 출력과 상기 다수의 지연기의 출력을 비트별 비교하는 다수의 비교기; 및
    상기 다수의 비교기의 출력을 논리합 연산하여 출력하는 연산기를 포함하는 것을 특징으로 하는 완전디지털 위상고정루프.
  12. 제11항에 있어서, 상기 지연셀 블럭은
    상기 비교부의 출력의 위상을 지연시키는 지연 체인; 및
    상기 지연 체인의 출력과 상기 비교부의 출력을 논리합 연산하여 출력하는 연산기를 포함하는 것을 특징으로 하는 완전디지털 위상고정루프.
  13. 제10항에 있어서, 상기 검출부는
    상기 지연셀 블럭의 출력값 변화 시점을 검출하는 래치회로; 및
    상기 래치회로의 출력에 응답하여 락 지시신호를 출력하는 펄스 발생기를 포함하는 것을 특징으로 하는 완전디지털 위상고정루프.
  14. 제1항에 있어서, 상기 디지털 제어 발진기는
    상기 락 지시신호에 따라 코어스조정뱅크, 중간조정뱅크 및 미세조정뱅크를 하나 중 선택하고, 상기 선택된 조정뱅크의 캐패시턴스값을 상기 디지털 루프 필터의 출력에 따라 가변하여 상기 디지털 제어 발진기 클럭의 주파수를 제어하는 것을 특징으로 하는 완전디지털 위상고정루프.
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