KR102608982B1

KR102608982B1 - 완전 디지털 위상 고정 루프

Info

Publication number: KR102608982B1
Application number: KR1020160178753A
Authority: KR
Inventors: 심재윤; 이민섭; 정인화; 김용주
Original assignee: 에스케이하이닉스 주식회사; 포항공과대학교 산학협력단
Priority date: 2016-12-26
Filing date: 2016-12-26
Publication date: 2023-11-30
Also published as: US10038451B2; US20180183447A1; KR20180074950A

Abstract

본 발명은 외부 기준 클럭의 현재 에지 위치 정보를 예상하여 출력 클럭을 선택함으로써 카운터 개수를 줄일 수 있고, 시간-디지털 변환기 개수를 줄일 수 있는 완전 디지털 위상 고정 루프를 제공한다.
본 발명의 제1 실시예에 따르면, 완전 디지털 위상 고정 루프는, 디지털 제어 오실레이터로부터 출력되는 서로 다른 위상을 가지는 복수의 출력 클럭 중 어느 하나의 위상을 카운트하여 디지털화한 값과, 상기 복수의 출력 클럭을 외부 기준 클럭에 동기시켜 현재 에지 위치 정보를 출력한 값을 이용하여 정수분 주파수 신호를 출력하는 정수분 위상 처리부; 주파수 지령치 워드에서 하기 분수분 위상 정보와 상기 현재 에지 위치 정보를 가산하여 생성되는 예측 선택 신호를 이용하여 상기 복수의 출력 클럭 중 2개의 인접하는 출력 클럭을 선택하고, 상기 2개의 인접하는 출력 클럭을 시간-디지털 변환하여 생성되는 분수분 위상 정보를 이용하여 분수분 주파수 신호를 출력하는 분수분 위상 처리부; 및 상기 정수분 주파수 신호와 상기 분수분 주파수 신호를 가산하여 상기 복수의 출력 클럭의 주파수에 대응하는 주파수 실제치 워드를 출력하는 주파수 합산부를 포함한다.

Description

완전 디지털 위상 고정 루프{ALL DIGITAL PHASE LOCKED LOOP}

본 발명은 반도체 장치에 사용되는 완전 디지털 위상 고정 루프에 관한 것이다.

최근 전자기기의 소형화, 저전력화, 다양화 등에 따라 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다.

이러한 반도체 장치에 사용되는 DRAM의 입출력 데이터 동기에 필요한 클럭은 DDR(Double Data Rate)의 경우 데이터 율의 반에 해당하는 주파수를 가지고 외부에서 입력된다. 이렇게 주파수가 주어진 외부 입력 클럭 신호를 DRAM 내부의 지연 고정 루프(Delay Locked Loop)가 받아 지연 시간을 제어함으로써 데이터 동기에 필요한 위상을 만들어내게 된다. DLL은 주어진 주파수에서 위상만 생성하기 때문에 개 루프(open loop) 제어 방식을 이용하면 소정 클럭 주기 내에 빠른 위상 고정이 가능하며, 디지털 회로만으로 설계할 수 있다는 장점이 있기 때문에 DRAM에서 널리 사용되고 있다.

빠른 고정(Fast Locking) 동작이라 함은 턴오프(turn-off) 상태에서 턴온(turn-on) 상태로 바뀔 때에 소정 클럭 내에 빠른 위상 생성이 가능하다는 것을 의미하며, 이 특성은 다양한 파워 다운(power down) 모드에서 유용하게 사용되어 대기상태의 전력 소모 감소에 매우 유리하게 사용될 수 있기 때문이다.

그러나 DRAM의 데이터 율이 수 기가 bps(Gb/s) 영역으로 매우 빨라짐에 따라 DRAM 내부 DLL의 동작을 위하여 필요로 하는 높은 주파수를 갖는 외부 입력 신호의 제공이 점차 힘들어지게 되었다. 예를 들어 10 Gb/s의 데이터 전송을 목표로 하는 고속 DRAM에서 DLL을 사용하기 위해서는 5 GHz라는 높은 주파수의 클럭 신호가 DLL에 입력되어야 하는데, 5 GHz의 높은 주파수를 갖는 외부 클럭 신호를 제공한다는 것은 기술적으로 매우 어렵다.

이런 문제로, 높은 입력 주파수 대신 낮은 입력 주파수를 받아들여 내부에서 주파수 체배를 통해 데이터 동기에 필요한 높은 주파수를 생성할 수 있는 위상 고정 루프(PLL)의 필요성이 대두되었다. 그러나 DRAM에서 필요한 빠른 위상 고정 동작을 구현함에 있어서, ADDLL(all digital DLL)은 위상만 검출하면 비교적 클럭을 빠르게 고정시키기가 용이한 반면, ADPLL(all digital PLL)은 DLL에 없는 오실레이터가 있기 때문에 오실레이터의 위상과 주파수를 동시에 검출하여야 하므로 클럭을 빠르게 고정시키기가 용이하지 않다.

공개특허 10-2016-0013945호 PWM 기반의 DCO 해상도 보강된 자동 배치 및 배선된 ADPLL 미국공개특허 US 2008/0315959호 LOW POWER ALL DIGITAL PLL ARCHITECTURE

본 발명은 외부 기준 클럭의 현재 에지 위치 정보를 예상하여 출력 클럭 신호를 선택함으로써 카운터 개수를 줄일 수 있고, 시간-디지털 변환기 개수를 줄일 수 있는 완전 디지털 위상 고정 루프를 제공할 수 있다.

본 발명의 제1 실시예에 따르면, 완전 디지털 위상 고정 루프는, 디지털 제어 오실레이터로부터 출력되는 서로 다른 위상을 가지는 복수의 출력 클럭 신호 중 어느 하나의 위상을 카운트하여 디지털화한 값과, 상기 복수의 출력 클럭 신호를 외부 기준 클럭에 동기시켜 현재 에지 위치 정보를 출력한 값을 이용하여 정수분 주파수 신호를 출력하는 정수분 위상 처리부; 주파수 지령치 워드에서 하기 분수분 위상 정보와 상기 현재 에지 위치 정보를 가산하여 생성되는 예측 선택 신호를 이용하여 상기 복수의 출력 클럭 신호 중 2개의 인접하는 출력 클럭을 선택하고, 상기 2개의 인접하는 출력 클럭 신호를 시간-디지털 변환하여 생성되는 분수분 위상 정보를 이용하여 분수분 주파수 신호를 출력하는 분수분 위상 처리부; 및 상기 정수분 주파수 신호와 상기 분수분 주파수 신호를 가산하여 상기 복수의 출력 클럭 신호의 주파수에 대응하는 주파수 실제치 워드를 출력하는 주파수 합산부를 포함한다.

또한, 본 발명의 제2 실시예에 따르면, 완전 디지털 위상 고정 루프는, 주파수 지령치 워드에서 하기 주파수 실제치 워드를 감산하여 주파수 편차 신호를 출력하는 제1 감산기; 상기 주파수 편차 신호를 적분하여 위상 편차 신호를 출력하는 적분기; 상기 위상 편차 신호를 변조하여 디지털 제어 오실레이터 구동신호를 출력하는 변조기; 상기 디지털 제어 오실레이터 구동신호에 대응하여 서로 다른 위상을 가진 복수의 출력 클럭 신호를 생성하는 디지털 제어 오실레이터; 상기 서로 다른 위상을 가지는 복수의 출력 클럭 신호 중 어느 하나의 위상을 카운트하여 디지털화한 값과, 상기 복수의 출력 클럭 신호를 외부 기준 클럭에 동기시켜 현재 에지 위치 정보를 출력한 값을 이용하여 정수분 주파수 신호를 출력하는 정수분 위상 처리부; 주파수 지령치 워드에 하기 분수분 위상 정보와 상기 현재 에지 위치 정보를 가산하여 생성되는 예측 선택 신호를 이용하여 상기 복수의 출력 클럭 신호 중 2개의 인접하는 출력 클럭 신호를 선택하고, 상기 2개의 인접하는 출력 클럭 신호를 시간-디지털 변환하여 생성되는 분수분 위상 정보를 이용하여 분수분 주파수 신호를 출력하는 분수분 위상 처리부; 및 상기 정수분 주파수 신호와 상기 분수분 주파수 신호를 가산하여 상기 복수의 출력 클럭 신호의 주파수에 대응하는 주파수 실제치 워드를 출력하는 주파수 합산부를 포함하는 완전 디지털 위상 고정 루프를 포함하는 전자 기기를 제공한다.

본 발명의 완전 디지털 위상 고정 루프에 따르면, 하나의 회전형 카운터를 사용하여 정수분 위상 정보를 처리하는 것이 가능하므로 저전력으로 구현될 수 있다.

또한, 본 발명의 완전 디지털 위상 고정 루프에 따르면, 2개의 시간-디지털 변환기만을 사용하여 분수분 위상 정보를 처리하는 것이 가능하므로 불필요한 계산을 줄일 수 있다.

도 1은 본 발명의 일실시예에 따른 완전 디지털 위상 고정 루프의 전체 블록도,
도 2는 본 발명의 일실시예에 따른 정수분 위상 정보 처리 예시도,
도 3은 본 발명의 일실시예에 따른 분수분 위상 정보 처리 예시도,
도 4는 도 3의 우측 타이밍도의 점선 박스 부분의 확대도,
도 5는 본 발명의 일실시예에 따른 시간-디지털 변환기의 구체 회로도,
도 6은 도 1의 리타이밍부(117)의 구체 구성도,
도 7은 도 1의 에지 검출부(119)의 구체 구성도,
도 8은 본 발명의 다른 실시예에 따른 완전 디지털 위상 고정 루프의 전체 블록도,
도 9는 본 발명의 실시예에 따른 반도체 장치를 구현하는 메모리 시스템의 구성도,
도 10은 본 발명의 실시예에 따른 반도체 장치를 구현하는 마이크로프로세서의 구성도,
도 11은 본 발명의 실시예에 따른 반도체 장치를 구현하는 프로세서의 구성도,
도 12는 본 발명의 실시예에 따른 반도체 장치를 구현하는 시스템의 구성도, 및
도 13은 본 발명의 실시예에 따른 반도체 장치를 구현하는 데이터 저장 시스템의 구성도이다.

이하, 본 발명이 속하는 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.

도 1은 본 발명의 일실시예에 따른 완전 디지털 위상 고정 루프의 전체 블록도이다.

본 발명의 일실시예에 따른 완전 디지털 위상 고정 루프는 제1 감산기(101), 적분기(103), 디지털 루프 필터(105), 변조기(107), 디지털 제어 오실레이터(109), 기준 주파수 지연부(110), 정수분 위상 처리부(120), 분수분 위상 처리부(130), 및 주파수 합산부(140)를 포함한다.

제1 감산기(101)는 외부에서 인가되는 주파수 지령치 워드(FCW: Frequency Command Word)에서 주파수 평균기(141)로부터 출력되는 주파수 실제치 워드(FRW)를 감산하여 주파수 편차신호(Fe)를 출력한다.

적분기(103)는 내부기준클럭(CKR)에 동기하여 감산기(101)로부터 출력되는 주파수 편차신호(Fe)를 적분함으로써 디지털 위상편차신호(Pe)를 출력한다.

디지털 루프 필터(105)는 내부 기준 클럭 신호(CKR)에 동기하여 적분기(103)로부터 출력되는 디지털 위상편차신호(Pe)를 재차 적분하여 디지털 위상편차적분신호(Pe2)를 출력한다.

변조기(107)는 분주 클럭(CK_div)에 동기되어 동작하고, 디지털 루프 필터(120)로부터 출력되는 디지털 위상편차적분신호(Pe2)를 변조하여 디지털 제어 오실레이터 구동신호(S_dco)를 생성한다.

디지털 제어 오실레이터(109)는 디지털 제어 오실레이터 구동신호(S_dco)에 대응하여 발진 주파수의 서로 다른 위상을 가진 복수의 출력 클럭 신호(CKO<1:4>)를 생성한다. 예컨대, 4개의 출력 클럭 신호(CKO<1:4>)는 1/4 주기만큼씩 위상차를 가진다.

기준 주파수 지연부(110)는 직렬연결된 복수의 지연소자를 포함하고, 직렬연결된 복수의 지연소자는 외부로부터 인가되는 기준 주파수(Fref)를 이용하여 복수의 지연된 기준 주파수 클럭 신호(Frd<N:0>, N은 정수)를 출력할 수 있고, 복수의 지연된 기준 주파수 클럭 신호 중 어느 하나를 외부 기준 클럭 신호(CKref)로 사용할 수 있다. 본 발명의 실시예에서는 복수의 지연된 기준 주파수 클럭 신호(Frd<N:0>)로 제1 내지 제8 지연된 기준 주파수 클럭 신호(Frd<7:0>)를 이용하고, 제5 지연된 기준 주파수 클럭 신호(Frd<4>)를 외부 기준 클럭 신호(CKref)로 사용하여 설명한다.

정수분 위상 처리부(120)는 회전형 카운터(111), 제1 미분기(113), 곱셈기(115), 리타이밍부(117), 에지 검출부(119), 제1 일시저장부(121), 제1 가산기(123), 및 제2 감산기(125)를 포함한다.

회전형 카운터(111)는 4개의 출력 클럭 신호(CKO<1:4>) 중 어느 하나의 라이징 에지를 카운트하고, 내부 기준 클럭(CKR)에 동기되어 디지털 카운트 신호(Sdc)로 출력한다.

제1 미분기(113)는 회전형 카운터(111)로부터 출력되는 6비트의 디지털 카운트 신호를 미분하여 디지털 카운트 편차 신호(Sdcd)를 출력한다.

본 발명의 일실시예에 따르면, 곱셈기(115)는 제1 미분기(113)로부터 출력되는 6비트 디지털 카운트 편차 신호를 4배 하여 디지털 카운트 편차 증배 신호(Sdcdm)로 출력한다.

리타이밍부(117)는 4개의 출력 클럭 신호(CKO<1:4>)를 외부 기준 클럭 신호ChKref)에 동기시켜 제1 내지 제4 리타이밍 클럭 신호(RET<1:4>)를 생성할 수 있다.

에지 검출부(119)는, 도 7에 도시된 바와 같이, 복수의 에지 셀렉터(711, 713, 715, 717)와 디코더(720)를 이용하여 바이너리 2비트의 현재 에지 위치 정보를 출력한다.

제1 일시저장부(121)는 에지 검출부(119)로부터 출력되는 현재 에지 위치 정보를 일시 저장하고, 내부 기준 클럭 신호(CKR)에 동기되어 일시 저장된 직전 에지 위치 정보를 출력한다.

제1 가산기(123)는 곱셈기(115)로부터 출력되는 디지털 카운트 편차 증배 신호(Sdcdm)와 에지 검출부(119)로부터 출력되는 바이너리 2비트의 현재 에지 위치 정보를 가산하여 현재 에지 위치 보정 신호(EDDC)를 출력한다.

제2 감산기(125)는 현재 에지 위치 보정 신호(EDDC)로부터 직전 에지 위치 정보를 감산하여 정수분 주파수 신호(EDC)를 출력한다.

분수분 위상 처리부(130)는 멀티플렉서(127), 제1 시간-디지털 변환기(131), 제2 시간-디지털 변환기(133), 제3 가산기(135), 제2 미분기(137), 제2 가산기(143), 및 제2 일시저장부(145)를 포함한다.

제2 가산기(143)는 5비트의 주파수 지령치 워드(FCW[14:10])와 디지털값의 분수분 위상 정보(3비트) 그리고 에지 검출부(119)로부터 출력되는 현재 에지 위치 정보(2비트)를 가산하여 선택 제어 신호(MSB)를 출력한다. 여기서, 주파수 지령치 워드와 분수분 위상 정보를 더한 후 상위 2비트만을 취한 후 현재 에지 위치 정보를 가산하여 선택 제어 신호(MSB)를 출력한다.

제2 일시저장부(145)는 선택 제어 신호(MSB)를 일시 저장하고, 일시 저장된 직전 선택 제어 신호(MSB_before)를 출력한다.

멀티플렉서(127)는 직전 선택 제어 신호(MSB_before)를 이용하여 4개의 출력 클럭 신호(CKO<1:4>) 중 2개의 인접하는 출력 클럭 신호를 선택하여 출력한다.

제1 시간-디지털 변환기(131, TDC: Time to Digital Converter)는 2개의 인접하는 출력 클럭 신호 중 선행 출력 클럭 신호를 기준 주파수 지연부(110)로부터 출력되는 제1 내지 제8 지연된 기준 주파수 클럭 신호(Frd<7:0>)에 동기시켜 디지털 값의 선행 위상 정보(Qa<7:0>)를 출력한다.

제2 시간-디지털 변환기(133)는 2개의 인접하는 출력 클럭 신호 중 후행 출력 클럭 신호를 기준 주파수 지연부(110)로부터 출력되는 제1 내지 제8 지연된 기준 주파수 클럭 신호(Frd<7:0>)에 동기시켜 디지털 값의 후행 위상 정보(Qb<7:0>)를 출력한다.

제3 가산기(135)는 소정의 옵셋값(- 5)과 디지털 값의 선행 위상 정보(Qa<7:0>) 그리고 디지털 값의 후행 위상 정보(Qb<7:0>)를 가산하여 디지털값의 분수분 위상 신호(Pfrac)를 출력한다.

제2 미분기(137)는 디지털값의 분수분 위상 신호(Pfrac)를 미분하여 분수분 주파수 신호(Ffrac)를 출력한다.

주파수 합산부(140)는, 정수분 주파수 신호(EDC)와 분수분 주파수 신호(Ffrac)를 가산하여 합산 주파수 신호(Fadd)를 출력하는 합산기(139); 및 합산 주파수 신호(Fadd)를 디지털 제어 오실레이터(109)로부터 출력되는 출력 클럭 신호의 갯수로 나누어 평균함으로써 주파수 실제치 워드(FRW)를 출력하는 주파수 평균기(141)를 포함할 수 있다.

합산기(139)는 정수분 주파수 신호(EDC<7:0>)와 분수분 주파수 신호(Ffrac)를 가산하여 합산 주파수 신호(Fadd)를 출력한다.

주파수 평균기(141)는 합산 주파수 신호(Fadd)를 4로 나누어 평균함으로써 주파수 실제치 워드(FRW)를 출력한다.

본 발명에 따르면, 외부 기준 클럭 신호(CKref)의 현재 에지 위치 정보를 바이너리 2비트로 출력하기 때문에 완전 디지털 위상 고정 루프의 구성요소 중 가장 많은 전력을 소비하는 회전형 카운터를 하나만 사용하는 것이 가능하다. 그리고 다음 에지 위치 정보를 예측하여 시간-디지털 변환기를 두 개만 사용하는 것 또한 가능하다. 이에 따라 완전 디지털 위상 고정 루프에서 전력 소모를 대폭 줄일 수 있다.

도 2는 본 발명의 일실시예에 따른 정수분 위상 정보 처리 예시도이다.

예컨대, 4개의 회전형 카운터를 구비하는 경우, 도 2와 같이, 외부 기준 클럭 신호(CKref)의 라이징 에지가 이웃하는 제2 출력 클럭 신호(CKO2)의 라이징 에지와 제3 출력 클럭 신호(CKO3)의 라이징 에지 사이에 위치하고, 제4 회전형 카운터의 출력이 5이면, 나머지 회전형 카운터들의 출력은 순차적으로 5, 6, 6이 되어 이들을 평균 하면 해상도가 4배 증가된 정수분 위상 정보를 알 수 있다.

이를 일반화하여 표 1에 나타내면 다음과 같고, 이에 따라 하나의 회전형 카운터만으로 외부 기준 클럭 신호(CKref)의 정수분 위상 정보를 알 수 있으므로 나머지 회전형 카운터들의 출력이 불필요하다.

Phase	외부 기준 클럭 신호의 라이징 에지의 위치
Phase	edge_41	edge_12	edge_23	edge_34
Rv_4	n	n	n	n
Rv_3	n	n	n	n+1
Rv_2	n	n	n+1	n+1
Rv_1	n	n+1	n+1	n+1

여기서, Rv는 서로 다른 위상을 가지는 각각의 출력 클럭 신호를 각각의 카운터를 통해 정수분 위상 정보를 검출한 결과이다.

외부 기준 클럭 신호(CKref)의 라이징 에지의 위치는 도 2와 같이, 네 가지의 경우로 나눌 수 있다. 이웃하는 제4 출력 클럭 신호(CKO4)의 라이징 에지와 제1 출력 클럭 신호(CKO1)의 라이징 에지 사이에 위치하는 경우를 edge_41에 위치한다고 표현하고, 이웃하는 제1 출력 클럭 신호(CKO1)의 라이징 에지와 제2 출력 클럭 신호(CKO2)의 라이징 에지 사이에 위치하는 경우를 edge_12에 위치한다고 표현하고, 이웃하는 제2 출력 클럭 신호(CKO2)의 라이징 에지와 제3 출력 클럭 신호(CKO3)의 라이징 에지 사이에 위치하는 경우를 edge_23에 위치한다고 표현하고, 이웃하는 제3 출력 클럭 신호(CKO3)의 라이징 에지와 제4 출력 클럭 신호(CKO4)의 라이징 에지 사이에 위치하는 경우를 edge_34에 위치한다고 표현한다.

도 3은 본 발명의 일실시예에 따른 분수분 위상 정보 처리 예시도이다.

주파수 지령치 워드(FCW)가 정수일 경우, 외부 기준 클럭 신호(CKref)의 라이징 에지의 위치는 매주기마다 동일하나, 주파수 지령치 워드(FCW)가 소수일 경우, 외부 기준 클럭 신호(CKref)의 라이징 에지의 위치는 매주기마다 그 위치가 제각각이다. 즉, 외부 기준 클럭(CKref)의 라이징 에지의 위치는 주파수 지령치 워드(FCW) 중 소숫점 이하의 소수분과 관계가 있다.

도 3을 참조하여 설명하면, 현재 주기에서 외부 기준 클럭(CKref)의 라이징 에지가 이웃하는 제2 출력 클럭 신호(CKO2)의 라이징 에지와 제3 출력 클럭 신호(CKO3)의 라이지 에지 사이에 위치한다.

이때, 주파수 지령치 워드(FCW)가 정수 10이면 다음 주기에서, 도 3의 우측 타이밍도의 좌측 화살표와 같이, 외부 기준 클럭(CKref)의 라이징 에지의 위치는 현재 주기와 같은 위상에 위치한다.

마찬가지로, 주파수 지령치 워드(FCW)가 정수 11이면 다음 주기에서, 도 3의 우측 타이밍도의 우측 화살표와 같이, 외부 기준 클럭 신호(CKref)의 라이징 에지의 위치는 현재 주기와 같은 위상에 위치한다.

그런데 주파수 지령치 워드(FCW)가 예컨대, 10.**과 같이, 정수가 아니면, 도 3의 우측 타이밍도의 두 화살표 사이의 위상에 위치한다.

도 4는 도 3의 우측 타이밍도의 점선 박스 부분의 확대도이다.

주파수 지령치 워드(FCW)가 정수이면, 정수를 제외한 소수분(P_FCW_Frac)은 0이므로 외부 기준 클럭 신호(Frd<4>)의 라이징 에지가 매주기마다 동일 위상에서 나타난다. 그런데 주파수 지령치 워드(FCW)가 정수가 아닌 양의 실수이면, 주파수 지령치 워드(FCW) 중 정수를 제외한 소수분(P_FCW_Frac)이 0이 아니므로 외부 기준 클럭 신호(Frd<4>)의 라이징 에지가 그 만큼 지연되어 나타난다.

따라서 정수분(Pinteger)과 소수분(Pfrac)의 합을 이용하여 외부 기준 클럭 신호(CKref)의 라이징 에지의 위상을 예측할 수 있고, 이를 표 2와 같이 나타낼 수 있다.

		current cycle	edge_41	edge_12	edge_23	edge_34
Pinteger + Pfrac	0.00~0.25	Next cycle	edge_41	edge_12	edge_23	edge_34
	0.25~0.50		edge_12	edge_23	edge_34	edge_41`
	0.50~0.75		edge_23	edge_34	edge_41	edge_12
	0.75~1.00		edge_34	edge_41	edge_12	edge_23
	1.00~1.22		edge_41	edge_12	edge_23	edge_34

도 5는 본 발명의 일실시예에 따른 시간-디지털 변환기의 구체 회로도이다.

시간-디지털 변환기는 제1 내지 제8 지연된 기준 주파수 클럭 신호(Frd<7:0>)에 동기되어, 4개의 출력 클럭 신호(CKO) 중 어느 하나, 예컨대, 제4 출력 클럭 신호(CKO<4>)를 디지털 코드화하는 병렬연결된 복수의 플립플롭을 이용하여 디지털 코드 신호(Q4<7:0>)를 출력한다.

도 6은 도 1의 리타이밍부(117)의 구체 구성도이다.

리타이밍부(117)는 복수의 리타이머(611, 613, 615, 617)를 포함하고, 복수의 리타이머 각각은 외부 기준 클럭 신호(CKref)를 제1 내지 제4 출력 클럭 신호(CKO<1> ~ CKO<4>) 각각에 동기시켜 제1 내지 제4 리타이밍 클럭 신호(RET1 ~ RET4)를 생성할 수 있다.

각각의 리타이머(611, ..., 617)는 하나 이상의 플립플롭을 포함할 수 있다. 예컨대, 제1 리타이머(611)는 외부 기준 클럭 신호(CKref)를 제1 출력 클럭 신호(CKO<1>)에 동기시켜 제1 리타이밍 클럭 신호(RET1)를 생성한다. 나머지 리타이머(613, 615, 617)도 동일한 방식으로 동작하여 위상이 다른 제2 내지 제4 리타이밍 클럭 신호(RET2, RET3, RET4)를 생성한다. 여기서, 제1 내지 제4 리타이밍 클럭 신호(RET1 ~ RET4) 중 어느 하나를 내부 기준 클럭 신호(CKR)로 사용할 수 있다.

도 7은 도 1의 에지 검출부(119)의 구체 구성도이다.

에지 검출부(119)는 복수의 에지 셀렉터(711, 713, 715, 717)와, 디코더(720)를 포함한다.

에지 셀렉터(711, 713, 715, 717) 각각은 3개의 낫게이트와 하나의 오아게이트를 포함하고, 제1 내지 제4 리타이밍 클럭 신호(RET1 ~ RET4)를 입력받아 4개의 에지 위치에 대하여 각각 "H"레벨 상태 신호를 출력한다. 여기서, 3개의 낫게이트와 하나의 오아게이트의 입출력 동작은 통상의 기술자에게 자명한 사항이므로 생략하기로 한다.

디코더(720)는, 표 3과 같이 각각의 에지 셀렉터(711, 713, 175, 717)의 출력에 따라 각기 서로 다른 값을 출력한다.

Phase of CKref	Output of Decoder
edge_41	00
edge_12	01
edge_23	10
edge_34	11

도 8은 본 발명의 다른 실시예에 따른 완전 디지털 위상 고정 루프의 전체 블록도이다.

본 발명의 다른 실시예에 따른 완전 디지털 위상 고정 루프는 제1 감산기(801), 적분기(803), 디지털 루프 필터(805), 변조기(807), 디지털 제어 오실레이터(809), 기준 주파수 지연부(810), 정수분 위상 처리부(820), 분수분 위상 처리부(830), 및 주파수 합산부(840)를 포함할 수 있다.

본 발명의 다른 실시예에 따른 분수형 완전 디지털 위상 고정 루프는 도 1의 본 발명의 일실시예에 따른 분수형 완전 디지털 위상 고정 루프와 대부분의 구성이 동일하고, 정수분 위상 처리부의 일부 구성이 상이하므로 이에 대해서만 설명하기로 한다.

즉, 도 1의 일실시예에서는 리타이밍부(117)가 4개의 플립플롭을 사용하는 한편, 도 8의 다른 실시예에서는 하나의 플립플롭(817)만 사용하여 4개의 출력 클럭 신호(CKO<1:4>) 중 어느 하나를 이용하여 내부 기준 클럭 신호(CKR)를 생성한다. 여기서, 다른 실시예에서의 플립플롭(817)에 입력되는 4개의 출력 클럭 신호(CKO<1:4>) 중 어느 하나는 회전형 카운터(811)에 입력되는 출력 클럭 신호와 동일한 클럭이다.

한편, 도 8의 다른 실시예에 따르면, 에지 검출부(819)는 위상이 서로 다른 4개의 출력 클럭 신호(CKO<1:4>)를 외부 기준 클럭 신호(CKref)에 동기시켜 표 3과 같은 외부 기준 클럭 신호(CKref)의 현재 에지 위치 정보를 바이너리 2비트로 출력한다. 여기서, 에지 검출부(819)는 플립플롭과 간단한 로직으로 구현될 수 있으나, 이는 통상의 기술자에게 자명한 사항이므로 구체적인 설명은 생략하기로 한다.

상술한 실시예에 따른 반도체 장치는 다양한 전자 기기 또는 시스템에 이용될 수 있다. 도 9 내지 도 13은 상술한 실시예에 따른 완전 디지털 위상 고정 루프를 포함하는 반도체 장치를 이용하여 구현할 수 있는 전자 기기 또는 시스템의 몇몇 예시들을 나타낸 것이다.

도 9는 본 발명의 실시예에 따른 반도체 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.

도 9를 참조하면, 메모리 시스템(900)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(910), 이를 제어하는 메모리 컨트롤러(920), 외부 장치와의 연결을 위한 인터페이스(930), 및 외부 장치와의 인터페이스, 메모리 컨트롤러(920), 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(930)와 메모리(910)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(940) 등을 포함할 수 있다. 메모리 시스템(900)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.

본 실시예의 메모리(910)는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

메모리 컨트롤러(920)는 메모리(910)와 인터페이스(930) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(920)는 메모리 시스템(900) 외부에서 인터페이스(930)를 통해 입력된 명령어들을 처리연산하기 위한 프로세서(921)를 포함할 수 있다.

인터페이스(930)는 메모리 시스템(900)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.

데이터를 임시로 저장하는 버퍼 메모리(940)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(940)는 완전 디지털 위상 고정 루프 및 완전 디지털 위상 고정 루프를 포함하는 반도체 장치를 포함할 수 있다.

예컨대, 반도체 장치에 사용되는 완전 디지털 위상 고정 루프는, 정수분 위상 처리부(120, 820)와, 분수분 위상 처리부(130, 830) 그리고 주파수 합산부(140, 840)를 포함할 수 있다. 정수분 위상 처리부는 하나의 회전형 카운터를 이용하여 디지털 제어 오실레이터로부터 출력되는 서로 다른 위상을 가지는 복수의 출력 클럭 신호 중 어느 하나의 위상을 카운트하여 디지털화한 값과, 복수의 출력 클럭 신호를 외부 기준 클럭 신호에 동기시켜 현재 에지 위치 정보를 출력한 값을 이용하여 정수분 주파수 신호를 출력한다. 분수분 위상 처리부는 주파수 지령치 워드에서 분수분 위상 정보와 현재 에지 위치 정보를 가산하여 생성되는 예측 선택 신호를 이용하여 복수의 출력 클럭 신호 중 2개의 인접하는 출력 클럭 신호를 선택하고, 2개의 시간-디지털 변환기를 사용하여 2개의 인접하는 출력 클럭 신호를 시간-디지털 변환하여 생성되는 분수분 위상 정보를 이용하여 분수분 주파수 신호를 출력한다. 주파수 합산부는 정수분 주파수 신호와 상기 분수분 주파수 신호를 가산하여 상기 복수의 출력 클럭 신호의 주파수에 대응하는 주파수 실제치 워드를 출력한다. 이에 따라 버퍼 메모리(940)를 저전력으로 구현할 수 있고, 버퍼 메모리(940)의 불필요한 계산을 줄일 수 있다. 메모리 시스템(900)의 성능을 향상시킬 수 있다.

더불어, 본 실시예의 버퍼 메모리(940)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다.

도 10은 본 발명의 실시예에 따른 반도체 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.

도 10을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030), 캐시 메모리부(1040) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.

기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.

연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.

제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.

외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 캐시 메모리부(1040)는 완전 디지털 위상 고정 루프 및 완전 디지털 위상 고정 루프를 포함하는 반도체 장치를 포함할 수 있다. 완전 디지털 위상 고정 루프는, 앞서 언급하였기에 구성 및 동작 방법은 생략한다. 이에 따라 캐시 메모리부(1040)는 저전력으로 구현될 수 있고, 불필요한 계산을 줄일 수 있다. 결과적으로 마이크로프로세서(100)의 성능을 향상시킬 수 있다. 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.

도 11은 본 발명의 실시예에 따른 반도체 장치를 구현하는 프로세서의 구성도의 일 예이다.

도 11을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.

본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.

기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.

캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 1차 저장부(1120)는 완전 디지털 위상 고정 루프 및 완전 디지털 위상 고정 루프를 포함하는 반도체 장치를 포함할 수 있다. 완전 디지털 위상 고정 루프는 앞서 언급하였기에 구성 및 동작 방법은 생략한다. 이에 따라 캐시 메모리부(1120)는 저전력으로 구현될 수 있고, 불필요한 계산을 줄일 수 있다. 결과적으로, 프로세서(1100)의 성능을 향상시킬 수 있다.

도 11에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.

버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.

본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.

본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.

여기서 임베디드 메모리부(1140)는 앞서 언급한 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다.

통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.

메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드 (Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.

미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.

도 12는 본 발명의 실시예에 따른 반도체 장치를 구현하는 시스템의 구성도의 일 예이다.

도 12를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.

프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.

주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 완전 디지털 위상 고정 루프 및 완전 디지털 위상 고정 루프를 포함하는 반도체 장치를 포함할 수 있다. 완전 디지털 위상 고정 루프는 앞서 언급하였기에 구성 및 동작 방법은 생략한다. 이에 따라 주기억장치(1220)를 저전력으로 구현할 수 있고, 불필요한 계산을 줄일 수 있다. 결과적으로, 시스템(1200)의 저전력화 구현이 가능하여 시스템(1200)의 성능을 향상시킬 수 있다.

보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 13의 1300 참조)을 더 포함할 수 있다.

인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다.

유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀 에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.

도 13은 본 발명의 실시예에 따른 반도체 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.

도 13을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 앞서 언급한 다양한 종류의 카드 형태일 수 있다.

저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는 앞서 예시한 바 있으므로 생략하기로 한다.

컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.

인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, 앞서 언급한 다양한 종류의 형태로 된 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.

임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 완전 디지털 위상 고정 루프 및 완전 디지털 위상 고정 루프를 포함하는 반도체 장치를 포함할 수 있다. 완전 디지털 위상 고정 루프는 앞서 언급하였기에 구성 및 동작 방법은 생략한다. 이에 따라 임시 저장 장치(1340)를 저전력으로 구현할 수 있고, 불필요한 계산을 줄일 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 저전력화 구현이 가능하다.

개시된 예시적인 양상들의 이전 설명은 임의의 통상의 기술자가 본 발명을 사용 또는 실시할 수 있도록 제공된다. 이들 예시적인 양상들에 대한 다양한 변형들은 당업자들에게 용이하게 명백할 것이며, 본 명세서에 정의된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어나지 않으면서 다른 예시적인 양상들에 적용될 수도 있다. 따라서, 본 개시물은 본 명세서에 설명된 예시적인 양상들로 제한되도록 의도되는 것이 아니라, 본 명세서에 기재된 원리들 및 신규한 특성들과 일치하는 가장 넓은 범위에 부합할 것이다.

101: 제1 감산기 103: 적분기
105: 디지털 루프 필터 107: 변조기
109: 디지털 제어 오실레이터 110: 기준 주파수 지연부
120: 정수분 위상 처리부 111: 회전형 카운터
113: 제1 미분기 115: 곱셈기
117: 리타이밍부 119: 에지 검출부
121: 제1 일시저장부 123: 제1 가산기
125: 제2 감산기 130: 분수분 위상 처리부
127: 멀티플렉서 131: 제1 시간-디지털 변환기
133: 제2 시간-디지털 변환기 135: 제3 가산기
137: 제2 미분기 143: 제2 가산기
145: 제2 일시저장부 140: 주파수 합산부
139: 합산기 141: 주파수 평균기

Claims

서로 다른 위상을 가지는 복수의 출력 클럭 신호를 출력하는 디지털 제어 오실레이터;
상기 서로 다른 위상을 가지는 복수의 출력 클럭 신호 중 어느 하나의 위상을 카운트하여 디지털화한 값과, 상기 복수의 출력 클럭 신호를 외부 기준 클럭에 동기시켜 현재 에지 위치 정보를 출력한 값을 이용하여 정수분 주파수 신호를 출력하는 정수분 위상 처리부;
주파수 지령치 워드에서 하기 분수분 위상 정보와 상기 현재 에지 위치 정보를 가산하여 생성되는 예측 선택 신호를 이용하여 상기 복수의 출력 클럭 신호 중 2개의 인접하는 출력 클럭 신호를 선택하고, 상기 2개의 인접하는 출력 클럭 신호를 시간-디지털 변환하여 생성되는 분수분 위상 정보를 이용하여 분수분 주파수 신호를 출력하는 분수분 위상 처리부; 및
상기 정수분 주파수 신호와 상기 분수분 주파수 신호를 가산하여 상기 복수의 출력 클럭 신호의 주파수에 대응하는 주파수 실제치 워드를 출력하는 주파수 합산부를 포함하고,
상기 분수분 위상 처리부는,
상기 주파수 지령치 워드에 상기 분수분 위상 정보와 상기 현재 에지 위치 정보를 가산하여 선택 신호를 출력하는 제2 가산기;
상기 선택 신호를 예측 선택 신호로 일시 저장하고, 일시 저장된 상기 예측 선택 신호를 출력하는 제2 일시저장부;
상기 예측 선택 신호를 이용하여 상기 복수의 출력 클럭 신호 중 2개의 인접하는 출력 클럭 신호를 선택하여 출력하는 멀티플렉서;
상기 2개의 인접하는 출력 클럭 신호 중 선행 출력 클럭 신호를 기준 주파수 지연부로부터 출력되는 복수의 지연된 기준 주파수 클럭 신호에 동기시켜 디지털 값의 선행 위상 정보를 출력하는 제1 시간-디지털 변환기;
상기 2개의 인접하는 출력 클럭 신호 중 후행 출력 클럭 신호를 상기 복수의 지연된 기준 주파수 클럭 신호에 동기시켜 디지털 값의 후행 위상 정보를 출력하는 제2 시간-디지털 변환기;
소정의 옵셋값과 상기 선행 위상 정보 그리고 상기 후행 위상 정보를 가산하여 분수분 위상 정보를 출력하는 제3 가산기; 및
상기 분수분 위상 정보를 미분하여 분수분 주파수 신호를 출력하는 제2 미분기
를 포함하는 완전 디지털 위상 고정 루프.
제1항에 있어서, 상기 정수분 위상 처리부는,
내부 기준 클럭 신호에 동기되고 상기 복수의 출력 클럭 신호 중 어느 하나의 라이징 에지를 카운트하여 디지털 카운트 신호를 출력하는 회전형 카운터;
상기 디지털 카운트 신호를 미분하여 디지털 카운트 편차 신호를 출력하는 제1 미분기;
상기 디지털 카운트 편차 신호를 증배하여 디지털 카운트 편차 증배 신호를 출력하는 곱셈기;
상기 복수의 출력 클럭 신호를 상기 외부 기준 클럭 신호에 동기시켜 복수의 리타이밍 클럭 신호를 생성하는 리타이밍부;
상기 복수의 리타이밍 클럭 신호를 이용하여 상기 현재 에지 위치 정보를 출력하는 에지 검출부;
상기 현재 에지 위치 정보를 일시 저장하고, 상기 내부 기준 클럭 신호에 동기되어 일시 저장된 직전 에지 위치 정보를 출력하는 제1 일시저장부;
상기 디지털 카운트 편차 증배 신호와 상기 현재 에지 위치 정보를 가산하여 현재 에지 위치 보정 신호를 출력하는 제1 가산기; 및
상기 현재 에지 위치 보정 신호로부터 상기 직전 에지 위치 정보를 감산하여 복수의 정수분 위상 신호를 출력하는 제2 감산기
를 포함하는 완전 디지털 위상 고정 루프.
삭제
제1항에 있어서, 상기 주파수 합산부는,
상기 정수분 주파수 신호와 상기 분수분 주파수 신호를 가산하여 합산 주파수 신호를 출력하는 합산기; 및
상기 합산 주파수 신호를 상기 디지털 제어 오실레이터로부터 출력되는 출력 클럭 신호의 갯수로 나누어 평균함으로써 상기 주파수 실제치 워드를 출력하는 주파수 평균기
를 포함하는 완전 디지털 위상 고정 루프.
제1항에 있어서, 상기 정수분 위상 처리부는,
상기 복수의 출력 클럭 신호 중 어느 하나의 라이징 에지를 카운트하고 내부 기준 클럭 신호에 동기되어 디지털 카운트 신호를 출력하는 회전형 카운터;
상기 디지털 카운트 신호를 미분하여 디지털 카운트 편차 신호를 출력하는 제1 미분기;
상기 디지털 카운트 편차 신호를 증배하여 디지털 카운트 편차 증배 신호를 출력하는 곱셈기;
상기 복수의 출력 클럭 신호 중 어느 하나를 상기 외부 기준 클럭 신호에 동기시키는 플립플롭;
상기 복수의 출력 클럭 신호를 상기 외부 기준 클럭 신호에 동기시킨 클럭 신호를 이용하여 상기 현재 에지 위치 정보를 출력하는 에지 검출부;
상기 현재 에지 위치 정보를 일시 저장하고, 상기 내부 기준 클럭 신호에 동기되어 일시 저장된 직전 에지 위치 정보를 출력하는 제1 일시저장부;
상기 디지털 카운트 편차 증배 신호와 상기 현재 에지 위치 정보를 가산하여 현재 에지 위치 보정 신호를 출력하는 제1 가산기; 및
상기 현재 에지 위치 보정 신호로부터 상기 직전 에지 위치 정보를 감산하여 복수의 정수분 위상 신호를 출력하는 제2 감산기
를 포함하는 완전 디지털 위상 고정 루프.
제1항에 있어서,
직렬연결된 복수의 지연소자를 포함하고, 상기 직렬연결된 복수의 지연소자는 외부로부터 인가되는 기준 주파수를 이용하여 상기 복수의 지연된 기준 주파수 클럭을 출력하는 기준 주파수 지연부를 더 포함하고,
상기 복수의 지연된 기준 주파수 클럭 신호 중 어느 하나를 상기 외부 기준 클럭 신호로 사용하는 완전 디지털 위상 고정 루프.
주파수 지령치 워드에서 하기 주파수 실제치 워드를 감산하여 주파수 편차 신호를 출력하는 제1 감산기;
상기 주파수 편차 신호를 적분하여 위상 편차 신호를 출력하는 적분기;
상기 위상 편차 신호를 변조하여 디지털 제어 오실레이터 구동신호를 출력하는 변조기;
상기 디지털 제어 오실레이터 구동신호에 대응하여 서로 다른 위상을 가진 복수의 출력 클럭 신호를 생성하는 디지털 제어 오실레이터;
상기 서로 다른 위상을 가지는 복수의 출력 클럭 신호 중 어느 하나의 위상을 카운트하여 디지털화한 값과, 상기 복수의 출력 클럭 신호를 외부 기준 클럭 신호에 동기시켜 현재 에지 위치 정보를 출력한 값을 이용하여 정수분 주파수 신호를 출력하는 정수분 위상 처리부;
주파수 지령치 워드에 하기 분수분 위상 정보와 상기 현재 에지 위치 정보를 가산하여 생성되는 예측 선택 신호를 이용하여 상기 복수의 출력 클럭 신호 중 2개의 인접하는 출력 클럭 신호를 선택하고, 상기 2개의 인접하는 출력 클럭 신호를 시간-디지털 변환하여 생성되는 분수분 위상 정보를 이용하여 분수분 주파수 신호를 출력하는 분수분 위상 처리부; 및
상기 정수분 주파수 신호와 상기 분수분 주파수 신호를 가산하여 상기 복수의 출력 클럭 신호의 주파수에 대응하는 주파수 실제치 워드를 출력하는 주파수 합산부를 포함하고,
상기 분수분 위상 처리부는,
상기 주파수 지령치 워드에서 상기 분수분 위상 정보와 상기 현재 에지 위치 정보를 가산하여 선택 신호를 출력하는 제2 가산기;
상기 선택 신호를 예측 선택 신호로 일시 저장하고, 일시 저장된 상기 예측 선택 신호를 출력하는 제2 일시저장부;
상기 예측 선택 신호를 이용하여 상기 복수의 출력 클럭 신호 중 2개의 인접하는 출력 클럭 신호를 선택하여 출력하는 멀티플렉서;
상기 2개의 인접하는 출력 클럭 신호 중 선행 출력 클럭 신호를 기준 주파수 지연부로부터 출력되는 복수의 지연된 기준 주파수 클럭 신호에 동기시켜 디지털 값의 선행 위상 정보를 출력하는 제1 시간-디지털 변환기;
상기 2개의 인접하는 출력 클럭 신호 중 후행 출력 클럭 신호를 상기 복수의 지연된 기준 주파수 클럭 신호에 동기시켜 디지털 값의 후행 위상 정보를 출력하는 제2 시간-디지털 변환기;
소정의 옵셋값과 상기 선행 위상 정보 그리고 상기 후행 위상 정보를 가산하여 분수분 위상 정보를 출력하는 제3 가산기; 및
상기 분수분 위상 정보를 미분하여 분수분 주파수 신호를 출력하는 제2 미분기
를 포함하는 완전 디지털 위상 고정 루프.
제7항에 있어서, 상기 정수분 위상 처리부는,
내부 기준 클럭 신호에 동기되고 상기 복수의 출력 클럭 신호 중 어느 하나의 라이징 에지를 카운트하여 디지털 카운트 신호로 출력하는 회전형 카운터;
상기 디지털 카운트 신호를 미분하여 디지털 카운트 편차 신호를 출력하는 제1 미분기;
상기 디지털 카운트 편차 신호를 증배하여 디지털 카운트 편차 증배 신호를 출력하는 곱셈기;
상기 복수의 출력 클럭 신호를 상기 외부 기준 클럭 신호에 동기시켜 복수의 리타이밍 클럭 신호를 생성하는 리타이밍부;
상기 복수의 리타이밍 클럭 신호를 이용하여 상기 현재 에지 위치 정보를 출력하는 에지 검출부;
상기 현재 에지 위치 정보를 일시 저장하고, 상기 내부 기준 클럭 신호에 동기되어 일시 저장된 직전 에지 위치 정보를 출력하는 제1 일시저장부;
상기 디지털 카운트 편차 증배 신호와 상기 현재 에지 위치 정보를 가산하여 현재 에지 위치 보정 신호를 출력하는 제1 가산기; 및
상기 현재 에지 위치 보정 신호로부터 상기 직전 에지 위치 정보를 감산하여 복수의 정수분 위상 신호를 출력하는 제2 감산기
를 포함하는 완전 디지털 위상 고정 루프.
삭제
제7항에 있어서, 상기 주파수 합산부는,
상기 정수분 주파수 신호와 상기 분수분 주파수 신호를 가산하여 합산 주파수 신호를 출력하는 합산기; 및
상기 합산 주파수 신호를 상기 디지털 제어 오실레이터로부터 출력되는 출력 클럭 신호의 갯수로 나누어 평균함으로써 상기 주파수 실제치 워드를 출력하는 주파수 평균기
를 포함하는 완전 디지털 위상 고정 루프.
제7항에 있어서, 상기 정수분 위상 처리부는,
내부 기준 클럭 신호에 동기되고 상기 복수의 출력 클럭 신호 중 어느 하나의 라이징 에지를 카운트하여 디지털 카운트 신호로 출력하는 회전형 카운터;
상기 디지털 카운트 신호를 미분하여 디지털 카운트 편차 신호를 출력하는 제1 미분기;
상기 디지털 카운트 편차 신호를 증배하여 디지털 카운트 편차 증배 신호를 출력하는 곱셈기;
상기 복수의 출력 클럭 신호 중 어느 하나를 외부 기준 클럭 신호에 동기시키는 플립플롭;
상기 복수의 출력 클럭 신호를 상기 외부 기준 클럭 신호에 동기시킨 클럭 신호를 이용하여 현재 에지 위치 정보를 출력하는 에지 검출부;
상기 현재 에지 위치 정보를 일시 저장하고, 상기 내부 기준 클럭 신호에 동기되어 일시 저장된 직전 에지 위치 정보를 출력하는 제1 일시저장부;
상기 디지털 카운트 편차 증배 신호와 상기 현재 에지 위치 정보를 가산하여 현재 에지 위치 보정 신호를 출력하는 제1 가산기; 및
상기 현재 에지 위치 보정 신호로부터 상기 직전 에지 위치 정보를 감산하여 복수의 정수분 위상 신호를 출력하는 제2 감산기
를 포함하는 완전 디지털 위상 고정 루프.
제7항에 있어서,
직렬연결된 복수의 지연소자를 포함하고, 상기 직렬연결된 복수의 지연소자는 외부로부터 인가되는 기준 주파수를 이용하여 제1 내지 제8 지연된 기준 주파수 클럭 신호를 출력하는 기준 주파수 지연부를 더 포함하고,
상기 복수의 기준 주파수 클럭 신호 중 어느 하나를 상기 외부 기준 클럭 신호로 사용하는 완전 디지털 위상 고정 루프.