TW201720060A - 包含調變器的半導體裝置以及包含解調變器的半導體裝置 - Google Patents

包含調變器的半導體裝置以及包含解調變器的半導體裝置 Download PDF

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Abstract

本發明提供一種包含用於相移鍵控（PSK）通訊的調變器的半導體裝置及一種包含用於PSK通訊的解調變器的半導體裝置，以及一種PSK通訊系統。半導體裝置包含：參考時脈產生器，其用以產生參考時脈信號；鎖相迴路，其用以接收參考時脈信號以及產生第一時脈信號；整數除法器電路，其用以藉由使參考時脈信號的上升緣延遲傳輸資料中所包含的預定整數值與相位間隔的乘積而產生第二時脈信號；以及處理單元，其用以產生第一傳輸信號。第一傳輸信號相對於所述第二時脈信號的第一上升緣相移。相位間隔取決於第一時脈信號的頻率與參考時脈信號的頻率的比。

Description

包含調變器的半導體裝置以及包含解調變器的半導體裝置
本發明概念是關於半導體裝置及包含其的通訊系統。
半導體及通訊技術是現代世界的功能的部分。一般而言，習知相移鍵控（phase shift keying；PSK）方法是藉由使相位移位來傳輸信號的簡單且高效的調變方案。根據對應相位的數目，形成由2N （N=1、2、3、4、......）個點組成的信號分佈圖，且根據N的值而被稱作BPSK、QPSK、8PSK、16PSK、……。然而，由於此信號具有特定特性以在轉變期間（例如，當通過功率放大器（power amplifier；PA）時）通過原點，因此當PA並不線性地操作時，所述信號嚴重失真，由此導致品質的降低。因此，此阻礙PA以其最大能力使用。
某些半導體及通訊技術與近場通訊（Near Field Communication；NFC）卡相關。NFC卡有時被稱作智慧卡、晶片卡、積體電路（integrated circuit；IC）卡或類似者，且，且可根據其操作方法而以被動模式或主動模式操作。在被動模式下，NFC卡執行接收自讀取器發射的信號的操作。在主動模式下，NFC卡執行將接收自讀取器的信號與傳輸資料一起傳輸回至讀取器的操作。
本發明概念提供包含用於PSK通訊的調變器的半導體裝置，其能夠藉由在用於PSK通訊中的傳輸器中使用整數值與具有相對較小值的相位間隔（phase interval；PI）值的乘積來定義相位而容易地產生傳輸信號並傳輸所述傳輸信號。
本發明概念亦提供包含用於PSK通訊的解調變器的半導體裝置，其能夠減少出現用以解調變PSK信號的相位偵測器中的輸出信號中的雜訊。
本發明概念亦提供PSK通訊系統，其能夠容易地調變及解調變相移值。
然而，本發明概念的態樣不限於本文中所闡述的態樣。本發明概念的上述及其他態樣藉由參考下文給出的本發明概念的詳細描述將變得為一般熟習本發明概念涉及的技術者更顯而易見。
根據本發明概念的一些實施例，提供一種包含用於相移鍵控（PSK）通訊的調變器的半導體裝置，其包含：參考時脈產生器，其經組態以產生參考時脈信號；鎖相迴路（PLL），其經組態以接收所述參考時脈信號且產生頻率不同於所述參考時脈信號的頻率的第一時脈信號；整數除法器電路，其經組態以藉由使所述參考時脈信號的上升緣延遲（a）傳輸資料中所包含的預定整數值與（b）相位間隔的乘積而產生第二時脈信號；以及處理單元，其經組態以產生第一傳輸信號，其中所述第一傳輸信號相對於所述第二時脈信號的第一上升緣相移，其中所述相位間隔取決於所述第一時脈信號的所述頻率與所述參考時脈信號的所述頻率的比。
根據本發明概念的一些實施例，提供一種包含用於相移鍵控（PSK）通訊的調變器的半導體裝置，其包含：整數除法器電路，其經組態以接收頻率是參考時脈信號的頻率的倍數的第一時脈信號、接收重設參考時脈信號以及藉由使所述重設參考時脈信號的上升緣延遲（a）傳輸資料中所包含的預定整數值與（b）相位間隔的乘積而產生第二時脈信號；以及處理單元，其經組態以產生第一傳輸信號，其中所述第一傳輸信號相對於所述第二時脈信號的第一上升緣相移，其中所述相位間隔取決於所述第一時脈信號的所述頻率與所述參考時脈信號的所述頻率的比。
根據本發明概念的一些實施例，提供一種包含用於相移鍵控（PSK）通訊的解調變器的半導體裝置，其包含：相位偵測器電路，其經組態以接收第一時脈信號以及藉由偵測所述第一時脈信號的相移值而產生第二時脈信號；鎖相迴路（PLL），其經組態以產生頻率為參考時脈信號的頻率的倍數的第三時脈信號；以及計數器單元，其經組態以藉由比較所述第二時脈信號與所述第三時脈信號來計算對應於延遲相位值的整數值，其中所述相位偵測器電路經組態以使所述第二時脈信號具有對應於所述參考時脈信號的第一上升緣與所述第一時脈信號的第一上升緣之間的寬度的邏輯位準值，且其中當所述第一時脈信號的第二上升緣在所述參考時脈信號的第二上升緣前面時，所述相位偵測器電路經組態以使所述第二時脈信號具有對應於所述參考時脈信號的所述第二上升緣與最接近所述第一時脈信號的所述第一上升緣且在其後的第二上升緣之間的寬度的邏輯位準值。
根據本發明概念的一些實施例，提供一種PSK通訊系統，其包含：傳輸器，其經組態以包含參考時脈產生器、脈衝產生器電路、第一鎖相迴路、整數除法器電路以及處理單元；以及接收器，其經組態以包含相位偵測電路、第二鎖相迴路以及計數器單元，其中所述參考時脈產生器經組態以產生參考時脈信號，其中所述脈衝產生器電路經組態以接收所述參考時脈信號且產生重設參考時脈信號，其中所述第一鎖相迴路經組態以接收所述參考時脈信號且產生第一時脈信號，其中所述整數除法器電路經組態以藉由使所述重設參考時脈信號的上升緣延遲（a）傳輸資料中所包含的預定整數值與（b）相位間隔的乘積而產生第二時脈信號，其中所述處理單元經組態以產生第一信號，其中所述第一信號相對於所述第二時脈信號的上升緣相移，其中所述相位偵測器電路經組態以接收所述第一信號且藉由偵測相移值來產生第三時脈信號，其中所述第二鎖相迴路經組態以產生第四時脈信號，且其中所述計數器單元經組態以藉由比較所述第三時脈信號與所述第四時脈信號來計算所述整數值。
現將參看隨附圖式在下文中更全面地描述本發明，其中展示本發明的較佳實施例。然而，本發明可以不同形式體現且不應被理解為限於本文中所闡述的實施例。確切而言，提供此等實施例以使得本揭露內容將為透徹且完整的，且將向熟習此項技術者充分傳達本發明的範疇。相同參考數字貫穿本說明書指示相同組件。在隨附圖式中，出於清楚起見，誇大層以及區域的厚度。
亦應理解，當層被稱作「在」另一層或基板「上」時，其可直接在另一層或基板上，或亦可存在介入層。相比之下，當元件被稱作「直接在」另一元件「上」時，不存在介入元件。
為了易於描述，本文中可使用空間相對術語（諸如「在……下方」、「在……下」、「下部」、「在……上方」、「上部」及類似者）來描述一個元件或特徵與另一元件或特徵的關係，如圖中所說明。應理解，空間相對術語意欲涵蓋裝置在使用中或在操作中除圖中所描繪的定向以外的不同定向。舉例而言，若圖式中的裝置翻轉，則描述為「在」其他元件或特徵「下」或「下方」的元件將定向為「在」其他元件或特徵「上方」。因此，例示性術語「在……下」可涵蓋「在……上方」及「在……下」的定向兩者。裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所用在空間上相關描述詞相應地進行解釋。
除非本文中另外指示或明顯與上下文相矛盾，否則在描述本發明的上下文中（尤其在以下申請專利範圍的上下文中），使用術語「一」以及「所述」以及類似指示物應被理解為涵蓋單個與多個兩者。除非另外說明，否則術語「包括」、「具有」、「包含」以及「含有」應理解為開放的術語（即意謂「包含（但不限於）」）。
除非另外定義，否則本文中所使用的所有技術及科學術語具有與一般熟習本發明所屬技術者通常所理解的含義相同的含義。應注意，除非另外指定，否則對本文中所提供的任何及所有實例或例示性術語的使用僅僅意欲較好地闡明本發明，而非限制本發明的範疇。另外，除非另外定義，否則不可過度解譯常用辭典中所定義的所有術語。
本發明將參看透視圖、截面圖及/或平面圖來描述，本發明的較佳實施例展示於所述視圖中。因此，例示性視圖的剖面可根據製造技術及/或容許度進行修改。亦即，本發明的實施例不欲限制本發明的範疇，而是涵蓋歸因於製造製程的變化可引起的所有變化及修改。因此，展示於圖式中的區域以示意性形式說明，且區域的形狀作為說明而非作為限制來簡單地呈現。
如本文中所使用，術語「單元」或「模組」意謂（但不限於）執行某些任務的軟體或硬體組件，諸如場可程式化閘陣列（field programmable gate array；FPGA）或特殊應用積體電路（application specific integrated circuit；ASIC）。單元或模組可有利地經組態以駐留於可定址儲存媒體中，且經組態以執行於一或多個處理器上。因此，單元或模組可包含（借助於實例）組件（諸如軟體組件、物件導向式軟體組件、類別組件及任務組件）、處理程序、函式、屬性、程序、次常式、程式碼的片段、驅動器、韌體、微碼、電路系統、資料、資料庫、資料結構、表、陣列以及變數。組件及單元或模組中所提供的功能性可組合至較少組件及單元或模組中，或進一步分成額外組件及單元或模組。
圖1至圖3為用於解釋用於使用根據本發明概念的一些實施例的半導體裝置執行PSK通訊的方法的圖。PSK通訊方法為一種RF通訊方法。所述方法涉及藉由視信號量值調整相移量來執行通訊。數位至相位轉換器（digital-to-phase converter；DPC）為將數位信號轉換成特定相移信號且輸出對應於相位至數位轉換器（phase-to-digital converter；PDC）的信號的裝置。DPC裝置輸出信號，以使得相移量隨數位信號的值增大而增大。現參看圖1至圖3。
參看圖1，在DPC裝置中，使用相位間隔（PI）作為最小單位量，以便將數位信號轉換成相移信號。舉例而言，當信號的量值為M且相位為θ時，相移信號可藉由僅使用θ而忽略在PSK通訊中較不重要的M而產生。亦即，數位信號可藉由使用θ=PI*N（即，PI乘以N）來轉換成相移信號，其中N為整數值。具體言之，假定傳輸資料的N為4且PI的預設值為16°，則輸出相移信號為64°相移信號。
參看圖2及圖3，PI的值為預設值，且N根據傳輸資料為不同值。換言之，特定傳輸資料可包含預定整數值N。PSK信號是藉由使相位移位PI與N的乘積而產生。參考時脈REF可藉由使用諸如多重時脈CLK的時脈而延遲N。經延遲信號為PSK信號。
根據本發明概念的一些實施例，由於PSK信號可僅使用相域而產生，因此有可能在一維域中執行PSK通訊。因此，有可能減小整個系統的負擔，且I/Q頻道變得不必要。因此，在無類比混波器的情況下，可執行PSK通訊。
此外，可藉由使用360°/M（即，360°除以M）來判定PI，其中M可根據F(CLK)=F(REF)*M判定。F(CLK)為多重時脈的頻率，且F(REF)為參考時脈的頻率。一旦知道F(CLK)及F(REF)，即可接著解出方程式得到M，從而判定M的值。亦即，可確定M=F(CLK)/F(REF)，且因此，可確定PI=360°/M。換言之，相位間隔PI取決於第一時脈的頻率與參考時脈的頻率的比。
圖4A為根據本發明概念的一些實施例的半導體裝置的方塊圖。圖4B為根據本發明概念的一些實施例的包含NFC傳輸器的半導體裝置的方塊圖。圖5為用於解釋根據本發明概念的一些實施例的半導體裝置的操作的時序圖。現參看圖4A、圖4B以及圖5。
參看圖4A，半導體裝置1包含參考時脈產生器10、第一鎖相迴路20以及DPC裝置30。參考時脈產生器10產生參考時脈REF且將參考時脈REF提供至第一鎖相迴路20及/或DPC裝置30的脈衝產生器電路300。在本發明概念的一些實施例中，參考時脈REF可具有第一頻率f1。第一頻率f1可為（例如）13.56 MHz，但本發明概念不限於此。
第一鎖相迴路20自參考時脈產生器10接收參考時脈REF，且產生頻率不同於參考時脈REF的頻率的第一時脈CLK_1。舉例而言，第一時脈CLK_1的頻率可為第二頻率f2。在此情況下，第二頻率f2與第一頻率f1的比為M，且PI可藉由360°/M判定。亦即，可確定M=f2/f1，且因此，可確定PI=360°/M。換言之，相位間隔PI取決於第一時脈CKK_1的頻率與參考時脈REF的頻率的比。
DPC裝置30可包含脈衝產生器電路300、整數除法器電路310以及處理單元320。脈衝產生器電路300可自參考時脈產生器10接收參考時脈REF，且產生重設參考時脈RES_REF。可將重設參考時脈RES_REF提供至整數除法器電路310。在此情況下，脈衝產生器電路300可根據預定週期而產生重設參考時脈RES_REF。
整數除法器電路310可自第一鎖相迴路20接收第一時脈CLK_1，且可自脈衝產生器電路300接收重設參考時脈RES_REF。整數除法器電路310可藉由使重設參考時脈RES_REF的上升緣延遲包含於傳輸資料DATA中的預定整數值N與相位間隔PI的乘積而產生第二時脈CLK_2。
圖5說明重設參考時脈RES_REF是自參考時脈REF產生。為了執行PSK通訊，通訊開始點可藉由最初執行重設操作來設定。藉由重設參考時脈RES_REF，有可能清除現有資料。藉由計算自重設參考時脈RES_REF的第一上升緣起的第一時脈CLK_1的時脈的數目N，可獲得待延遲的相移量。
整數除法器電路310可基於重設參考時脈RES_REF的第一上升緣來計算第一時脈CLK_1的時脈的數目。另外，整數除法器電路310可判定第二時脈CLK_2的上升緣，其經延遲N。在第二時脈CLK_2中，第一上升緣與最接近第一上升緣的第二上升緣之間的寬度為相移值。不必使用第二上升緣之後的時脈，且以上處理程序可在提供新的重設參考時脈RES_REF之後再次重複，由此產生相移信號。
參看圖4A及圖5，處理單元320可產生第一傳輸信號S1，其相對於第二時脈CLK_2的第一上升緣相移。處理單元320可自整數除法器電路310接收第二時脈CLK_2且產生第一傳輸信號S1，其相移了第二時脈CLK_2的第一上升緣與最接近第二時脈CLK_2的第一上升緣的第二上升緣之間的寬度。換言之，處理單元320可至少基於第二時脈CLK_2信號而產生相移的第一傳輸信號S1。
第一傳輸信號S1為相移信號以及PSK通訊的輸出信號。藉由使用此相移信號，傳輸器側傳輸PSK信號，且接收器側接收並解調變所述信號，由此執行PSK通訊。
參看圖5，當輸入（例如，藉由整數除法器電路310接收）新的重設參考時脈RES_REF時，藉由重複地執行上述操作，相移量回應於新的整數值而改變。處理單元320可產生不同於第一傳輸信號S1的具有相移值的傳輸信號。舉例而言，第一傳輸信號S1的相移值可為θ1，而下一個傳輸信號（例如，S2）的相移值可為θ2，等。當使用不同相移值時，可傳輸不同資料。
參看圖4B，半導體裝置1可包含（例如）用於近場無線通訊的NFC傳輸器330。然而，本發明概念不限於此。NFC傳輸器330或其他合適傳輸器可自處理單元320接收第一傳輸信號S1、下一個傳輸信號S2等，且可以無線方式傳輸（例如）第一傳輸信號S1、下一個傳輸信號S2等。
圖6為特定地展示圖4A及圖4B的脈衝產生器的方塊圖。圖7為特定地說明圖6的延遲單元的方塊圖。圖8為用於解釋圖6的脈衝產生器的操作的時序圖。現參看圖6至圖8。
參看圖6及圖7，脈衝產生器電路300的延遲單位301可使用一或多個正反器（flip-flop；FF）電路（例如，340及350）形成。換言之，脈衝產生器電路300的延遲單位301可包含一或多個FF電路（例如，340及350）。延遲單元301用以用參考時脈REF的週期產生脈衝以重設整數除法器電路310。亦即，脈衝產生器電路300產生重設參考時脈RES_REF且將其提供至（圖4A及圖4B的）整數除法器電路310。可關於參考時脈REF的每一週期執行重設操作，因為第二時脈CLK_2可關於參考時脈REF的每一週期更新。相應地，（圖4A及圖4B的）DPC裝置30的輸出信號的相移值可根據參考時脈REF的週期而更新。
延遲單元301可大體上藉由使用反相器及電容器來形成。然而，當上升/下降時間根據電容器的大小而調整時，所述時間受製程、電壓以及溫度（process, voltage, and temperature；PVT）效應影響，這是成問題的。此外，在半導體製程拐點之中的快速拐點處，脈衝寬度變得狹窄，且脈衝甚至可能消失。因此，脈衝大小必須另外設計的很大，此對於效能而言成問題。
根據本發明概念的一些實施例，脈衝產生器電路300的延遲單元301包含一或多個FF電路（例如，340及350）。因此，有可能產生與PVT效應無關的脈衝寬度。
參看圖8，脈衝產生器電路300可藉由使輸入信號（S_IN）延遲時脈CLK的特定數目個時脈來產生輸出信號（S_OUT）。舉例而言，輸出信號S_OUT可對應於重設參考時脈RES_REF，且輸入信號S_IN可對應於參考時脈REF。
圖9為特定地說明圖4A及圖4B的整數除法器的方塊圖。
參看圖9，整數除法器電路310的輸入信號為第一時脈CLK_1，且整數除法器電路310的輸出信號為第二時脈CLK_2。圖9展示吞沒除法器的結構，其包含N位鎖存器355、除法器區塊360、程式計數器370以及吞沒計數器380。整數除法器電路310為具有鎖存N輸入的N整數除法器。吞沒計數器380接收來自除法器區塊360及程式計數器370的信號（即，RESET信號），且產生模數控制信號。由除法器區塊360來接收及處理模數控制信號。
圖10為特定地展示圖4A及圖4B的處理單元的方塊圖。圖11為用於解釋圖10的處理單元的操作的時序圖。
參看圖10及圖11，處理單元320可藉由使用FF電路形成。換言之，處理單元320可包含一或多個FF電路（例如，390及395）。處理單元320可接收第二時脈CLK_2作為輸入，僅取樣第二時脈CLK_2的第一上升緣與第二上升緣的寬度作為DATA_REG，且藉由使用經取樣DATA_REG而輸出第一傳輸信號S1，其為相移信號，如圖11的時序圖中所示。藉由針對參考時脈REF的每一週期重設操作，可再次輸出PSK傳輸信號。
圖12A為根據本發明概念的一些實施例的半導體裝置的方塊圖。圖12B為根據本發明概念的一些實施例的包含NFC接收器的半導體裝置的方塊圖。圖13為特定地說明圖12A的相位偵測器電路的方塊圖。圖14為用於解釋圖13的相位偵測器電路的操作的時序圖。現參看圖12A、圖12B、圖13以及圖14。
參看圖12A，根據本發明概念的一些實施例的半導體裝置2包含相位偵測器電路60、第二鎖相迴路70以及計數器單元80。相位偵測器電路60可接收第一傳輸信號S1或第二傳輸信號S2，且藉由偵測第二傳輸信號S2的相移值來產生第四時脈CLK_4。
具體言之，相位偵測器電路60可接收參考時脈REF，且藉由比較參考時脈REF與第一傳輸信號S1或第二傳輸信號S2來偵測相移值。在相位偵測器電路60接收第一傳輸信號S1時，當參考時脈REF的頻率為第三頻率f3且第一傳輸信號S1的頻率為第四頻率f4時，第四頻率f4與第三頻率f3的比為M1，且PI可藉由360°/M1判定。亦即，可確定M1=f4/f3，且因此，可確定PI=360°/M1。換言之，相位間隔PI取決於第一傳輸信號S1的第四頻率與參考時脈REF的第三頻率的比。
替代地，在相位偵測器電路60接收第二傳輸信號S2時，當參考時脈REF的頻率為第三頻率f3且第二傳輸信號S2的頻率為第五頻率f5時，第五頻率f5與第三頻率f3的比為M2，且PI可藉由360°/M2判定。亦即，可確定M2=f5/f3，且因此，可確定PI=360°/M2。換言之，相位間隔PI取決於第二傳輸信號S2的第五頻率與參考時脈REF的第三頻率的比。
參看圖13，相位偵測器電路60可根據脈衝寬度來計算參考時脈REF與第一傳輸信號S1或第二傳輸信號S2之間的相移量，產生第四時脈CLK_4，且將第四時脈CLK_4提供至（圖12A及圖12B的）計數器單元80。
根據本發明概念的一些實施例的相位偵測器電路60包含或（OR）閘電路365及反相電路375。一般而言，可使用SR鎖存電路，但所述鎖存電路易受電磁噪音環境影響。因此，可改為使用根據本發明概念的一些實施例的相位偵測器電路60的結構，其減少對於電磁噪音環境的易感性。相位偵測器電路60可包含一或多個FF（例如，385、386以及387）及反及（NAND）閘電路388。延遲電路389可接收第一傳輸信號S1或第二傳輸信號S2，且延遲對應傳輸信號。FF 387可接收經延遲傳輸信號且控制反相電路375。FF 385及386中的每一者可接收邏輯高信號High及參考時脈REF信號。FF 385及FF 386可彼此耦接。反相電路375可輸出第四時脈CLK_4。
根據本發明概念的一些實施例的相位偵測器電路60可針對可用於PSK通訊中的PDC裝置進行最佳化。為了將電磁雜訊的影響減至最小，相位偵測器電路60使用邊緣觸發方法不斷地輸出一個輸出信號，以作為參考時脈REF與第一傳輸信號S1或第二傳輸信號S2之間的脈衝寬度。
參看圖13及圖14，參考時脈REF的上升緣可落後（即，在時間上稍後）於第一傳輸信號S1或第二傳輸信號S2的上升緣，此為點A之後的情況。在此情況下，第一傳輸信號S1或第二傳輸信號S2相對於參考時脈REF前面（即，在時間上較早），且此情境中，傳輸信號藉由反相電路375（即，通過對多工器選擇為1）反相。由於反相信號是作為參考時脈REF的上升緣與第一傳輸信號S1或第二傳輸信號S2的上升緣之間的寬度不斷地輸出的輸出信號，因此PDC裝置可正常操作。換言之，相位偵測器電路60可使CLK_4具有對應於參考時脈信號的第二上升緣與最接近第一時脈信號的第一上升緣且在其後的第二上升緣之間的寬度的邏輯位準值。
具體言之，參看圖14，當參考時脈REF在第一傳輸信號S1或第二傳輸信號S2前面（即，在時間上較早）時，相位偵測器電路60輸出UP信號時脈作為第四時脈CLK_4。相反地，當第一傳輸信號S1或第二傳輸信號S2在參考時脈REF前面（即，在時間上較早）時，相位偵測器電路60輸出DN信號時脈作為第四時脈CLK_4。
第四時脈CLK_4具有對應於參考時脈REF的上升緣與第一傳輸信號S1或第二傳輸信號S2的上升緣之間的寬度作為邏輯位準值。舉例而言，所述邏輯位準值可為高位準邏輯值。由於第一傳輸信號S1或第二傳輸信號S2在點A處在參考時脈REF前面（即，在時間上較早），如圖14中所示，因此在點A之前，輸出UP信號時脈作為第四時脈CLK_4，且在點A之後，輸出DN信號時脈作為第四時脈CLK_4。
再次參看圖12A，第二鎖相迴路70可產生頻率是參考時脈REF的頻率的倍數的第五時脈CLK_5，且將第五時脈CLK_5提供至計數器單元80。計數器單元80可藉由使用（例如）或閘電路65比較第四時脈CLK_4與第五時脈CLK_5來計算對應於經延遲相位值的整數值N且輸出所述整數值。計數器單元80可計算整數值N以作為相移值θ與PI的比。在判定整數值N時，可相應地解調變資料。
參看圖12B，半導體裝置3可包含（例如）用於近場無線通訊的NFC接收器75。然而，本發明概念不限於此。NFC接收器75或其他合適接收器可以無線方式接收（例如）第一傳輸信號S1、下一個傳輸信號S2等，且將第一傳輸信號S1、下一個傳輸信號S2等提供至相位偵測器電路60。
圖15示意性地展示NFC卡，根據本發明概念的一些實施例的半導體裝置已應用於所述卡。
參看圖15，根據本發明概念的一些實施例的半導體裝置可應用於或以其他方式包含傳輸器101及/或接收器102以促進NFC通訊。傳輸器101可包含DPC裝置110，且DPC裝置110可包含上文詳細地描述的（圖4A及圖4B的）參考時脈產生器10、（圖4A及圖4B的）脈衝產生器電路300、（圖4A及圖4B的）第一鎖相迴路20、（圖4A及圖4B的）整數除法器電路310以及（圖4A及圖4B的）處理單元320。
此外，接收器102可包含PDC裝置120。PDC裝置120可包含上文詳細地描述的（圖12A及圖12B的）相位偵測器電路60、（圖12A及圖12B的）第二鎖相迴路70以及（圖12A及圖12B的）計數器單元80。
然而，本發明概念不限於此。舉例而言，傳輸器101及接收器102可應用於使用PSK通訊的通訊系統。
圖16為包含根據本發明概念的實施例的半導體裝置的SoC系統的方塊圖。參看圖16，SoC系統1000可包含應用程式處理器1001及DRAM 1060。應用程式處理器1001可包含中央處理單元1010、多媒體系統1020、匯流排1030、記憶體系統1040以及周邊電路1050。
中央處理單元1010可執行操作SoC系統1000所需的操作。在本發明概念的一些實施例中，中央處理單元1010可在包含多個核心的多核心環境下執行操作。
多媒體系統1020可用以執行SoC系統1000中的各種多媒體功能。多媒體系統1020可包含3D引擎模組、視訊編碼解碼器、顯示系統、攝影機系統、後處理器以及類似物。
匯流排1030可在中央處理單元1010、多媒體系統1020、記憶體系統1040以及周邊電路1050之間的資料通訊中使用。在本發明概念的一些實施例中，匯流排1030可具有多層結構。具體言之，作為匯流排1030的一實例，可使用多層進階高效能匯流排（Advanced High-performance Bus；AHB）或多層進階可延伸介面（Advanced eXtensible Interface；AXI），但本發明概念不限於此。
記憶體系統1040可提供使應用程式處理器1001連接至外部記憶體（例如，DRAM 1060）以及執行高速操作所必要的環境。在本發明概念的一些實施例中，記憶體系統1040可包含用於控制外部記憶體（例如，DRAM 1060）的單獨控制器（例如，DRAM控制器）。
周邊電路1050可提供使SoC系統1000平穩地連接至外部裝置（例如，主板）所需的環境。因此，周邊電路1050可包含與連接至SoC系統1000的外部裝置相容的多種介面。
DRAM 1060可充當使應用程式處理器1001操作所需的操作記憶體。在本發明概念的一些實施例中，DRAM 1060可安置在應用程式處理器1001外，如所說明。具體言之，DRAM 1060及應用程式處理器1001可以堆疊式封裝（Package on Package；PoP）形式封裝。根據本發明概念的上述實施例的半導體裝置中的至少一者可用於SoC系統1000中。
圖17為包含根據本發明概念的一些實施例的半導體裝置的電子系統的方塊圖。參看圖17，電子系統1100可包含控制器1110、輸入/輸出（I/O）裝置1120、記憶體裝置1130、介面1140以及匯流排1150。
控制器1110、I/O裝置1120、記憶體裝置1130及/或介面1140可經由匯流排1150彼此耦接。匯流排1150對應於傳送資料所經由的路徑。控制器1110可包含以下各者中的至少一者：微處理器、數位信號處理器、微控制器，以及能夠執行類似於上文彼等功能的功能的其他邏輯裝置。
I/O裝置1120可包含小鍵盤、鍵盤及顯示裝置以及類似物。記憶體裝置1130可儲存資料及/或命令。介面1140用以傳輸資料至通訊網路/自通訊網路接收資料。介面1140可為有線或無線類型。舉例而言，介面1140可包含天線或有線/無線收發器或類似物。
儘管未圖示，但電子系統1100可更包含高速DRAM及/或SRAM作為操作記憶體，以用於改良電子系統1100的操作。根據本發明概念的上述實施例的半導體裝置中的至少一者可用作電子系統1100中的組件。電子系統1100可應用於個人數位助理（personal digital assistant；PDA）、攜帶型電腦、網路平板電腦、無線電話、行動電話、數位音樂播放器、記憶卡，或能夠在無線環境下傳輸及/或接收資訊的任何電子產品。
圖18至圖20展示例示性半導體系統，根據本發明概念的一些實施例的半導體裝置可適用於所述半導體系統。圖18展示平板PC 1200，圖19展示膝上型電腦1300，且圖20展示智慧型手機1400。本文中所描述的根據本發明概念的一些實施例的半導體裝置可用於平板PC 1200、膝上型電腦1300、智慧型手機1400或類似物中。
應理解，根據本發明概念的實施例的半導體裝置可應用於未說明的其他積體電路裝置。亦即，作為根據本發明概念的實施例的半導體系統的實例，僅平板PC 1200、膝上型電腦1300以及智慧型手機1400已提及，但根據本實施例的半導體系統的實例不限於此。
在本發明概念的一些實施例中，半導體系統可實施為電腦、超行動個人電腦（ultra mobile personal computer；UMPC）、工作站、迷你筆記型電腦（net-book）、個人數位助理（PDA）、攜帶型電腦（portable computer；PC）、無線電話、行動電話、電子書、攜帶型多媒體播放器（portable multimedia player；PMP）、攜帶型遊戲控制台、導航裝置、黑盒子（black box）、數位相機、3維電視、數位音訊記錄器、數位音訊播放器、數位照片記錄器、數位照片播放器、數位視訊記錄器、數位視訊播放器或類似物。
雖然已參考本發明概念的例示性實施例特定地展示及描述本發明概念，但一般熟習此項技術者應理解，可在不脫離如藉由以下申請專利範圍界定的本發明概念的精神及範疇的情況下，在其中進行形式及細節的各種改變。因此需要本實施例在所有方面皆被視為說明性且非限制性的，參看所附申請專利範圍而非前述描述內容以指示本發明概念的範疇。
1、2、3‧‧‧半導體裝置
10‧‧‧參考時脈產生器
20‧‧‧第一鎖相迴路
30、110‧‧‧數位至相位轉換器（DPC）裝置
60‧‧‧相位偵測器電路
65、365‧‧‧或閘電路
70‧‧‧第二鎖相迴路
75‧‧‧近場通訊（NFC）接收器
80‧‧‧計數器單元
101‧‧‧傳輸器
102‧‧‧接收器
120‧‧‧相位至數位轉換器（PDC）裝置
300‧‧‧脈衝產生器電路
301‧‧‧延遲單元
310‧‧‧整數除法器電路
320‧‧‧處理單元
330‧‧‧近場通訊（NFC）傳輸器
340、350‧‧‧正反器電路
355‧‧‧N位鎖存器
360‧‧‧除法器區塊
370‧‧‧程式計數器
375‧‧‧反相電路
380‧‧‧吞沒計數器
385、386、387‧‧‧正反器
388‧‧‧反及閘電路
389‧‧‧延遲電路
390、395‧‧‧正反器電路
1000‧‧‧SoC系統
1001‧‧‧應用程式處理器
1010‧‧‧中央處理單元
1020‧‧‧多媒體系統
1030‧‧‧匯流排
1040‧‧‧記憶體系統
1050‧‧‧周邊電路
1060‧‧‧DRAM
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出（I/O）裝置
1130‧‧‧記憶體裝置
1140‧‧‧介面
1150‧‧‧匯流排
1200‧‧‧平板PC
1300‧‧‧膝上型電腦
1400‧‧‧智慧型手機
A‧‧‧點
CLK‧‧‧時脈
CLK_1‧‧‧第一時脈
CLK_2‧‧‧第二時脈
CLK_4‧‧‧第四時脈
CLK_5‧‧‧第五時脈
DATA‧‧‧傳輸資料
DATA_REG‧‧‧取樣第二時脈CLK_2的第一上升緣與第二上升緣的寬度
High‧‧‧邏輯高信號
M‧‧‧信號的量值
N‧‧‧整數值
PI‧‧‧相位間隔
PSK‧‧‧信號
REF‧‧‧參考時脈
RES_REF‧‧‧重設參考時脈
RESET‧‧‧信號
S_IN‧‧‧輸入信號
S_OUT‧‧‧輸出信號
S1‧‧‧第一傳輸信號
S2‧‧‧第二傳輸信號
UP、DN‧‧‧信號時脈
θ、θ1、θ2‧‧‧相位
本發明概念的上述及其他態樣及特徵藉由參看隨附圖式詳細地描述其例示性實施例將變得更顯而易見，其中： 圖1至圖3為用於解釋用於使用根據本發明概念的一些實施例的半導體裝置執行PSK通訊的方法的圖。 圖4A為根據本發明概念的一些實施例的半導體裝置的方塊圖。 圖4B為根據本發明概念的一些實施例的包含NFC傳輸器的半導體裝置的方塊圖。 圖5為用於解釋根據本發明概念的一些實施例的半導體裝置的操作的時序圖。 圖6為特定地展示圖4A及圖4B的脈衝產生器電路的方塊圖。 圖7為特定地說明圖6的延遲單元的方塊圖。 圖8為用於解釋圖6的脈衝產生器電路的操作的時序圖。 圖9為特定地說明圖4A及圖4B的整數除法器電路的方塊圖。 圖10為特定地展示圖4A及圖4B的處理單元的方塊圖。 圖11為用於解釋圖10的處理單元的操作的時序圖。 圖12A為根據本發明概念的一些實施例的半導體裝置的方塊圖。 圖12B為根據本發明概念的一些實施例的包含NFC接收器的半導體裝置的方塊圖。 圖13為特定地說明圖12A及圖12B的相位偵測器電路的方塊圖。 圖14為用於解釋圖13的相位偵測器電路的操作的時序圖。 圖15示意性地展示NFC卡，根據本發明概念的一些實施例的半導體裝置已應用於所述卡。 圖16為包含根據本發明概念的實施例的半導體裝置的SoC系統的方塊圖。 圖17為包含根據本發明概念的實施例的半導體裝置的電子系統的方塊圖。 圖18至圖20展示例示性半導體系統，根據本發明概念的實施例的半導體裝置可應用於所述半導體系統。
1‧‧‧半導體裝置
10‧‧‧參考時脈產生器
20‧‧‧第一鎖相迴路
30‧‧‧數位至相位轉換器(DPC)裝置
300‧‧‧脈衝產生器電路
310‧‧‧整數除法器電路
320‧‧‧處理單元
CLK_1‧‧‧第一時脈
CLK_2‧‧‧第二時脈
DATA‧‧‧傳輸資料
N‧‧‧整數值
REF‧‧‧參考時脈
RES_REF‧‧‧重設參考時脈
S1‧‧‧第一傳輸信號

Claims (20)

  1. 一種包含用於相移鍵控通訊的調變器的半導體裝置，其包括： 參考時脈產生器，其經組態以產生參考時脈信號； 鎖相迴路，其經組態以接收所述參考時脈信號且產生頻率不同於所述參考時脈信號的頻率的第一時脈信號； 整數除法器電路，其經組態以藉由使所述參考時脈信號的上升緣延遲（a）傳輸資料中所包含的預定整數值與（b）相位間隔的乘積而產生第二時脈信號；以及 處理單元，其經組態以產生第一傳輸信號，其中所述第一傳輸信號相對於所述第二時脈信號的第一上升緣相移， 其中所述相位間隔取決於所述第一時脈信號的所述頻率與所述參考時脈信號的所述頻率的比。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述第一時脈信號的所述頻率與所述參考時脈信號的所述頻率的所述比為M，且所述相位間隔是藉由360°除以M判定。
  3. 如申請專利範圍第1項所述的半導體裝置，其更包括脈衝產生器電路，所述脈衝產生器電路經組態以接收所述參考時脈信號且產生重設參考時脈信號，其中： 所述整數除法器電路經組態以自所述脈衝產生器電路接收所述重設參考時脈信號以產生第三時脈信號，且 所述處理單元經組態以產生第二傳輸信號，其中所述第二傳輸信號相對於所述第三時脈信號的第一上升緣相移。
  4. 如申請專利範圍第3項所述的半導體裝置，其中所述整數除法器電路經組態以藉由使所述重設參考時脈信號的上升緣延遲所述整數值與所述相位間隔的乘積而產生所述第三時脈信號。
  5. 如申請專利範圍第3項所述的半導體裝置，其中所述脈衝產生器電路經組態以根據預定週期而產生所述重設參考時脈信號。
  6. 如申請專利範圍第3項所述的半導體裝置，其中： 所述脈衝產生器電路經組態以產生第一重設參考時脈信號及第二重設參考時脈信號，且 所述整數除法器電路經組態以基於所述第一重設參考時脈信號的上升緣而產生所述第三時脈信號，且基於所述第二重設參考時脈信號的上升緣而產生第四時脈信號。
  7. 如申請專利範圍第6項所述的半導體裝置，其中： 所述處理單元經組態以產生第三傳輸信號， 所述第三傳輸信號相對於所述第四時脈信號的上升緣相移，且 所述第三傳輸信號不同於所述第二傳輸信號。
  8. 如申請專利範圍第1項所述的半導體裝置，其中所述處理單元經組態以產生所述第一傳輸信號，所述第一傳輸信號具有經延遲所述第二時脈信號的所述第一上升緣與最接近所述第二時脈信號的所述第一上升緣的第二上升緣之間的寬度的值。
  9. 如申請專利範圍第1項所述的半導體裝置，其中所述半導體裝置包括經組態以傳輸所述第一傳輸信號的近場通訊傳輸器。
  10. 一種包含用於相移鍵控通訊的調變器的半導體裝置，其包括： 整數除法器電路，其經組態以接收頻率是參考時脈信號的頻率的倍數的第一時脈信號、接收重設參考時脈信號以及藉由使所述重設參考時脈信號的上升緣延遲（a）傳輸資料中所包含的預定整數值與（b）相位間隔的乘積而產生第二時脈信號；以及 處理單元，其經組態以產生第一傳輸信號，其中所述第一傳輸信號相對於所述第二時脈信號的第一上升緣相移， 其中所述相位間隔取決於所述第一時脈信號的所述頻率與所述參考時脈信號的所述頻率的比。
  11. 如申請專利範圍第10項所述的半導體裝置，其中所述第一時脈信號的所述頻率與所述參考時脈信號的所述頻率的所述比為M，且所述相位間隔是藉由360°除以M判定。
  12. 如申請專利範圍第10項所述的半導體裝置，其中： 所述整數除法器電路經組態以接收第一重設參考時脈信號及第二重設參考時脈信號， 所述整數除法器電路經組態以基於所述第一重設參考時脈信號的上升緣而產生所述第二時脈信號，且 所述整數除法器電路經組態以基於所述第二重設參考時脈信號的上升緣而產生第三時脈信號。
  13. 如申請專利範圍第12項所述的半導體裝置，其中： 所述處理單元經組態以產生第二傳輸信號， 所述第二傳輸信號相對於所述第三時脈信號的上升緣相移，且 所述第二傳輸信號不同於所述第一傳輸信號。
  14. 如申請專利範圍第10項所述的半導體裝置，其中所述處理單元經組態以產生所述第一傳輸信號，所述第一傳輸信號具有經延遲所述第二時脈信號的所述第一上升緣與最接近所述第二時脈信號的所述第一上升緣的第二上升緣之間的寬度的值。
  15. 如申請專利範圍第10項所述的半導體裝置，其中所述半導體裝置包括經組態以傳輸所述第一傳輸信號的近場通訊傳輸器。
  16. 一種包含用於相移鍵控通訊的解調變器的半導體裝置，其包括： 相位偵測器電路，其經組態以接收第一時脈信號以及藉由偵測所述第一時脈信號的相移值而產生第二時脈信號； 鎖相迴路，其經組態以產生頻率為參考時脈信號的頻率的倍數的第三時脈信號；以及 計數器單元，其經組態以藉由比較所述第二時脈信號與所述第三時脈信號來計算對應於延遲相位值的整數值， 其中所述相位偵測器電路經組態以使所述第二時脈信號具有對應於所述參考時脈信號的第一上升緣與所述第一時脈信號的第一上升緣之間的寬度的邏輯位準值，且 其中當所述第一時脈信號的第二上升緣在所述參考時脈信號的第二上升緣前面時，所述相位偵測器電路經組態以使所述第二時脈信號具有對應於所述參考時脈信號的所述第二上升緣與最接近所述第一時脈信號的所述第一上升緣且在其後的第二上升緣之間的寬度的邏輯位準值。
  17. 如申請專利範圍第16項所述的半導體裝置，其中所述第三時脈信號的所述頻率與所述參考時脈信號的所述頻率的比為M，且相位間隔是藉由360°除以M判定。
  18. 如申請專利範圍第17項所述的半導體裝置，其中所述計數器單元經組態以計算所述整數值為所述相移值與所述相位間隔的比。
  19. 如申請專利範圍第16項所述的半導體裝置，其中所述邏輯位準值為高位準邏輯值。
  20. 如申請專利範圍第16項所述的半導體裝置，其中所述半導體裝置包括經組態以接收所述第一時脈信號的近場通訊接收器。
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