KR100976625B1

KR100976625B1 - 타임투디지털컨버터를 이용한 위상 편이 복조기

Info

Publication number: KR100976625B1
Application number: KR1020080101061A
Authority: KR
Inventors: 변상진; 심재훈; 유현규
Original assignee: 한국전자통신연구원
Priority date: 2008-10-15
Filing date: 2008-10-15
Publication date: 2010-08-18
Also published as: US20100090761A1; KR20100041981A; US7994851B2

Abstract

본 발명은 타임투디지털컨버터를 이용한 위상 편이 복조기에 관한 것으로, 그 장치는 PSK(Phase Shift Keying) 신호를 밴드 패스 필터링하는 필터부; 상기 필터부의 출력 신호의 진폭을 제한하는 진폭 제한부; 클록 신호를 발생하는 클록 신호 발생부; 및 상기 클록 신호에 따라 상기 진폭 제한부의 출력 신호의 위상을 샘플링하여, 상기 PSK 신호의 위상에 상응하는 값을 가지는 디지털 신호를 출력하는 타임투디지털컨버터를 포함하여 구성되며, 이에 의하여 전력 소모량이 감소되고 회로의 구현 또한 간단해지도록 한다.

위상 편이 복조기, Phase Shift Keying, PSK, 타임투디지털컨버터

Description

타임투디지털컨버터를 이용한 위상 편이 복조기{PSK demodulator using Time To Digital Converter}

본 발명은 위상 편이 복조기에 관한 것으로, 특히 전력 소모량은 감소되고 구현은 간단해지는 타임투디지털컨버터를 이용한 위상 편이 복조기에 관한 것이다.

본 발명은 지식경제부 및 정보통신연구진흥원의 IT원천기술개발의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2008-F-008-01, 과제명: 차세대 무선 융합 단말용 Advanced Digital RF 기술 개발].

종래의 위상 편이 복조기는 I/Q 아날로그디지털 변환기와 디지털신호처리블록(Digital Signal Processor)을 구비하고, I/Q 아날로그디지털 변환기를 통해 수신된 PSK(Phase Shift Keying) 신호를 디지털 신호로 변환한 후 디지털신호처리블록을 통해 이를 복조한다.

그러나 이때의 I/Q 아날로그디지털 변환기는 전력 소모가 크고 회로가 복잡하여, 이를 포함하는 종래의 위상 편이 복조기 또한 전력 소모가 커지고 구현이 복잡해지는 문제가 있었다.

상기의 문제를 해결하기 위해 디엘엘(Delay Locked Loop; DLL)을 사용한 주파수 편이 복조기(FSK demodulator)와 주기-폭 검출기를 사용한 위상 편이 복조기(PSK demodulator) 등이 제안되었으나, 이러한 복조기들은 PSK 신호와 클록 신호와의 동기를 위해 동기회로를 반드시 구비해야 한다. 이에 새로운 제안된 복조기들도 상기의 동기 회로에 의해 전력 소모가 증가하고 구현이 복잡해지는 문제를 가지게 된다.

이에 본 발명에서는 별도의 동기회로가 필요없어 전력 소모량은 감소되고 구현은 간단해지는 타임투디지털컨버터를 이용한 위상 편이 복조기를 제공하고자 한다.

본 발명의 일 측면에 따르면 상기와 같은 문제점을 해결하기 위한 수단으로서, PSK(Phase Shift Keying) 신호를 밴드 패스 필터링하는 필터부; 상기 필터부의 출력 신호의 진폭을 제한하는 진폭 제한부; 클록 신호를 발생하는 클록 신호 발생부; 및 상기 클록 신호에 따라 상기 진폭 제한부의 출력 신호의 위상을 샘플링하여, 상기 PSK 신호의 위상에 상응하는 값을 가지는 디지털 신호를 출력하는 타임투디지털컨버터를 포함하는 타임투디지털컨버터를 이용한 위상 편이 복조기를 제공한다.

바람직하게는 상기 클록 신호 발생부는 m(m은 자연수)개의 위상을 가지는 m개의 클록 신호를 발생하며, 필요한 경우 상기 m개의 클록 신호의 주파수를 상기 PSK 신호의 주파수와 같거나 빠르도록 조절하는 기능을 더 구비할 수도 있다.

바람직하게는 상기 타임투디지털컨버터는 상기 m개의 클록 신호 각각에 응답하여 상기 진폭 제한부의 출력 신호를 샘플링하고 m 비트의 디지털 신호를 출력하는 m개의 디플립플롭들을 포함하며, 필요한 경우 상기 디플립플롭들로부터 출력되 는 디지털 신호의 비트 수를 감소시켜 주는 인코더를 더 포함할 수도 있다.

또한 상기 타임투디지털컨버터는 상기 디플립플롭들로부터 출력되는 디지털 신호를 q(q은 양의 정수)회 모아 출력되는 디지털 신호의 비트 수를 증대시킨 후 출력해주는 병렬-병렬 변환기를 더 포함할 수도 있다.

또한, 상기 클록 신호 발생부는 상기 PSK 신호의 주파수 보다 빠른 주파수를 가지는 클록 신호를 발생할 수 도 있다.

또한 상기 타임투디지털컨버터는 상기 클록 신호에 응답하여 상기 진폭 제한부의 출력 신호의 신호레벨에 상응하는 데이터 값을 출력하는 디플립플롭; 및 상기 디플립플롭의 출력 신호를 직-병렬 변환하여 디지털 신호로 변환하는 직-병렬 변환기를 포함하며, 필요한 경우 상기 직-병렬 변환기로부터 출력되는 디지털 신호의 비트 수를 감소시키는 인코더를 더 포함할 수도 있다.

이와 같이 본 발명의 타임투디지털컨버터를 이용한 위상 편이 복조기는 PSK 신호에 비동기되는 클록 신호(즉, m개의 위상을 가지는 m개의 클록 신호 또는 고속 클록 신호)에 따라 샘플링 동작을 수행하는 타임투디지털컨버터를 이용함으로써, PSK 신호와 클록 신호의 동기를 맞추기 위한 동기회로를 별도로 구비할 필요가 없어진다.

따라서 본 발명의 타임투디지털컨버터를 이용한 위상 편이 복조기는 별도의 동기회로가 필요없어 전력 소모량은 감소되고 구현은 간단해진다.

이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.

도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

또한, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도1은 본 발명의 제1 실시예에 따른 타임투디지털컨버터를 이용한 위상 편이 복조기의 구성도이다.

도1을 참조하면, 위상 편이 복조기는 밴드 패스 필터부(Band Pass Filter, 이하 BPF)(10), 진폭 제한부(20), 다위상 클록 발생부(30) 및 타임투디지털컨버터(Time To Digital Converter, 이하 TDC)(40)를 구비한다.

이하 각 구성요소의 기능을 살펴보면 다음과 같다.

BPF(10)는 위상 편이 복조기에 입력된 PSK 신호를 밴드 패스 필터링하여, 위상 편이 복조기가 인식 가능한 신호 대역만을 통과시킨다.

진폭 제한부(20)는 BPF(10)를 통해 밴드 패스 필터링된 PSK 신호의 진폭을 제한한다. 바람직하게는 진폭 제한부(20)를 통해 진폭 제한된 PSK 신호는 구형파 형태를 가지도록 한다.

다위상 클록 발생부(30)는 m(m은 자연수)개의 위상을 가지는 m개의 클록 신호(CLK1~CLKm)를 발생한다. 또한 필요한 경우, m개의 클록 신호(CLK1~CLKm)의 주파수를 PSK 신호의 주파수(특히, 중심 주파수)와 같거나 빨라지도록 조절해줄 수도 있다.

즉, 다위상 클록 발생부(30)는 클록 신호(CLK1~CLKm)의 주파수 및 위상 개수를 조절하여 TDC(40)의 분해능을 조절해줄 수 있다. 일예로 m개의 위상을 가지는 클록 신호(CLK1~CLKm)를 발생하여 TDC(40)가 PSK 신호의 한 주기를 m회 샘플링하거나, PSK 신호의 주파수보다 k(k는 양의 정수)배 빠른 주파수와 m개의 위상을 가지는 클록 신호(CLK1~CLKm)를 발생하여 PSK 신호의 한 주기를 k × m회 샘플링하도록 조절해 줄 수 있다.

TDC(40)는 m개의 클록 신호(CLK1~CLKm) 각각에 응답하여 진폭 제한부(20)의 출력 신호의 신호레벨에 상응하는 데이터 값을 각각 출력하는 m개의 디플립플롭(이하, DFF)(41-1~41-m)로 구현된다. 이에 TDC(40)는 m개의 DFF(41-1~41-m)을 통해 상 기 진폭 제한부의 출력 신호의 한 주기를 m회 샘플링하여, 위상 편이 복조기에 입력된 PSK 신호의 위상에 상응하는 값을 가지는 m 비트의 디지털 신호를 출력한다.

또한, TDC(40)는 데이터 전송 효율을 증대시키기 위해, m개의 DFF (41-1~41-m)의 뒷단에 m비트의 디지털 신호를 q(q는 양의 정수)회 모아, m × q의 데이터량을 가지는 디지털 신호로 변환하여 출력해주는 병렬-병렬 변환기(미도시)를 더 추가해 줄 수 도 있다.

즉, 추가된 병렬-병렬 변환기를 통해 m개의 DFF (41-1~41-m)로부터 출력되는 m비트의 디지털 신호를 q회 모아, m × q의 데이터량을 가지는 디지털 신호로 변환하여 출력하여 줄 수도 있다.

이때, q 값은 본 발명의 위상 편이 복조기가 적용되는 회로의 동작 특성에 따라 설정 또는 변경될 수 있다.

도2는 도1의 위상 편이 복조기의 복조 동작을 설명하기 위한 신호 파형도이다.

도2에서는 설명의 편의를 위해, 위상 편이 복조기에 입력되는 PSK 신호의 위상은 0°에서 180°로 천이되고, 다위상 클록 발생부(30)는 PSK 신호와 동일한 주파수를 가지며 4개의 위상(예를 들어, 0°, 90°, 180°, 270°)을 가지는 4개의 클록신호(CLK1~CLK4)를 발생하고, TDC(40)는 4개의 DFF(41-1~41-4)로 구현된다고 가정하기로 한다.

먼저, 위상 편이 복조기에 위상이 0°인 PSK 신호가 입력되면, BPF(10) 및 진폭 제한부(20)는 PSK 신호를 밴드 패스 필터링한 후 진폭 제한해준다.

DFF1 내지 DFF4(41-1~41-4)는 4개의 위상(0°, 90°, 180°, 270°)을 가지는 4개의 클록신호(CLK1~CLK4)에 따라 진폭 제한부(20)의 출력 신호의 한 주기를 4회에 걸쳐 샘플링하고, 샘플링 결과로 '1100'의 값을 가지는 4비트의 디지털 신호(PHASE_RX[3:0])를 출력한다.

이러한 상태에서 PSK 신호의 위상이 180°만큼 천이되어 '1'구간과 '0'구간이 이전과 반대가 되면, DFF1(41-1) 내지 DFF1(41-4) 각각은 PSK 신호의 변환된 위상에 응답하여 변화된 데이터 값을 출력하기 시작한다.

즉, 180° 위상이 천이된 PSK 신호에 응답하여 DFF1(41-1)은 변화된 데이터 값인 '0'을, DFF2(41-2)는 '0'을, DFF3(41-3)은 '1'을, DFF1(41-4)은 '1'을 출력하기 시작한다.

이에 DFF1 내지 DFF4(41-1~41-4)를 통해 출력되는 4비트의 디지털 신호(PHASE_RX[3:0])는 0100', '0000', '0010'로 변화되다가 최종적으로 '0011'의 값을 가지게 된다.

이와 같이 TDC(40)는 DFF1 내지 DFF4(41-1~41-4)를 통해 PSK 신호의 위상이 0°인 경우에는 '1100'을 출력하고, 180°인 경우에는 '0011'을 출력한다.

또한, 도2에는 미도시되어 있으나 상기의 동작 원리는 나머지 위상을 가지는 PSK 신호에 대해서도 동일하게 적용되어, PSK 신호의 위상이 90°인 경우에는 '1001'의 값을 가지는 디지털 신호(PHASE_RX[3:0])를, 270°인 경우에는 '1100'의 값을 가지는 디지털 신호(PHASE_RX[3:0])를 각각 출력해준다.

그러나 상기의 TDC(40)는 m개의 클록 신호(CLK1~CLKm)에 응답하여 PSK 신호를 샘플링할 수 있으므로, TDC(40)를 이용하여 PSK 신호의 복조 동작을 수행하는 위상 편이 복조기는 별도의 동기 회로를 구비할 필요가 없다.

따라서 본원 발명의 타임투디지털컨버터를 이용한 위상 편이 복조기는 별도의 동기 회로 없이도 정상적인 복조 동작을 수행할 수 있게 된다.

도3은 본 발명의 제2 실시예에 따른 타임투디지털컨버터를 이용한 위상 편이 복조기의 구성도로, 이는 위상 편이 복조기의 출력 신호의 데이터량을 감소시켜 주기 위한 것이다.

계속하여 도면을 참조하면, 도3의 TDC(40)는 도1의 m개의 DFF(41-1~41-m) 이외에 인코더(42)를 더 구비한다.

인코더(42)는 m개의 DFF(41-1~41-m)로부터 출력되는 m비트의 디지털 신호(PHASE_RX[m-1:0])를 n(n은 m 보다 작은 값을 가지는 자연수)비트의 디지털 신호(PHASE_RX[n-1:0])로 인코딩한다.

즉, 인코더(42)는 m개의 DFF(41-1~41-m)로부터 출력되는 디지털 신호(PHASE_RX[m-1:0])의 데이터량을 m비트에서 n비트로 감소시켜 준다.

그 결과, 도3의 위상 편이 복조기는 도1에서와 같이 PSK 신호의 위상에 상응 하는 값을 가지되 감소된 데이터량을 가지는 디지털 신호를 출력해줄 수 있게 된다.

이와 같이 도3의 위상 편이 복조기는 디지털 신호(PHASE_RX[m-1:0])의 데이터량을 감소시켜 줌으로써, 위상 편이 복조기의 뒷단에 연결된 회로(즉, 디지털 신호(PHASE_RX[m-1:0])를 제공받아 동작을 수행하는 회로)의 처리 용량을 감소되도록 해준다.

도4는 본 발명의 제3 실시예에 따른 타임투디지털컨버터를 이용한 위상 편이 복조기의 구성도이다.

도4를 참조하면, 위상 편이 복조기는 도1의 다위상 클록 발생부(30) 및 TDC(40)를 고속 클록 발생부(50) 및 DFF(61)와 직-병렬 변환기(62)로 구성되는 TDC(60)를 대체해준다.

도4에서, 도1에서와 동일하게 구성 및 동작하는 구성요소에 대해서는 도1에서와 동일한 식별 부호를 부여하고, 그에 대한 상세한 설명은 생략하기로 한다.

고속 클록 발생부(50)는 PSK 신호의 중심 주파수보다 빠른 주파수를 가지는 클록 신호(CLK)를 발생한다.

즉, 고속 클록 발생부(50)는 클록 신호(CLK)의 주파수를 조절하여 TDC(60)의 분해능을 조절해줄 수 있다. 일예로, PSK 신호의 주파수보다 r(r은 양의 정수)배 빠른 주파수를 가지는 클록 신호(CLK)를 발생하여 PSK 신호의 한 주기를 r 회 샘플링하도록 조절해 줄 수 있다.

TDC(60)는 클록 신호(CLK)에 응답하여 진폭 제한부(20)의 출력 신호의 신호레벨에 상응하는 데이터 값을 출력하는 DFF(61)와, DFF(61)로부터 직렬로 출력되는 신호를 병렬 변환하여 r비트의 디지털 신호로 변환하는 직-병렬 변환기(62)를 포함한다.

이에 TDC(60)는 DFF(61)을 통해 진폭 제한부(20)의 출력 신호의 한 주기를 r 회 샘플링한 후 직-병렬 변환기(62)를 통해 병렬 변환함으로써, 위상 편이 복조기에 입력된 PSK 신호의 위상에 상응하는 값을 가지는 r 비트의 디지털 신호(PHASE_RX[r-1:0])를 출력한다.

도5는 도4의 위상 편이 복조기의 복조 동작을 설명하기 위한 신호 파형도이다.

도5에서는 설명의 편의를 위해, 위상 편이 복조기에 입력되는 PSK 신호의 위상은 0°에서 180°로 천이되며, 고속 클록 발생부(50)는 PSK 신호 보다 4배 빠른 주파수를 가지는 클록신호(CLK)를 발생한다고 가정하기로 한다.

DFF(61)는 클록신호(CLK)에 따라 진폭 제한부(20)의 출력 신호의 한 주기를 4회에 걸쳐 샘플링하여 '1', '1', '0', 및 '0'의 데이터 값을 직렬 출력하고, 직-병렬 변환기(62)는 이를 병렬 변환하여 '1100'의 값을 가지는 4비트의 디지털 신 호(PHASE_RX[3:0])를 출력한다.

이러한 상태에서 PSK 신호의 위상이 180°로 천이되어 '1'구간과 '0'구간이 이전과 반대가 되면, DFF(61)는 PSK 신호의 변화된 위상에 따라 변화된 데이터 값을 출력하기 시작한다.

즉, DFF(61)은 변화된 데이터 값인 '0', '0', '1', 및'1'을 직렬 출력하기 시작하고, 직-병렬 변환기(62)는 그에 응답하여'0011'의 값을 가지는 4비트의 디지털 신호(PHASE_RX[3:0])를 출력해준다.

이와 같이 TDC(60)는 PSK 신호보다 빠른 주파수를 가지는 클록 신호(CLK)를 이용하여 PSK 신호를 샘플링할 수 있으므로, TDC(60)를 이용하여 PSK 신호의 복조 동작을 수행하는 위상 편이 복조기도 별도의 동기 회로를 구비할 필요가 없다.

따라서 도4의 위상 편이 복조기도 도1의 위상 편이 복조기와 같이 별도의 동기 회로를 필요로 하지 않는다.

뿐만 아니라, 도4의 위상 편이 복조기도 필요한 경우 도6에서와 도시된 바와 같이 직-병렬 변환기(62)의 뒷단에 인코더(63)를 추가하여, 출력되는 디지털 신호(PHASE_RX[r-1:0])의 데이터량을 감소시켜 줄 수도 있음은 물론 당연하다.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 당업자에게 있어 명백할 것이다.

도3은 본 발명의 제2 실시예에 따른 타임투디지털컨버터를 이용한 위상 편이 복조기의 구성도이다.

도6은 본 발명의 제4 실시예에 따른 타임투디지털컨버터를 이용한 위상 편이 복조기의 구성도이다.

Claims

PSK(Phase Shift Keying) 신호를 밴드 패스 필터링하는 필터부;

상기 필터부의 출력 신호의 진폭을 제한하는 진폭 제한부;

m(m은 자연수)개의 위상을 가지는 m개의 클록 신호 또는 상기 PSK 신호의 주파수 보다 빠른 주파수를 가지는 클록 신호를 발생하는 클록 신호 발생부; 및

상기 클록 신호 발생부의 출력 신호에 따라 상기 진폭 제한부의 출력 신호의 위상을 샘플링하여, 상기 PSK 신호의 위상에 상응하는 값을 가지는 디지털 신호를 출력하는 타임투디지털컨버터를 포함하는 타임투디지털컨버터를 이용한 위상 편이 복조기.
제1항에 있어서, 상기 클록 신호 발생부는

m(m은 자연수)개의 위상을 가지는 m개의 클록 신호를 발생하는 것을 특징으로 하는 타임투디지털컨버터를 이용한 위상 편이 복조기.
제2항에 있어서, 상기 클록 신호 발생부는

상기 m개의 클록 신호의 주파수를 상기 PSK 신호의 주파수와 같거나 빠르도록 조절하는 기능을 더 포함하는 것을 특징으로 하는 타임투디지털컨버터를 이용한 위상 편이 복조기.
제2항 또는 제3항에 있어서, 상기 타임투디지털컨버터는

상기 m개의 클록 신호 각각에 응답하여 상기 진폭 제한부의 출력 신호를 샘플링하고 m 비트의 디지털 신호를 출력하는 m개의 디플립플롭들을 포함하는 것을 특징으로 하는 타임투디지털컨버터를 이용한 위상 편이 복조기.
제4항에 있어서, 상기 타임투디지털컨버터는

상기 디플립플롭들로부터 출력되는 디지털 신호의 비트 수를 감소시켜 주는 인코더를 더 포함하는 것을 특징으로 하는 타임투디지털컨버터를 이용한 위상 편이 복조기.
제4항에 있어서, 상기 타임투디지털컨버터는

상기 디플립플롭들로부터 출력되는 디지털 신호를 q(q은 양의 정수)회 모아 출력되는 디지털 신호의 비트 수를 증대시킨 후 출력해주는 병렬-병렬 변환기를 더 포함하는 것을 특징으로 하는 타임투디지털컨버터를 이용한 위상 편이 복조기.
제1항에 있어서, 상기 클록 신호 발생부는

상기 PSK 신호의 주파수 보다 빠른 주파수를 가지는 클록 신호를 발생하는 것을 특징으로 하는 타임투디지털컨버터를 이용한 위상 편이 복조기.
제7항에 있어서, 상기 타임투디지털컨버터는

상기 클록 신호에 응답하여 상기 진폭 제한부의 출력 신호의 신호레벨에 상응하는 데이터 값을 출력하는 디플립플롭; 및

상기 디플립플롭의 출력 신호를 직-병렬 변환하여 디지털 신호로 변환하는 직-병렬 변환기를 포함하는 것을 특징으로 하는 타임투디지털컨버터를 이용한 위상 편이 복조기.
제8항에 있어서, 상기 타임투디지털컨버터는

상기 직-병렬 변환기로부터 출력되는 디지털 신호의 비트 수를 감소시키는 인코더를 더 포함하는 것을 특징으로 하는 타임투디지털컨버터를 이용한 위상 편이 복조기.