JP3253520B2 - 変化タイミング検出回路及びビット位相同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、変化タイミング検
出回路及びビット位相同期回路に関し、例えば、高速デ
ータの受信回路に好適な回路である。

【０００２】

【従来の技術】近年、５０Ｍｂｉｔ／ｓ以上の伝送速度
による高速デジタル通信システムの構築が進められてい
る。このような高速のデジタル通信システムの受信装置
においては、高速で受信信号の変化を検出して同期をと
る同期回路が必要となる。この同期回路の中には先ずビ
ット同期をとる回路が必要となり、更に、ビット同期を
とるための前段階として、受信データの変化点を検出す
る回路が必要となる。

【０００３】そこで、図２は、従来の３相クロックによ
る入力データに対する変化点検出回路である。図３は、
図２の変化点検出回路の動作タイミングチャートであ
る。受信データ（ＤＡＴＡ）は、Ｄフリップフロップ回
路ＤＦＦ１１、ＤＦＦ２１、ＤＦＦ３１に与えられる。
３相クロックＣＬＫ０〜２は、図３の（ａ）〜（ｃ）に
示すように受信データの１パルス幅（ｄ）を移相された
３相のクロックである。

【０００４】Ｄフリップフロップ回路ＤＦＦ１１は、受
信データをクロックＣＬＫ０でサンプル出力（ラッチ出
力）してサンプル出力信号Ｄ１１（ｅ）を次の段のＤフ
リップフロップ回路ＤＦＦ１３に与える。このＤフリッ
プフロップ回路ＤＦＦ１３は、クロックＣＬＫ０で再び
サンプルしてサンプル出力信号Ｄ１３（ｆ）をＣＬＫ０
系同期回路１に与える。ここで、サンプル出力信号Ｄ１
１（ｅ）とサンプル出力信号Ｄ１３（ｆ）との間の位相
差は１クロック長Ｔである。

【０００５】また、Ｄフリップフロップ回路ＤＦＦ２１
は、受信データをクロックＣＬＫ１（ｂ）でサンプル出
力（ラッチ出力）してサンプル出力信号Ｄ２１（ｇ）を
次の段のＤフリップフロップ回路ＤＦＦ２３に与える。
このＤフリップフロップ回路ＤＦＦ２３は、クロックＣ
ＬＫ０の位相に乗せ換えるために再びＣＬＫ０でサンプ
ルしてサンプル出力信号Ｄ２３（ｈ）をＣＬＫ０系同期
回路１に与える。ここで、サンプル出力信号Ｄ２１
（ｇ）とサンプル出力信号Ｄ２３（ｈ）との間の位相差
は１クロック長Ｔの２／３である。

【０００６】更に、Ｄフリップフロップ回路ＤＦＦ３１
は、受信データをクロックＣＬＫ２（ｃ）でサンプル出
力（ラッチ出力）してサンプル出力信号Ｄ３１（ｉ）を
次の段のＤフリップフロップ回路ＤＦＦ３３に与える。
このＤフリップフロップ回路ＤＦＦ３３は、クロックＣ
ＬＫ０の位相に乗せ換えるために再びＣＬＫ０でサンプ
ルしてサンプル出力信号Ｄ３３（ｊ）をＣＬＫ０系同期
回路１に与える。ここで、サンプル出力信号Ｄ３１
（ｉ）とサンプル出力信号Ｄ３３（ｊ）との間の位相差
は１クロック長Ｔの１／３である。

【０００７】ＣＬＫ０系同期回路１は、このようにして
得られたサンプル出力信号Ｄ１３（ｆ）と、サンプル出
力信号Ｄ２３（ｈ）と、サンプル出力信号Ｄ３３（ｊ）
とから判断して、サンプル出力信号Ｄ１３（ｆ）がロウ
レベルで、サンプル出力信号Ｄ２３（ｈ）がハイレベル
で、サンプル出力信号Ｄ３３（ｊ）がハイレベルである
ことから、サンプル出力信号Ｄ１３（ｆ）のロウレベル
とサンプル出力信号Ｄ２３（ｈ）のハイレベルとの間で
レベル変化があることから、変化点を検出する。

【０００８】

【発明が解決しようとする課題】しかしながら、サンプ
ル出力信号Ｄ３１（ｉ）とサンプル出力信号Ｄ３３
（ｊ）との間の位相差は１クロック長Ｔの１／３である
ため、Ｄフリップフロップ回路ＤＦＦ３３の動作立ち上
がり速度が十分に速くなければ、Ｄフリップフロップ回
路ＤＦＦ３３は入力されるデータをクロックＣＬＫ０で
サンプルすることができなくなる。例えば、５０ＭＨｚ
のクロックで動作している場合には、上記Ｔ／３の時間
とは、およそ０．００６μｓｅｃであり、このような速
い速度で動作するＤフリップフロップ回路は汎用では数
少ない上に、高い性能のＤフリップフロップ回路を採用
する必要があり、実現が容易ではない。

【０００９】このようなことから、高速デジタル信号の
受信においても高速立ち上がり性能又は立ち下がり性能
を有する回路素子を使用しなくても十分に受信データの
変化タイミングを検出する変化タイミング検出回路及び
変化タイミング検出に使用するフリップフロップ回路を
高い性能にしなくても容易にビット同期を取ることがで
きるビット位相同期回路の実現が要請されている。

【００１０】

【課題を解決するための手段】かかる課題を解決するた
めに、第１の発明に係る変化タイミング検出回路は、受
信データの変化タイミングを検出する変化タイミング検
出回路において、受信データに対して、位相差がＴ／ｎ
（Ｔは１クロック長：ｎは３以上の整数）ずつ異なるｎ
相のクロック信号でサンプルしてｎ相のサンプル信号を
出力するサンプル手段と、サンプル手段からのｎ相のサ
ンプル信号のそれぞれに対して移相処理を行い、サンプ
ル手段からのｎ相のサンプル信号をそれぞれ、所定の位
相を有する１個の基準の上記クロック信号に同期したも
のに変換するサンプル信号移相手段と、サンプル信号移
相手段からのｎ相のサンプル信号のレベルの相対関係か
ら受信データの変化タイミングを判定する変化タイミン
グ判定手段とを備え、サンプル信号移相手段は、サンプ
ル手段からのｎ相のサンプル信号毎の移相部からなり、
各移相部は、縦続接続された最大ｎ−１個のフリップフ
ロップ回路を有し、相前後するフリップフロップ回路間
の転送を通じてサンプル信号の位相を（ｎ−１）・Ｔ／
ｎ分だけ移相させ、この相前後するフリップフロップ回
路間の転送を通じた（ｎ−１）・Ｔ／ｎ分ずつの移相
を、サンプル手段から自己に与えられたサンプル信号に
用いられる上記クロック信号の位相と基準の上記クロッ
ク信号の位相により定まる回数だけ繰り返して、サンプ
ル手段から与えられたサンプル信号の位相を、基準のク
ロック信号の位相まで移相させることを特徴とする。

【００１１】第１の発明に係る変化タイミング検出回路
は、縦続接続された最大ｎ−１個のフリップフロップ回
路を有した各移相部を備えることによって、相前後する
フリップフロップ回路間の転送を通じてサンプル信号の
位相を（ｎ−１）・Ｔ／ｎ分だけ移相させ、この相前後
するフリップフロップ回路間の転送を通じた（ｎ−１）
・Ｔ／ｎ分ずつの移相を、サンプル手段から自己に与え
られたサンプル信号の 位相に用いられる上記クロック信
号の位相と基準の上記クロック信号の位相により定まる
回数だけ繰り返して、サンプル手段から与えられたサン
プル信号の位相を、基準のクロック信号の位相まで移相
させることができる。すなわち、フリップフロップ回路
間のサンプル出力信号の位相差を（ｎ−１）・Ｔ／ｎ以
上にすることができる。例えば、ｎ＝３とすると、２・
Ｔ／３以上にすることができる。従って、従来に比べ
て、各フリップフロップ回路の立ち上がり又は立ち下が
り応答速度に対する性能が緩和されることになる。

【００１２】また、第２の発明に係る変化タイミング回
路は、受信データの変化タイミングを検出する変化タイ
ミング検出回路において、受信データをサンプルしてｎ
相［ｎは１からＮまでの整数、Ｎは３以上の整数］のサ
ンプル信号を出力するサンプル手段と、これらのｎ相の
サンプル出力信号からそれぞれの信号レベルの相対関係
から受信データの変化タイミングを判定する変化タイミ
ング判定手段とを備え、サンプル手段は、Ｎ行×Ｎ列か
らなるフリップフロップ回路を有し、フリップフロップ
回路における第ｎ行第１列のフリップフロップ回路は、
ｎ相のクロック信号における第ｎのクロック信号が立ち
上がるときに受信データを入力しラッチして、ラッチさ
れたデータを出力し、フリップフロップ回路における第
ｎ行第ｍ列［ｍは２からＮ−１までの整数］のフリップ
フロップ回路は、ｎ相のクロック信号における第（ｎ−
ｍ＋１）のクロック信号［（ｎ−ｍ＋１）が１以下の値
のとき、（ｍ−ｎ＋１）は１とする］が立ち上がるとき
に第ｎ行第（ｍ−１）列のフリップフロップ回路から出
力されるデータを入力しラッチして、ラッチされたデー
タを出力し、フリップフロップ回路における第ｎ行第Ｎ
列のフリップフロップ回路は、クロック信号における第
（ｎ−Ｎ＋１）のクロック信号［（ｎ−Ｎ＋１）が１以
下の値のとき、（ｎ−Ｎ＋１）は１とする］が立ち上が
るときに第ｎ行第（Ｎ−１）列のフリップフロップ回路
から出力されるデータを入力しラッチして、ラッチされ
たデータをｎ相のサンプル信号として出力し、クロック
信号における第ｎのクロック信号の位相値と第（ｎ＋
１）のクロック［（ｎ＋１）がＮ＋１のとき、（ｎ＋
１）は１とする］の位相値との間の位相差が、Ｔ／Ｎ
［Ｔは１クロック長］であることを特徴とする。 第２の
発明に係る変化タイミング回路は、このような構成にお
いて、各行のフリップフロップ回路を１列〜ｎ列に接続
しているので、受信データのパルス幅をＴとしたとき
に、フリップフロップ間のサンプル出力信号の位相差を
（ｎ−１）・Ｔ／ｎ以上にすることができる。例えば、
ｎ＝３とすると、２・Ｔ／３以上にすることができる。
従って、従来に比べて、各行のフリップフロップの立ち
上がり又は立ち下がり応答速度に対する性能が緩和され
ることになる。 第３の発明に係るビット位相同期回路
は、上述した第１及び第２の発明に係る変化タイミング
検出回路を備えるビット位相同期回路であって、変化タ
イミング判定手段によって判定された上記受信データの
変化タイミングに基づいて、ｎ相のクロック信号のいず
れかのクロック信号の位相と、受信データの位相との間
のビット位相の同期をとるビット位相同期手段を有する
ことを特徴とする。 第３の発明に係るビット位相同期回
路は、このような構成を備えることによって、高速のデ
ジタル信号を受信してビット位相同期をとる場合でも、
変化タイミング検出に使用するフリップフロップ回路を
高い性能にしなくても、容易にビット位相同期をとるこ
とができる。

【００１３】

【発明の実施の形態】次に本発明の好適な実施の形態を
図面を用いて説明する。

【００１４】そこで、本実施の形態においては、デジタ
ル伝送装置の受信回路内の機能として、受信信号の変化
点位置（変化タイミング）を多相サンプリング（３相以
上のｎ相サンプリング）によって検出する場合、隣り合
うＤフリップフロップ回路間に入力されるクロックの位
相差を（ｎ−１）／ｎクロック長とするようなＤフリッ
プフロップ回路を挿入し、全てのＤフリップフロップ回
路間が（ｎ−１）／ｎクロック長以下の時間差での動作
が可能になるように構成する。

【００１５】『第１の実施の形態』： 図１は、本第１の実施の形態の変化点（変化タイミン
グ）検出回路の機能構成図である。この図１において、
この変換点検出回路は、Ｄフリップフロップ回路ＤＦＦ
１１、ＤＦＦ１３、ＤＦＦ２１、ＤＦＦ２３、ＤＦＦ３
１、ＤＦＦ３３と、挿入Ｄフリップフロップ回路ＤＦＦ
２とから構成されている。

【００１６】この変化点検出回路において、特徴的な構
成は、挿入Ｄフリップフロップ回路ＤＦＦ２を備えるこ
とである。この挿入Ｄフリップフロップ回路ＤＦＦ２
は、Ｄフリップフロップ回路ＤＦＦ１２、ＤＦＦ２２、
ＤＦＦ３２から構成されている。

【００１７】Ｄフリップフロップ回路ＤＦＦ１２は、Ｄ
フリップフロップ回路ＤＦＦ１１からのサンプル出力信
号Ｄ１１に対してクロックＣＬＫ０を使用してサンプル
して、このサンプル出力信号Ｄ１２を最終段のＤフリッ
プフロップ回路ＤＦＦ１３に与える。また、Ｄフリップ
フロップ回路ＤＦＦ２２は、Ｄフリップフロップ回路Ｄ
ＦＦ２１からのサンプル出力信号Ｄ２１に対してクロッ
クＣＬＫ０を使用してサンプルして、このサンプル出力
信号Ｄ２２を最終段のＤフリップフロップ回路ＤＦＦ２
３に与える。

【００１８】更に、Ｄフリップフロップ回路ＤＦＦ３２
は、Ｄフリップフロップ回路ＤＦＦ３１からのサンプル
出力信号Ｄ３１に対してクロックＣＬＫ１を使用してサ
ンプルして、このサンプル出力信号Ｄ３２を最終段のＤ
フリップフロップ回路ＤＦＦ３３に与える。

【００１９】図１において、Ｄフリップフロップ回路Ｄ
ＦＦ１１〜ＤＦＦ１３が１行目のＤフリップフロップ回
路であり、Ｄフリップフロップ回路ＤＦＦ２１〜ＤＦＦ
２３が２行目のＤフリップフロップ回路であり、Ｄフリ
ップフロップ回路ＤＦＦ３１〜ＤＦＦ３３が３行目のＤ
フリップフロップ回路である。また、Ｄフリップフロッ
プ回路ＤＦＦ１１〜ＤＦＦ３１が１列目のＤフリップフ
ロップ回路であり、Ｄフリップフロップ回路ＤＦＦ１２
〜ＤＦＦ３２が２列目のＤフリップフロップ回路であ
り、Ｄフリップフロップ回路ＤＦＦ１３〜ＤＦＦ３３が
３列目のＤフリップフロップ回路である。これらの３行
×３列に接続されたＤフリップフロップ回路で変化点
（変化タイミング）を検出するための３相のサンプル出
力信号を得る。

【００２０】（動作）： 次に図１の変化点検出回路
の動作を図４の動作タイミングチャートを参照しながら
説明する。先ず、受信データ（ｄ）がＤフリップフロッ
プ回路ＤＦＦ１１、２１、３１に入力されると、Ｄフリ
ップフロップ回路ＤＦＦ１１ではクロックＣＬＫ０
（ａ）によってサンプル出力され、サンプル出力信号Ｄ
１１（ｅ）がＤフリップフロップ回路ＤＦＦ１２に与え
られる。このＤフリップフロップ回路ＤＦＦ１２では、
サンプル出力信号Ｄ１１（ｅ）に対してクロックＣＬＫ
０を使用してサンプル出力され、サンプル出力信号Ｄ１
２（ｆ）がＤフリップフロップ回路ＤＦＦ１３に与えら
れる。このＤフリップフロップ回路ＤＦＦ１３では、サ
ンプル出力信号Ｄ１２（ｆ）に対してクロックＣＬＫ０
を使用してサンプル出力され、サンプル出力信号Ｄ１３
（ｇ）がＣＬＫ０系同期回路１に与えられる。

【００２１】ここで、上記サンプル出力信号Ｄ１１
（ｅ）と、サンプル出力信号Ｄ１２（ｆ）と、サンプル
出力信号Ｄ１３（ｇ）との間の位相差は、それぞれ１ク
ロック長Ｔである。

【００２２】また、Ｄフリップフロップ回路ＤＦＦ２１
ではクロックＣＬＫ１（ｂ）によってサンプル出力さ
れ、サンプル出力信号Ｄ２１（ｈ）がＤフリップフロッ
プ回路ＤＦＦ２２に与えられる。このＤフリップフロッ
プ回路ＤＦＦ２２では、サンプル出力信号Ｄ２１（ｈ）
に対してクロックＣＬＫ０を使用してサンプル出力さ
れ、サンプル出力信号Ｄ２２（ｉ）がＤフリップフロッ
プ回路ＤＦＦ２３に与えられる。このＤフリップフロッ
プ回路ＤＦＦ２３では、サンプル出力信号Ｄ２２（ｉ）
に対してクロックＣＬＫ０を使用してサンプル出力さ
れ、サンプル出力信号Ｄ２３（ｊ）がＣＬＫ０系同期回
路１に与えられる。

【００２３】ここで、上記サンプル出力信号Ｄ２１
（ｈ）と、サンプル出力信号Ｄ２２（ｉ）との間は２・
Ｔ／３の位相差であり、サンプル出力信号Ｄ２２（ｉ）
とサンプル出力信号Ｄ２３（ｊ）との間の位相差は、１
クロック長Ｔである。

【００２４】更に、Ｄフリップフロップ回路ＤＦＦ３１
ではクロックＣＬＫ２（ｃ）によってサンプル出力さ
れ、サンプル出力信号Ｄ３１（ｋ）がＤフリップフロッ
プ回路ＤＦＦ３２に与えられる。このＤフリップフロッ
プ回路ＤＦＦ３２では、サンプル出力信号Ｄ３１（ｋ）
に対してクロックＣＬＫ１（ｂ）を使用してサンプル出
力され、サンプル出力信号Ｄ３２（ｌ）がＤフリップフ
ロップ回路ＤＦＦ３３に与えられる。このＤフリップフ
ロップ回路ＤＦＦ３３では、サンプル出力信号Ｄ３２
（ｌ）に対してクロックＣＬＫ０（ａ）を使用してサン
プル出力され、サンプル出力信号Ｄ３３（ｍ）がＣＬＫ
０系同期回路１に与えられる。

【００２５】ここで、上記サンプル出力信号Ｄ３１
（ｋ）と、サンプル出力信号Ｄ３２（ｌ）との間は２・
Ｔ／３の位相差であり、サンプル出力信号Ｄ３２（ｌ）
とサンプル出力信号Ｄ３３（ｍ）との間の位相差は、２
・Ｔ／３である。図１の点線で囲まれているＤフリップ
フロップ回路ＤＦＦ間の位相差は２・Ｔ／３となる。

【００２６】このように、Ｄフリップフロップ回路ＤＦ
Ｆを一段挿入したことで、位相差は従来の１／３・Ｔか
ら２／３・Ｔに改善されたので、Ｄフリップフロップ回
路に求められる立ち上がり動作速度を遅く選択すること
ができる。

【００２７】ＣＬＫ０系同期回路１では、上記サンプル
出力信号Ｄ１３（ｇ）と、サンプル出力信号Ｄ２３
（ｊ）と、サンプル出力信号Ｄ３３（ｍ）とから変換点
が検出される。具体的には、サンプル出力信号Ｄ１３
（ｇ）がハイレベルで、サンプル出力信号Ｄ２３（ｊ）
がロウレベルで、サンプル出力信号Ｄ３３（ｍ）がロウ
レベルであることから、サンプル出力信号Ｄ１３（ｇ）
とサンプル出力信号Ｄ２３（ｊ）との間で受信データの
変化点があることを検出する。

【００２８】このようにして変化点が検出されると、Ｃ
ＬＫ０系同期回路１では、この検出結果からマスタクロ
ックを、例えばクロックＣＬＫ０として、このマスタク
ロックＣＬＫ０とデータとの位相差を検出し、この位相
差分データを遅延させた同期データと、同期クロックと
が出力される。または、クロックＣＬＫ０〜２のいずれ
かの最適な位相のクロックと、同期データとを出力する
ことでもよい。このような構成によってビット位相同期
回路として実現することもできる。

【００２９】（本発明の第１の実施の形態の効果）：
以上の本発明の第１の実施の形態によれば、Ｄフリッ
プフロップ回路ＤＦＦ１２、２２、３２を挿入してクロ
ックでサンプルするように構成したので、Ｄフリップフ
ロップ回路の間の位相差を２／３・Ｔまで延ばすことが
でき、立ち上がり動作の速いＤフリップフロップ回路を
使用しなくても変化点検出回路を構成することができる
ようになる。

【００３０】『第２の実施の形態』： 本第２の実施の形態は、４相以上の多相クロックによっ
て受信データの変化点を検出する変化点（変化タイミン
グ）検出回路を構成する。

【００３１】図５は、ｎ相クロックによる変化点検出回
路の機能構成図である。図５に示すように、変化点検出
回路は、ｎ個に縦続接続したＤフリップフロップ回路を
ｎ相分と、ＣＬＫ１系同期回路１’とを備えている。図
５では、第１相目のｎ個の縦続接続したＤフリップフロ
ップ回路を、Ｄフリップフロップ回路ＤＦＦ１１〜ＤＦ
Ｆ１ｎとし、第２相目のｎ個の縦続接続したＤフリップ
フロップ回路を、Ｄフリップフロップ回路ＤＦＦ２１〜
ＤＦＦ２ｎとし、第ｎ相目のｎ個の縦続接続したＤフリ
ップフロップ回路を、Ｄフリップフロップ回路ＤＦＦｎ
１〜ＤＦＦｎｎとして表している。また、各ｎ相のｎ個
の縦続接続したＤフリップフロップ回路のうち、第２列
〜第ｎ−１列のＤフリップフロップ回路群をまとめたも
のを挿入Ｄフリップフロップ回路ＤＦＦ３とする。Ｄフ
リップフロップ回路ＤＦＦ１１〜ＤＦＦｎｎの機能は第
１の実施形態で説明したＤフリップフロップ回路と同じ
機能を備えており、それぞれに与えられているクロック
ＣＬＫはＣＬＫ１〜ＣＬＫｎまでのいずれかを与えてサ
ンプル出力する。

【００３２】（動作）： 次に、図５の変化点検出回
路の動作を、図６の動作タイミングチャートを用いて説
明する。先ず、受信データ（ｅ）は、Ｄフリップフロッ
プ回路ＤＦＦ１１〜ＤＦＦｎ１に与えられる。Ｄフリッ
プフロップ回路ＤＦＦ１１は、受信データ（ｅ）に対し
てクロックＣＬＫ１（ａ）によってサンプル出力して、
サンプル出力信号Ｄ１１（ｆ）をＤフリップフロップ回
路ＤＦＦ１２に与える。Ｄフリップフロップ回路ＤＦＦ
１２は、サンプル出力信号Ｄ１１（ｆ）に対してクロッ
クＣＬＫ１（ａ）によってサンプル出力して、サンプル
出力信号Ｄ１２（ｇ）を次のＤフリップフロップ回路Ｄ
ＦＦ１３に与える。

【００３３】これを繰り返してＤフリップフロップ回路
ＤＦＦ１（ｎ−１）は、前段からのサンプル出力信号に
対してクロックＣＬＫ１（ａ）を使用してサンプル出力
して、サンプル出力信号Ｄ１（ｎ−１）（ｈ）を最終段
のＤフリップフロップ回路ＤＦＦ１ｎに与える。このＤ
フリップフロップ回路ＤＦＦ１ｎは、サンプル出力信号
Ｄ１（ｎ−１）（ｈ）に対してクロックＣＬＫ１（ａ）
を使用してサンプルし、サンプル出力信号Ｄ１ｎ（ｉ）
をクロックＣＬＫ１系同期回路１’に与える。

【００３４】このようにして、Ｄフリップフロップ回路
ＤＦＦ１１〜ＤＦＦ１ｎにおけるＤＦＦ間の位相差はＴ
となる。これは、Ｄフリップフロップ回路ＤＦＦ１１〜
ＤＦＦ１ｎにおいて全てクロックＣＬＫ１（ａ）によっ
てサンプルされているためのである。

【００３５】また、Ｄフリップフロップ回路ＤＦＦ２１
は、クロックＣＬＫ２（ｂ）を使用してサンプル出力
し、このサンプル出力信号Ｄ２１（ｊ）をＤフリップフ
ロップ回路ＤＦＦ２２に与える。このＤフリップフロッ
プ回路ＤＦＦ２２は、クロックＣＬＫ１（ａ）を使用し
てサンプル出力して、このサンプル出力信号Ｄ２２
（ｋ）を次のＤフリップフロップ回路ＤＦＦ２３に与え
る。これを繰り返してＤフリップフロップ回路ＤＦＦ２
（ｎ−１）は、前段からのサンプル出力信号に対してク
ロックＣＬＫ１（ａ）を使用してサンプル出力して、サ
ンプル出力信号Ｄ２（ｎ−１）（ｌ）を最終段のＤフリ
ップフロップ回路ＤＦＦ２ｎに与える。このＤフリップ
フロップ回路ＤＦＦ２ｎは、サンプル出力信号Ｄ２（ｎ
−１）（ｌ）に対してクロックＣＬＫ１（ａ）を使用し
てサンプルし、サンプル出力信号Ｄ２ｎ（ｍ）をクロッ
クＣＬＫ１系同期回路１’に与える。

【００３６】このようにして、Ｄフリップフロップ回路
ＤＦＦ２１〜ＤＦＦ２ｎにおけるＤＦＦ間の位相差を
（ｎ−１）・Ｔ／ｎ以上を確保することができる。更
に、Ｄフリップフロップ回路ＤＦＦ（ｎ−１）１は、ク
ロックＣＬＫ（ｎ−１）（ｃ）を使用してサンプル出力
し、このサンプル出力信号Ｄ（ｎ−１）１（ｎ）をＤフ
リップフロップ回路ＤＦＦ（ｎ−１）２に与える。

【００３７】このＤフリップフロップ回路ＤＦＦ（ｎ−
１）２は、クロックＣＬＫ（ｎ−２）を使用してサンプ
ル出力して、このサンプル出力信号Ｄ（ｎ−１）２
（ｏ）を次のＤフリップフロップ回路ＤＦＦ（ｎ−１）
３に与える。これを繰り返してＤフリップフロップ回路
ＤＦＦ（ｎ−１）（ｎ−１）は、前段からのサンプル出
力信号に対してクロックＣＬＫ１（ａ）を使用してサン
プル出力して、サンプル出力信号Ｄ（ｎ−１）（ｎ−
１）（ｐ）を最終段のＤフリップフロップ回路ＤＦＦ
（ｎ−１）ｎに与える。このＤフリップフロップ回路Ｄ
ＦＦ（ｎ−１）ｎは、サンプル出力信号Ｄ（ｎ−１）
（ｎ−１）（ｐ）に対してクロックＣＬＫ１（ａ）を使
用してサンプルし、サンプル出力信号Ｄ（ｎ−１）ｎ
（ｑ）をクロックＣＬＫ１系同期回路１’に与える。

【００３８】このようにして、Ｄフリップフロップ回路
ＤＦＦ（ｎ−１）１〜ＤＦＦ（ｎ−１）ｎにおけるＤＦ
Ｆ間の位相差を（ｎ−１）・Ｔ／ｎ以上を確保すること
ができる。

【００３９】更に、最終段のＤフリップフロップ回路Ｄ
ＦＦｎ１は、クロックＣＬＫｎ（ｄ）を使用してサンプ
ル出力し、このサンプル出力信号Ｄｎ１（ｒ）をＤフリ
ップフロップ回路ＤＦＦｎ２に与える。このＤフリップ
フロップ回路ＤＦＦｎ２は、クロックＣＬＫ（ｎ−１）
（ｃ）を使用してサンプル出力して、このサンプル出力
信号Ｄｎ２（ｓ）を次のＤフリップフロップ回路ＤＦＦ
ｎ３に与える。これを繰り返してＤフリップフロップ回
路ＤＦＦｎ（ｎ−１）は、前段からのサンプル出力信号
に対してクロックＣＬＫ２（ｂ）を使用してサンプル出
力して、サンプル出力信号Ｄｎ（ｎ−１）（ｔ）を最終
段のＤフリップフロップ回路ＤＦＦｎｎに与える。この
Ｄフリップフロップ回路ＤＦＦｎｎは、サンプル出力信
号Ｄｎ（ｎ−１）（ｔ）に対してクロックＣＬＫ１
（ａ）を使用してサンプルし、サンプル出力信号Ｄｎｎ
（ｕ）をクロックＣＬＫ１系同期回路１’に与える。

【００４０】このようにして、Ｄフリップフロップ回路
ＤＦＦｎ１〜ＤＦＦｎｎにおけるＤＦＦ間の位相差を
（ｎ−１）・Ｔ／ｎ以上に確保することができる。図５
の点線囲まれているＤフリップフロップ回路ＤＦＦ間の
位相差は（ｎ−１）・Ｔ／ｎになる。

【００４１】ＣＬＫ１系同期回路１’では、サンプル出
力信号Ｄ１ｎ（ｉ）と、サンプル出力信号Ｄ２ｎ（ｍ）
と、…、サンプル出力信号Ｄ（ｎ−１）ｎ（ｑ）と、サ
ンプル出力信号Ｄｎｎ（ｕ）とから受信データ（ｅ）の
変換点が検出される。

【００４２】このようにして変化点が検出されると、Ｃ
ＬＫ１系同期回路１’では、この検出結果からマスタク
ロックを例えば、クロックＣＬＫ１として、このマスタ
クロックＣＬＫ１とデータとの位相差を検出し、この位
相差分データを遅延させた同期データと、同期クロック
とが出力される。または、クロックＣＬＫ１〜ｎのいず
れかの最適な位相のクロックと、同期データとを出力す
ることでもよい。このような構成によってビット位相同
期回路として実現することもできる。

【００４３】（本発明の第２の実施の形態の効果）：
以上の本発明の第２の実施の形態によれば、受信デー
タのパルス幅をｎ分割する移相されたｎ相のクロックに
よって、（ｎ−２）段の挿入Ｄフリップフロップ回路Ｄ
ＦＦを備えることで、Ｄフリップフロップ回路の間の位
相差を（ｎ−１）・Ｔ／ｎまで延ばすことができ、立ち
上がり動作の速いＤフリップフロップ回路を使用しなく
ても変化点検出回路を構成することができるようになっ
た。

【００４４】（他の実施の形態）： （１）尚、以上
の実施の形態の変化点（変化タイミング）検出回路、ビ
ット位相同期回路において、多相クロックＣＬＫ１〜ｎ
は、受信データからＰＬＬ回路などを備えて基準クロッ
クを生成し、この基準クロックの分周などによって生成
することもできる。

【００４５】（２）また、上述の実施の形態の変化点検
出回路及びビット位相同期回路は、連続的な高速デジタ
ルデータの受信、例えば、ＡＴＭ通信システムに適用す
るだけでなく、バーストデータの受信においても十分に
対応することができる。

【００４６】

【発明の効果】以上のように、本発明に係る変化タイミ
ング検出回路は、縦続接続された最大ｎ−１個のフリッ
プフロップ回路を有した各移相部を備えることにより、
相前後するフリップフロップ回路間の転送を通じてサン
プル信号の位相を（ｎ−１）・Ｔ／ｎ分だけ移相させ、
この相前後するフリップフロップ回路間の転送を通じた
（ｎ−１）・Ｔ／ｎ分ずつの移相を、サンプル手段から
自己に与えられたサンプル信号の位相で定まる回数だけ
繰り返して、サンプル手段から与えられたサンプル信号
の位相を、基準のクロック信号の位相まで移相させるこ
とができる。従って、高速デジタル受信においても高速
立ち上がり性能又は立ち下り性能を有する回路素子を使
用しなくても、十分に受信データの変化タイミングを検
出することができる。 また、本発明に係る変化タイミン
グ回路は、各行のフリップフロップ回路を１列〜ｎ列に
接続しているので、受信データのパルス幅をＴとしたと
きに、フリップフロップ間のサンプル出力信号の位相差
を（ｎ−１）・Ｔ／ｎ以上にすることができる。従っ
て、高速デジタル受信においても高速立ち上がり性能又
は立ち下り性能を有する回路素子を使用しなくても、十
分に受信データの変化タイミング を検出することができ
る。 さらに、本発明に係るビット位相同期回路は、第１
の発明に係る変化タイミング検出回路を備えることによ
り、変化タイミング検出に使用するフリップフロップ回
路を高い性能にしなくても容易にビット同期を取ること
ができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の変化点検出回路の
機能構成図である。

【図２】従来例の変化点検出回路の機能構成図である。

【図３】従来例の変化点検出回路の動作タイミングチャ
ートである。

【図４】第１の実施の形態の変化点検出回路の動作タイ
ミングチャートである。

【図５】第２の実施の形態の変化点検出回路の機能構成
図である。

【図６】第２の実施の形態の変化点検出回路の動作タイ
ミングチャートである。

【符号の説明】

ＤＦＦ１１〜３３…Ｄフリップフロップ回路、１…クロ
ックＣＬＫ０系同期回路、ＣＬＫ０、１、２…クロッ
ク。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 受信データの変化タイミングを検出する
   変化タイミング検出回路において、上記受信データに対して、位相差がＴ／ｎ（Ｔは１クロ
   ック長：ｎは３以上の整数）ずつ異なるｎ相のクロック
   信号でサンプルしてｎ相のサンプル信号を出力するサン
   プル手段と、 上記サンプル手段からのｎ相のサンプル信号のそれぞれ
   に対して移相処理を行い、上記サンプル手段からのｎ相
   のサンプル信号をそれぞれ、所定の位相を有する１個の
   基準の上記クロック信号に同期したものに変換するサン
   プル信号移相手段と、 上記サンプル信号移相手段から のｎ相のサンプル信号の
   レベルの相対関係から上記受信データの変化タイミング
   を判定する変化タイミング判定手段とを備え、上記サンプル信号移相手段は、上記サンプル手段からの
   ｎ相のサンプル信号毎の移相部からなり、 上記各移相部は、縦続接続された最大ｎ−１個のフリッ
   プフロップ回路を有し、相前後するフリップフロップ回
   路間の転送を通じてサンプル信号の位相を（ｎ−１）・
   Ｔ／ｎ分だけ移相させ、この相前後するフリップフロッ
   プ回路間の転送を通じた（ｎ−１）・Ｔ／ｎ分ずつの移
   相を、上記サンプル手段から自己に与えられたサンプル
   信号に用いられる上記クロック信号の位相と基準の上記
   クロック信号の位相により定まる回数だけ繰り返して、
   上記サンプル手段から与えられたサンプル信号の位相
   を、基準の上記クロック信号の位相まで移相させる こと
   を特徴とする変化タイミング検出回路。
2. 【請求項２】受信データの変化タイミングを検出する変
   化タイミング検出回路において、 上記受信データをサンプルしてｎ相［ｎは１からＮまで
   の整数、Ｎは３以上の整数］のサンプル信号を出力する
   サンプル手段と、 これらのｎ相のサンプル出力信号からそれぞれの信号レ
   ベルの相対関係から上記受信データの変化タイミングを
   判定する変化タイミング判定手段とを備え、 上記サンプル手段は、Ｎ行×Ｎ列からなるフリップフロ
   ップ回路を有し、 上記フリップフロップ回路における第ｎ行第１列のフリ
   ップフロップ回路は、ｎ相のクロック信号における第ｎ
   のクロック信号が立ち上がるときに上記受信データを入
   力しラッチして、ラッチされたデータを出力し、 上記フリップフロップ回路における第ｎ行第ｍ列［ｍは
   ２からＮ−１までの整数］のフリップフロップ回路は、
   上記ｎ相のクロック信号における第（ｎ−ｍ＋１）のク
   ロック信号［（ｎ−ｍ＋１）が１以下の値のとき、（ｍ
   −ｎ＋１）は１とする］が立ち上がるときに第ｎ行第
   （ｍ−１）列のフリップフロップ回路から出力されるデ
   ータを入力しラッチして、ラッチされたデータを出力
   し、 上記フリップフロップ回路における第ｎ行第Ｎ列のフリ
   ップフロップ回路は、上記クロック信号における第（ｎ
   −Ｎ＋１）のクロック信号［（ｎ−Ｎ＋１）が１以下の
   値のとき、（ｎ−Ｎ＋１）は１とする］が立ち上がると
   きに第ｎ行第（Ｎ−１）列のフリップフロップ回路から
   出力されるデータを入力しラッチして、ラッチされたデ
   ータを上記ｎ相のサンプル信号として出力し、 上記クロック信号における第ｎのクロック信号の位相値
   と第（ｎ＋１）のクロック［（ｎ＋１）がＮ＋１のと
   き、（ｎ＋１）は１とする］の位相値との間の位相差
   が、Ｔ／Ｎ［Ｔは１クロック長］であること を特徴とす
   る変化タイミング検出回路。
3. 【請求項３】 請求項１又は請求項２に記載の変化タイ
   ミング検出回路を備えるビット位相同期回路であって、 上記変化タイミング判定手段によって判定された上記受
   信データの変化タイミングに基づいて、上記ｎ相のクロ
   ック信号のいずれかのクロック信号の位相と、上記受信
   データの位相との間のビット位相の同期をとるビット位
   相同期手段を有することを特徴とするビット位相同期回
   路。