CN101647202B

CN101647202B - 数字线性发送器架构

Info

Publication number: CN101647202B
Application number: CN200780051667.2A
Authority: CN
Inventors: T·曼库; A·贝拉奥尔
Original assignee: Icera Canada ULC
Current assignee: Nvidia Technology UK Ltd
Priority date: 2006-12-22
Filing date: 2007-12-14
Publication date: 2013-01-09
Anticipated expiration: 2027-12-14
Also published as: CN101647202A; EP2097984A1; WO2008077235A1; JP5031847B2; US8472552B2; JP2010514279A; EP2097984B1; US20100027711A1; EP2097984A4

Abstract

一种用于射频信号的数字至模拟转换的数字线性发送器。所述发送器包括无线装置的发送路径中的德尔塔西格玛(Δ∑)数字至模拟转换器(DAC)和加权信号数字至模拟转换器来降低对相对大的模拟部件的依赖。Δ∑DAC转换过采样的信号的最低有效位，而加权的信号数字至模拟转换器转换过采样的信号的最高有效位。发送器核心包括用于提供过采样的调制的数字信号的部件，该数字信号随后在产生对应的模拟信号之前经受过采样的信号的第一阶滤波。所述设备和方法在无线RF装置的发送器核心架构中减少了模拟部件并且增加了数字部件。

Description

数字线性发送器架构

相关申请的交叉引用

本申请要求2006年12月22日提交的美国临时专利申请60/871489的优先权的权益，其通过引用包含在本申请中。

技术领域

本发明总的涉及包括射频信号的数字至模拟转换的无线通信。更具体地，本发明涉及无线装置的发送路径中的德尔塔西格玛数字至模拟转换器。

背景技术

用于使声音和数据的移动通信实现的无线装置已经使用多年。这样的装置例如可以包括移动电话和无线使能的个人数字助理(PDA)。无线装置优选为低功率的以最大化电池寿命，并且优选是小的以将其封装到日益缩小外观尺寸的装置中。图1是这样的无线装置的核心部件的总的框图。无线核心10包括用于控制无线装置的专用功能并且用于提供和接收声音或者数据信号到射频(RF)收发器芯片14的基带处理器12。RF收发器芯片14用于发送信号的频率上变频和所接收信号的频率降频。RF收发器芯片14包括连接到天线18的用于接收来自基站或者另一个移动装置的所发送的信号的接收器核心16和用于通过天线18发送信号的发送器核心20。本领域内的普通技术人员应该理解图1是简化框图，并且可以包括对于启用正确操作或者功能性有必要的其他功能块。

通常，发送器核心20用于将来自基带的电磁信号上变频到用于发送的更高的频率，而在那些高频信号到达接收器时接收器核心16用于将它们下变频到它们的初始频带，已知该过程分别为上变频和下变频(或者调制和解调)。初始(或者基带)信号例如可以是数据、声音或者视频。这些基带信号可以由诸如麦克风或者摄像机的变换器生成，由计算机产生，或者从电子存储装置传送。通常，高频信号提供比基带信号更长范围和更高容量的信道，并且由于高频RF信号可以通过空气传播，所以它们优选地用于无线发送以及硬连线或者光纤信道。所有这些信号总的称为RF信号，其是电磁信号；也就是，具有一般和无线电波传播相关联的电磁波谱中的电和磁特性的波形。

图2是如图1中所示的发送器核心20的公知架构的示意图。如图2中所示的这样的发送器架构50包括用于处理数字信号的数据输入和用于生成在天线处发送的模拟信号的输出。相应地，发送器架构50将包括数字和模拟电路二者。

在图2中，使用调制器52数字调制要发送的数据，调制器52使用适用于给定应用的同相/正交(IQ)调制方案。调制器52的功能是用来提供信号数据的正交的I和Q相位。此IQ调制可以是频移键控(FSK)、最小频移键控(MSK)、高斯最小频移键控(GMSK)、相移键控(PSK)、二进制相移键控(BPSK)、正交相移键控(QPSK)、偏移正交相移键控(O-QPSK)，或者任意其它合适的数字调制方案。例如，广泛使用的调制方案是用于全球移动通信系统(GSM)标准的无线时分多址(TDMA)平台中的GMSK，但是调制方案也可以是用于过渡性标准95(IS-95)的无线码分多址(CDMA)平台中的QPSK或者O-QPSK。一旦使用调制器52进行数字调制，随后通过上行采样器54增加信号的采样率来提供更高比特率的信号。典型地，所调制的数据信号大约在400KHz，并且上行采样将数据增加到更高的频率(例如，26MHz)用于进一步处理。一旦进行了上行采样，数据信号随后通过重建滤波器56被传递，使得数据达到相对于较低频率数据值的修正值。

重建的数据信号随后被传递到数字至模拟转换器(DAC)58，数字至模拟转换器58表示数字架构转为模拟架构的点。典型地，元件52至58的每一个元件由时钟信号clk驱动。应该理解，较低频率数字调制器52通过时钟分频器60被计时，在该时钟分频器60中时钟被除以N，其中N是对于所给定的应用和所期望的操作频率所选择的整数值。因此，DAC 58后的数据信号是模拟信号。由于DAC 58所引起的噪声是通过发生在DAC 58中的数字到模拟转换过程中的信号的量化所引入的，这样的模拟信号要求滤波。这样的滤波通过第二阶到第四阶滤波器62来实现，并且典型地包括公知配置中布置的跨导单元、跨导电容器滤波器、金属-氧化物-硅-电容器(MOS-电容器)滤波器、电阻器-电容器(RC)滤波器和运算放大器电路的组合。这样的滤波器62用于降低来自DAC 58的量化噪声。

滤波后的信号随后在其被驱至天线之前依次被传递到电压至电流(V2I)转换器64、混频器66和放大器/输出驱动器68。除了第二到第四阶滤波器62之外的这个过程被称为线性直接转换或者线性上变频。实质上，时钟(未示)被应用到混频器处，其中时钟频率等于应用到天线之外的信号频率。例如，如果所期望的天线信号为900MHz，则在混频器处应用的时钟将是900MHz。使用电流而不是使用电压来执行这样的线性上变频通常更容易，因此使用V2I转换器64。应该注意到包括线性上变频的一些处理方法可以仅包括使用输入的模拟信号。在这样的例子中，不需要数字部件(即，包括DAC和之前的部件)。无论如何，由于V2I转换器64是纯粹的模拟部件，所以V2I转换器64将产生信号失真。也就是说，当V2I转换器64将电压转换为电流时，不存在精确的线性到线性的转换。而是在这样的转换中通常存在一定程度的失真。

当前，前面提及的滤波和V2I转换部件在模拟领域中运行。这意味着它们以模拟信号处理来被配置和操作，并且可遭受典型的模拟电路问题。例如，电路传递函数可以在同一芯片上的相同电路之间改变，并且可以从芯片到芯片改变。传递函数的系数变化将不利地影响其特性，例如诸如其相位和通带形状。此外，考虑制造成本，模拟电路不易随着每一个工艺生产而进行扩展。而另一方面，数字电路能够容易扩展。因此，混合电路将趋向于在大小上由模拟电路来支配，从而不必要地增加装置的面积。

因此，期望提供一种无线发送器核心架构，其可以降低电路面积消耗，同时最大化数字域电路的数量，从而提高信号质量。更多的数字域电路的使用使得可扩展性提高，而最小化由于工艺变化的性能改变。

发明内容

本发明的目的是消除或减少之前的依赖模拟电路元件的发送器核心架构的至少一个缺陷。

在第一方面中，本发明提供用于发送射频(RF)输出信号的无线装置发送器。所述无线装置发送器包括输入级、过采样级和数字至模拟转换器(DAC)。所述输入级接收所调制的数字信号。过采样级增加所述调制的数字信号的频率以形成大小i位的过采样的信号，其中，i是大于1的整数值。所述数字至模拟转换器(DAC)电路接收所述i位的过采样的信号，并且执行过采样的信号的j个最低有效位的第一阶德尔塔西格玛(Δ∑)转换和执行过采样的信号的i-j个最高有效位的加权的晶体管转换用于产生对应的模拟信号，其中，j是大于1并小于i的整数值。在所述第一方面的实施例中，所述过采样级包括产生用于驱动至少上行采样电路、重建滤波器电路和DAC电路的高频时钟的时钟转换器电路。在本实施例中，所述高频时钟包括操作性地布置为将具有低频的输入时钟信号变换为高频时钟的锁相环和环形振荡器。此外，过采样级包括由压控振荡器(VCO)形成的模拟部件，并且所述时钟转换器电路由至少两个时钟分频器和速率转换电路形成。操作性地布置所述VCO和时钟转换器电路，使得所述VCO的输出形成所述高频时钟。

根据第一方面的另一个实施例，所述输入级和所述过采样级在数字域中操作。在第一方面的又一个实施例中，所述DAC电路包括Δ∑数字至模拟转换器和加权的晶体管数字至模拟转换器。所述Δ∑数字至模拟转换器产生对应于过采样的信号的j个最低有效位的第一电流。所述加权的晶体管数字至模拟转换器接收所述i-j个最高有效位并且产生i-j个对应的电流。在本实施例中，所述DAC电路包括电流求和元件和电流镜电路。所述电流求和元件产生对应于所述第一电流和所述i-j个对应电流的总和的最后的电流。所述电流镜电路具有用于接收所述最后的电流的第一阶滤波电路来提供滤波的最后的电流信号。此外，所述DAC电路包括用于将滤波的最后的电流信号上变频的混频器电路。

在第二方面中，本发明提供一种用于在无线装置发送器中处理射频(RF)输出信号的方法。所述方法包括接收所调制的数字信号；过采样所述调制的数字信号来获取大小为i位的过采样的信号，其中，i是大于1的整数值；使用第一数字至模拟转换方案将过采样信号的j位转换为第一模拟信号，其中，j是大于1并小于i的整数值；使用第二数字至模拟转换方案将过采样的信号的i-j位转换为至少一个第二模拟信号；将所述第一模拟信号和所述至少一个第二模拟信号组合来提供最后的模拟信号；并且执行所述最后的模拟信号的第一阶滤波。

根据第二方面的实施例，所述第一数字至模拟转换方案包括所述j位的德尔塔西格玛(Δ∑)数字至模拟转换来提供第一模拟信号，并且所述第二数字至模拟转换方案包括所述i-j位的加权的数字至模拟转换来提供i-j个第二模拟信号。在第二方面的又一个实施例中，所述第一模拟信号和至少一个第二模拟信号是电流，并且所述组合的步骤包括将所述电流加和来得到最后的电流，所述最后的电流对应于所述最后的模拟信号。

在又一个实施例中，通过使用锁相环和环形振荡器产生所述时钟频率的增加来实现所述过采样，所述锁相环和环形振荡器被操作性地布置以将具有低频的输入时钟信号变换为高频时钟。可替代地，通过使用模拟部件和时钟转换器电路产生所述时钟频率的增加来实现所述过采样，所述模拟部件由压控振荡器(VCO)形成，所述时钟转换器电路由至少两个时钟分频器和速率转换电路形成，其中，所述VCO和所述时钟转换器电路被操作性地布置，使得所述VCO的输出形成高频时钟。

通过结合附图阅读本发明的以下具体实施例的描述，对于本领域内的普通技术人员而言，本发明的其他方面和特征将变得明显。

附图说明

以下参照附图仅通过示例描述本发明的实施例，其中：图1是无线装置的公知核心部件的一般框图；图2是图1中所示的发送器核心的公知架构的示意图；图3是根据本发明的发送器核心的实施例的示意图；图4是根据本发明的发送器核心的替代实施例的示意图；图5是如图3和图4中所示的D/A转换器和混频器块的框图；和图6是示出图5中所示的D/A转换器和混频器块的进一步细节的示意图。

具体实施方式

总地来说，本发明提供用于在无线RF装置的发送器核心中减少模拟部件并增加数字部件的设备和方法。

更具体地，本发明设法去除图2的现有技术的发送器核心中使用的V2I转换器和第二到第四阶模拟滤波器。V2I转换器给发送信号增加失真并且在芯片上占用了相对大的电路面积。第二到第四阶模拟滤波器也是芯片上的大电路。根据本发明的实施例，通过降低DAC中的量化噪声的数量，能够从发送核心移除V2I转换器和第二到第四阶模拟滤波器。这使得本发明提供了降低芯片尺寸上的改进，从而降低了相关的制造成本。

为了本发明的目的，使用术语“过采样”和“上行采样”。过采样被限定为对信号采样许多次且在采样频率实际所需次数以上。上行采样是按照数字处理来限定，其中数据流经过插值被扩展为例如从400KHz到26MHz。

为了降低DAC中的量化噪声，本发明规定了DAC的过采样。该过采样经由德尔塔西格玛(Δ∑)DAC而被使用并且允许德尔塔西格玛DAC与提取的数据一起更线性地工作。Δ∑DAC使用此处没有进一步详细描述的Δ∑调制的公知技术。量化噪声中的这样的降低因此进一步提供滤波需求中的下降，使得仅需要第一阶滤波级。本发明还集成了第一阶滤波和具有Δ∑DAC的混频器部件。也就是说，Δ∑DAC接收过采样的信号并且在产生对应模拟信号之前执行过采样的信号的第一阶滤波。

具体参见图3的发送核心100，相似的标号将被用于从现有技术图2未改变的部件。更具体地，如前所述将由调制器52使用适合用于给定应用的同相/正交(IQ)调制方案来数字调制将要发送的数据。IQ调制可以包括FSK、MSK、GMSK、PSK、BPSK、QPSK、O-QPSK，或者任意其它合适的数字调制方案。一旦被数字调制，则经由上行采样器54增加信号的采样率。例如，所调制的数据信号可以在大约400MHz，使得上行采样将数据增加到更高的频率(例如，26MHz)，用于进一步处理。

一旦进行了上行采样，数据信号随后通过重建滤波器56被传递，使得将数据带到相对于较低频率数据值的修正值。随后使用低噪声D/A转换器和混频器块102将所重建的信号转换为模拟信号并且混频来将模拟信号上变频到发送频率。如下详细描述的，低噪声D/A转换器和混频器块102包括混合数字至模拟转换器(HDAC)104和集成的混频器106。然而根据本发明，现在每一电路元件54和56由通过时钟转换器电路108传递的时钟信号clk驱动。向在clk频率处接收数据信号的上行采样器54提供高频时钟hf_clk的时钟转换器电路108的组合有效形成过采样级。当低频数字调制器52经由时钟除以N的分频器60被计时时，上行采样器54、重建滤波器56以及D/A转换器和混频器块102由具有高于clk的频率的不同时钟驱动。

本实施例的时钟转换器电路108由配置在反馈环中的锁相环(PLL)110和环形振荡器112形成，来增加时钟信号clk。因此，高频时钟信号由操作性地布置为将具有低频(例如，26MHz)的输入时钟信号clk变换为高频时钟的PLL 110和环形振荡器112产生。这使得采样率相比图2的现有技术发送核心更高。高频时钟将是原始时钟信号的若干倍(例如，对于给定的诸如26MHz的初始时钟，为1GHz)。PLL 110和环形振荡器112的优势在于它们是相对小的电路，占用非常小的芯片面积。

时钟转换器电路可以可替代地形成为如图4的替代发送核心200所示。图4中，时钟转换器电路202包括本地振荡器或者压控振荡器204，除以M电路206以及除以L电路208。在此实施例中，压控振荡器(VCO)204被用于在给定高频处产生时钟信号hf_clk来提供合适水平的过采样。实际上，芯片上已经存在的发送VCO能够被用作VCO 204。然而，发送VCO提供不同于时钟频率clk的频率。在这样的例子中，速率转换器210插在调制器52和上行采样器54之间。速率转换器210接收除以N的时钟clk和除以M的VCO时钟输出，其中，M是非零整数值。本领域内公知速率转换器，并且速率转换器被用于将信号从一个时钟域转换到不同的时钟域，即clk域到VCO域。上行采样器54和剩余下游的部件接收除以L的VCO输出，其中，L是大于M的另一个非零整数。速率转换器210与信号分频器206和208以及VCO204一起如图所示组合，以有效提供图3中所示的可比较的过采样级的不同实现。尽管速率转换器210会给信号增加噪声，但是当使用2GHz范围内的操作频率时该噪声水平并不显著。

在图3或者图4的实施例中，由过采样级产生的增加的时钟频率也将驱动低噪声D/A转换器和混频器块102的混合数字至模拟转换器(HDAC)104。尽管IQ调制器52、上行采样器54和重建滤波器106与现有技术图2中的相同，但是图3和图4中所示的HDAC 104和集成的混频器106以物理连接的方式在电路级被集成。通过参见如关于图4详细描述的低噪声D/A转换器和混频器块102，进一步示出这种集成。低噪声D/A转换器和混频器块102的输出是包括比现有技术图2中的DAC 58所产生的模拟信号更低噪声的模拟信号。因此，消除了进一步模拟滤波的需求。该模拟信号随后通过输出驱动器68传递，如图2中的现有技术。

进一步参见图5，示出图3和图4的低噪声D/A转换器和混频器块102的进一步细节。通常，HDAC 104将数据信号分为最高有效位(MSB)部分和最低有效位部分，其中两部分被互相独立地处理。由过采样级产生的所增加的时钟频率由HDAC 104使用，使得块102与提取的数据一起高线性操作。根据本发明，图4的HDAC 104包括两种不同类型的数字至模拟转换电路。第一类是加权晶体管DAC 300，并且第二类是Δ∑DAC 302。加权晶体管DAC 300将数据最高有效位(称为MSB_DATA)转换为对应于每一位的单个电流。Δ∑ DAC 302将数据最低有效位(称为LSB_DATA)转换为单个电流。这些电流在集成的混频器106中加在一起来形成相应的模拟信号，其随后由集成混频器106的混频电路上变频。如果数据信号是i位，并且LSB_DATA是j位，则MSB_DATA是i-j位。

图6是根据本发明的实施例示出图5中所示的低噪声D/A转换器和混频器块102的进一步细节的框图。Δ∑ DAC 302包括用于提供对应于LSB_DATA_j的模拟信号的德尔塔西格玛调制器310，其中LSB_DATA_j是数据信号的最低有效j位，以及提供对应于j位的LSB_DATA_j的单个电流的加权晶体管元件312。所示的德尔塔西格玛调制器310和加权晶体管部件312将使用公知的Δ∑调制技术和低成本互补金属氧化物半导体(CMOS)工艺来实现。通常，Δ∑调制和CMOS实现是对于半导体领域中的普通技术人员所公知的技术细节。

加权晶体管DAC300包括多对的信号延迟元件314和加权晶体管元件316。每一加权晶体管元件316可以按不同规定尺寸进行制作，以当其被对应的MSB_DATA信号激活时，基于其逻辑位置提供不同的电流。如图6所示，每一对接收一个MSB_DATA信号并且提供一个电流到集成的混频器106。因为德尔塔西格玛调制器310具有内部的处理延迟，所以包括信号延迟元件314以大体上匹配MSB_DATA信号到LSB_DATA信号的转换。可以通过所实施电路设计的试验或者分析/仿真来获取这种延迟的确定。

集成的混频器106包括用于接收和加和由加权晶体管DAC300和Δ∑ DAC 302产生的电流的求和元件320，以提供最后的电流。求和元件320可以是能够提供对应于其接收的集合电流的单个电流的任意公知电路。由所示晶体管322、324形成的电流镜使用第一阶滤波器接收最后的电流。由包括电阻器326和电容器328的RC电路形成第一阶滤波器。所滤波的最后的模拟电流信号随后被提供给混频器元件330。虽然没有示出，但是可以使用公知的无源混频器或者有源混频器电路来实现混频器元件330。

图6中的集成的混频器106的当前所示的实施例包括电路元件320、322、324、326、328和330。但是，应该注意到集成的混频器106的任意部分可以被包括作为图5中所示HDAC 104的部分。因此，通过仅对于数据信号的最低有效位使用德尔塔西格玛数字至模拟转换器，由德尔塔西格玛数字至模拟转换器引入的任意噪声因由其提供的电流贡献相对小，所以将对系统产生较小影响。最低有效位的数量的选择将依赖于总的期望的分辨度和电路所引入的可接受的噪声的数量。

根据图中所示的实施例的示例，可以理解量化噪声对上行采样位(即信号对噪声的比值(SNR))为非线性的和基于信号的。此处，可以通过公式1计算SNR，其中，N是位的数量，f_S是采样频率，并且BW是信号带宽。SNR＝6^*N+10log(f_S/(2^*BW)) 公式1

对于GSM标准，以下规范已经建立。对于100KHz带宽在20MHz处噪声滤波的情况下，噪声应该低于-85dBm-10log(100k)＝-135dBm/Hz。对于30dBm输出，相位噪声应该小于-165dBc/Hz。20MHz处的SNR应该小于30-(-85)＝115dB。允许10dB裕度的情况下，SNR在GSM许可频带(LB)中对于20MHz噪声应该不低于125dB。为了满足125dB的目标，以下表1结合采样频率来概述对于不同位大小的信号的滤波需求。表1

信号大小	采样频率	SNR	滤波需求
				8位	26MHz	＝48+1.7+21＝70dB	55dB
8位	1GHz	＝48+1.7+137＝87dB	38dB
				10位	1GHz	＝60+1.7+137＝98dB	27dB
11位	1GHz	＝66+1.7+137＝105dB	20dB

对于具有26MHz采样频率的8位信号，SNR大约70dB。因此，8位信号要求20MHz处的55dB的滤波，其由第三阶滤波提供。对于具有1GHz上行采样的8位信号，SNR大约87dB并且因此要求20MHz处的38dB的滤波。这种类型的滤波由第二阶滤波提供。对于具有1GHz采样频率的10位信号，SNR大约98dB并且因此要求20MHz处的27dB的滤波，其也由第二阶滤波提供。对于具有1GHz采样频率的11位信号，SNR大约105dB并且因此要求20MHz处的20dB的滤波，其可以由第一阶滤波提供。如从表1中明显看到的，在高频处的过采样和由较多数量的位表示的信号的组合能够在变换后的因此是放宽的滤波要求中导致较低的噪声。由于第一阶滤波器比第三阶滤波器小得多，则这样导致在电路面积中显著的节约。

进一步关于图6的特定示例实施例，讨论使用i＝12位信号的例子。对于12位，HDAC 104将被配置为具有8位加权元件DAC 300和4位Δ∑ DAC 302。因此，j＝4且通过公式2给出Δf的带宽上f_S/2处的第一阶Δ∑的Δ∑调制(DSM)噪声。

{DSM}_{fs / 2} = \frac{{(Σ_{j = 1}^{N - M} 2^{N - M - j})}^{2} {LSB}^{2}}{12} \frac{4 Δf}{f_{s}}

公式2进一步，公式3给出由于Δ∑调制在f_S/2处噪声的SNR。

{SNR}_{fs / 2} &cong; \frac{1}{2 {(Σ_{j = 1}^{N - M} 2^{- (M + j)})}^{2}} \times (\frac{f_{s}}{2 Δf}) \times H_{LPF} (f)

公式3

对于i＝12并且j＝4时应用公式2和公式3，SNR在f_S/2处是124dB。在第三代合作项目(3GPP)的情况中，92db的要求是标准中的最差情况频率，本发明的实施例因此符合并且超越该标准。

因此所示并且此处所描述的发送器核心架构表示最大化数字电路数量的架构。本领域内的普通技术人员可以理解这样的发送器路径配置将更容易实现，因为相比此处所述的现有技术其模拟部件更少。从而通过有利地仅使用电流加和，本发明在DAC中采用Δ∑调制得到更高的位率。这样就消除了对于任意V2I元件的需求并且大体上降低了滤波需求。

前述本发明的发送器核心的所列部件不是全面的，并且本领域内任意普通技术人员将理解到特定配置将依据所拥护的通信标准和所选择的发送器架构。并且，本发明的上述实施例仅用于示例。在不脱离所附的权利要求所单独限定的本发明保护范围之内，本领域技术人员可以对具体实施例进行各种替换、修改和变更。

Claims

1.一种用于发送射频（RF）输出信号的无线装置发送器，所述无线装置发送器包括：

输入级，用于接收所调制的数字信号；

过采样级，用于增加所述调制的数字信号的频率以形成大小i位的过采样的信号，其中，i是大于1的整数值；和

数字至模拟转换器DAC电路，用于接收所述i位的过采样的信号，所述DAC电路包括：

德尔塔西格玛（△∑）转换器，用于产生第一模拟信号，所述第一模拟信号是对应于过采样的信号的j个最低有效位的第一电流；

加权晶体管数字至模拟转换器，用于接收所述过采样的信号的i-j个最高有效位并且产生i-j个对应的模拟信号，所述i-j个对应的模拟信号是i-j个对应的电流，其中j是大于1并小于i的整数值；

电流求和元件，用于产生对应于所述第一电流和所述i-j个对应电流的总和的最后的电流；和

电流镜电路，具有用于接收所述最后的电流的第一级滤波电路来提供滤波的最后的电流信号。

2.根据权利要求1所述的无线装置发送器，其中，所述过采样级包括产生用于驱动至少一个上行采样电路、一个重建滤波器电路和所述DAC电路的高频时钟的时钟转换器电路。

3.根据权利要求2所述的无线装置发送器，其中，产生所述高频时钟的所述时钟转换器电路包括操作性地布置为将具有低频的输入时钟信号变换为所述高频时钟的锁相环和环形振荡器。

4.根据权利要求2所述的无线装置发送器，其中，所述过采样级包括由压控振荡器VCO形成的模拟部件，并且所述时钟转换器电路由至少两个时钟分频器和速率转换电路形成，其中所述VCO和所述时钟转换器电路被操作性地布置以便所述VCO的输出形成所述高频时钟。

5.根据权利要求1所述的无线装置发送器，其中，所述输入级和所述过采样级在数字域中操作。

6.根据权利要求1所述的无线装置发送器，其中，所述DAC电路包括用于将滤波的最后的电流信号上变频的混频器电路。

7.一种用于在无线装置发送器中处理射频（RF）输出信号的方法，所述方法包括：

接收所调制的数字信号；

过采样所述调制的数字信号来获取大小i位的过采样的信号，其中i是大于1的整数值；

使用德尔塔西格玛（△∑）转换器将过采样的信号的j位转换为第一模拟信号，所述模拟信号为第一电流，其中j是大于1并小于i的整数值；

使用加权数字至模拟转换，把过采样的信号的i-j位转换成i-j个对应的模拟信号，所述i-j个对应的模拟信号就是i-j个对应的电流；

使用电流求和元件，用于产生对应于所述第一电流和所述i-j个对应电流的总和的最后的电流；和

使用电流镜电路，所述电流镜电路具有用于接收所述最后的电流的第一级滤波电路来提供滤波的最后的电流信号。

8.根据权利要求7所述的方法，其中，通过使用锁相环和环形振荡器产生时钟频率的增加来实现所述过采样，所述锁相环和环形振荡器被操作性地布置以将具有低频的输入时钟信号变换为高频时钟。

9.根据权利要求7所述的方法，其中，通过使用模拟部件和时钟转换器电路产生时钟频率的增加来实现所述过采样，所述模拟部件由压控振荡器VCO形成，所述时钟转换器电路由至少两个时钟分频器和速率转换电路形成，其中所述VCO和所述时钟转换器电路被操作性地布置使得所述VCO的输出形成高频时钟。