JP2008509575A - ディジタル帯域通過シグマ・デルタ変調器を含む全ディジタル送信機 - Google Patents

ディジタル帯域通過シグマ・デルタ変調器を含む全ディジタル送信機 Download PDF

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Abstract

無線電話ハンドセットなどの高周波トランシーバ内で用いて有益なディジタル送信機（２０）を開示する。送信機（２０）は、ディジタル帯域通過シグマ・デルタ変調器（４０）と結合して動作して送信周波数の或る倍数であるサンプル周波数の変調されたディジタル信号を生成する、ディジタル・アップコンバータ機能（３６Ｉ，３６Ｑ）を含む。ディジタル帯域通過シグマ・デルタ変調器（４０）はフィードバック・フィルタで雑音伝達関数を与える。その通過帯域の中心は送信周波数に対応し、また特性内のノッチは受信帯域周波数などの特定の周波数に対応して送信雑音が最小になるように対称的にまたは非対称的に選択してよい。結合されたＦＩＲディジタル・フィルタ（４２）およびＭＯＳパワー・スイッチ・アレイ（４４）も開示する。そのドレン拡張ＭＯＳパワー・トランジスタおよびスイッチング・トランジスタのカスケード配列は、粗利得制御を与えられた出力ＲＦ信号を生成する。

Description

本発明は送信機および受信器回路の分野であり、より詳細には、最近の携帯電話ハンドセットに用いられるような全二重トランシーバ回路に関するものである。
近年、高性能のディジタル携帯電話が利用可能なことから明らかなように、携帯電話技術が非常に進歩した。かかる進歩は主として最近のディジタル無線変調技術、例えば、時分割多元接続（ＴＤＭＡ）、従来のＣＤＭＡや広帯域ＣＤＭＡ（ＷＣＤＭＡ）やＣＤＭＡ２０００標準を含む符号分割多元接続（ＣＤＭＡ）、およびパーソナル通信サービス（ＰＣＳ）変調が広範囲に展開されたことから起こった。これらの変調信号の搬送波周波数の範囲は８００ＭＨｚから２．０ＧＨｚ程度である。これらのディジタル変調および通信技術により、使用者に低コストの無線電話サービスが非常に進歩した。
かかる高周波変調および通信を行うのに必要な回路は非常に複雑になった。このように非常に複雑になったにも関わらず、ハードウエアのコストを更に下げるよう大きな圧力がまだかかっている。無線電話を製作するのに用いられる集積回路や他の構成要素の数を減らせば、またチップ面積を減らすことによりこれらの集積回路のコストを下げれば、コストを下げることはできる。しかし、従来のトランシーバ回路は、特に無線周波数（ＲＦ）信号の送信および受信では、まだアナログ回路に大きく依存している。このアナログ回路や、一般にアナログ領域で必要なインダクタなどの受動構成要素では、動作速度においても電力消費の減少においても、コストの削減や性能の向上の達成に限度がある。
図１は、最近の無線電話トランシーバ（送信機／受信機）内の送信機の従来の構造を示す。図１に示すように、送信されるディジタル・ベースバンド信号はシグマ・デルタ型のディジタル・アナログ変換器（ＤＡＣ）３によりアナログ領域に変換される。得られたアナログ・フィルタは統合されたベースバンド・アナログ・フィルタ５により濾波されて、アナログ変調器７に与えられる。この従来の構造はＣＤＭＡおよびＷＣＤＭＡ通信で一般的であって、アナログ変調器７は第１の自動利得制御（ＡＧＣ）機能９を含み、２５ｄＢから３０ｄＢ程度の利得を与えた後で、ミキサ１１でベースバンド信号と局部発振器（ＬＯ）クロックとのアナログ・ミキシングを行う。一般に、ミキサ１１は直交ミキサであって、同相（Ｉ）成分および直交位相（Ｑ）成分を生成する。ＬＯクロックは、送信周波数発生器機能１９の出力を受ける局部発振器１５により生成される。送信周波数発生器機能１９はループ・フィルタ２１で濾波された電圧制御発振器（ＶＣＯ）１７の出力に基づいて送信クロック信号を生成する。ミキサ１１の直交出力は第２のＡＧＣ機能１３に与えられ、ここで６０ｄＢの公称利得が信号に与えられる。出力変調信号はＳＡＷフィルタ２３により濾波され、電力増幅器２５により増幅される。
この従来の構造では、信号処理の多くはアナログ領域で行われる。図１に関して詳しく説明すると、アナログ領域はＤＡＣ３の出力から始まり、アナログ変調器７から電力増幅器２５まで続く。このようにアナログ処理の範囲が広いので、回路は一般に複数の受動構成要素を必要とする。図１の従来の送信機の例では、電力増幅器段２５でも、アナログ・ミキサ１１でも、送信機内の他の回路内でも、複数のインダクタが必要である。この技術で周知のように、このようなインダクタは外部構成要素により実現するか、または集積される場合は大きなチップ面積を必要とする。他の回路（例えば、ループ・フィルタ２１）は外部構成要素（例えば、２個の抵抗器および３個のコンデンサ）を含む。
この従来のアナログ送信機構造内のアナログＡＧＣ機能９および１３は、実現方法においても動作においても問題がある。この技術で周知のように、ＡＧＣ機能９および１３が与える利得は正しく較正しなければならない。なぜなら、利得は製造プロセスの変動や動作温度に敏感だからである。このＡＧＣ較正には一般に製造の流れの中でかなりの試験および特徴付けの時間をとる。
この技術で周知のように、送信信号と受信信号とはＣＤＭＡおよびＷＣＤＭＡ標準に従って行われるような全二重通信で同じ周波数を占める。実際のところ、従来のトランシーバの受信信号内の最大の雑音源は一般にトランシーバ自身の送信中の信号からの漏れである。しかし、従来のアナログ送信機では、特に、妥当な数の受動構成要素を用いることを含めて製造コストを妥当なレベルに抑えるためには、受信帯域雑音を特に低くするように作ることはできない。
恐らく最も重要なことであるが、図１の従来の送信機の回路の多くがアナログ型なので、この送信機を１つの集積回路内に統合することは非常に困難である。更に、この技術で周知のように、アナログ回路を低電圧の相補形金属酸化膜半導体（ＣＭＯＳ）技術で実現することは容易ではない。アナログ回路は一般にバイポーラ・トランジスタ、または少なくともバイポーラ素子とＣＭＯＳ素子との組合せ（例えば、ＢｉＣＭＯＳ技術）を必要とするが、集積回路の製造コストの観点からするとこれは高価である。バイポーラ・トランジスタはＣＭＯＳ素子ほど容易にスケーリングすることができないので、将来バイポーラまたはＢｉＣＭＯＳ技術を用いるアナログ回路で、ＣＭＯＳ集積回路なら可能な統合効率を達成することはできないと考えられる。
したがって、本発明の目的は無線周波数（ＲＦ）送信機用の全ディジタル構造を提供することである。
本発明の別の目的は、スケーリングされた低電圧の相補形金属酸化膜半導体（ＣＭＯＳ）技術で実現するのに特に適したディジタル送信機構造を提供することである。
本発明の別の目的は、ディジタル・ベースバンド処理回路と統合して無線電話ハンドセット用の単一チップの電子回路を実現することができるディジタル送信機構造を提供することである。
本発明の別の目的は、非常に低い受信帯域雑音を有するディジタル送信機構造を提供することである。
本発明の別の目的は、帯域外雑音ノッチを中心送信周波数付近で非対称に同調させることのできるディジタル送信機構造を提供することである。
本発明の別の目的は、例えば２ＧＨｚ以上の高帯域送信周波数を実現することのできるディジタル送信機構造を提供することである。
本発明の別の目的は、電力増幅器ドライバ回路とディジタル自動利得制御（ＡＧＣ）回路とを統合することのできるディジタル送信機構造を提供することである。
本発明の別の目的は、ディジタル帯域通過シグマ・デルタ変調器を提供することである。
本発明の他の目的および利点は、以下の明細書とその図面とを参照すれば当業者に明らかである。
本発明は、アップコンバータ・ミキサおよびオーバーサンプリングされたディジタル帯域通過シグマ・デルタ変調器を含む全ての機能をディジタル回路で実現する全ディジタル送信機構造により実現可能である。本発明に係るアップコンバータ・ミキサは簡単なマルチプレクサおよびインバータ装置で実現される。
本発明の別の態様では、ディジタル帯域通過シグマ・デルタ変調器はゼロ分割機能を含むので、トランシーバ内の受信帯域などの近くの周波数帯域への送信雑音漏れを抑えることができる。本発明に係るディジタル帯域通過シグマ・デルタ変調器は、フィードバック特性がゼロ周波数を定義するディジタル・フィルタ装置により実現される。
本発明の別の態様では、有限インパルス応答（ＦＩＲ）ディジタル濾波と粗利得制御および電力増幅器ドライバ回路とを組み合わせて遅れ駆動段のアレイを形成し、その出力を合計して電力増幅器を駆動する。
本発明をその好ましい実施の形態（すなわち、無線電話ハンドセットに関して使われるなど、ディジタル・トランシーバとして実現する）に関して説明する。なぜなら、本発明の利点から見てこのアプリケーションは特に有益と考えられるからである。しかし、本発明の他のアプリケーションもその利点から見て有益と考えられる。
図２を参照して、本発明の好ましい各実施の形態を実現することができる通信装置を以下に説明する。図２の例では、装置は無線電話ハンドセットであって、ディジタル・ベースバンド・プロセッサ１０に、更にディジタル送信機２０に信号を与えるよう結合されるマイクロホンＭと、受信チャンネル２８からディジタル・ベースバンド・プロセッサ１０を介して信号を受信するよう結合されるスピーカＳとを含む。機能的に、追加の回路および機能性も一般にこの装置内に導入可能である。かかる機能は、装置全体の制御のためのコントローラや、キーパッドおよびＬＣＤディスプレイによる入出力を含む。信号経路内では、ディジタル・ベースバンド・プロセッサ１０は、変調の前に信号に対してアナログおよびディジタル濾波や、チャンネルおよび誤り訂正コーディングなどを、やはり「ベースバンド」信号で行うための回路および機能性を含む。一般に最近の無線電話ハンドセットは、テキサス・インスツルメント社製のＯＭＡＰ２４ｘｘプロセッサなどの高水準の集積回路を含む。かかるプロセッサはＡＲＭ１１プロセッサおよびＴＭＳ３２０Ｃ５５ｘディジタル信号処理プロセッサ（ＤＳＰ）などのコア・エンジンを含み、ディジタル・ベースバンド・プロセッサ１０として働く。
送信側では、ディジタル送信機２０は処理された信号をディジタル・ベースバンド・プロセッサ１０から受ける。この処理された信号はマイクロホンＭからのアナログ・オーディオ信号に対応する。本発明の好ましい実施の形態に係るディジタル送信機２０の構造については後で更に詳細に説明する。ディジタル送信機２０はＲＦ出力信号を生成する。このＲＦ出力信号は表面弾性波（ＳＡＷ）フィルタ２２により濾波され、電力増幅器２４により増幅され、送受切換器２６を介してアンテナＡから送信される。この装置の受信側は受信チャンネル２８で示されている。受信チャンネル２８はアンテナＡから送受切換器２６を介してＲＦ信号を受け、これらの受信信号を従来の方法で復調しまた処理してベースバンド信号を作る。次にディジタル・ベースバンド・プロセッサ１０は受信信号を更に処理して、スピーカＳで出力するのに適した形にする。
本発明の好ましい実施の形態では、ディジタル送信機２０の構造は、ディジタル・ベースバンド・プロセッサ１０と同じ集積回路内で実現するのに適したトランジスタおよび素子技術（例えば相補形金属酸化膜半導体（ＣＭＯＳ）技術）で実現できると考える。ディジタル送信機２０をＣＭＯＳで実現することにより、ディジタル送信機２０をディジタル・ベースバンド・プロセッサ１０などの従来のディジタル回路と共にスケーリングを行い（小型のトランジスタで重要な機能である）、更なる性能の向上と更なるコスト削減とを行うことができる。図１に関して上に説明したような従来の送信機回路は一般にバイポーラまたはＢｉＣＭＯＳ技術を必要とするので、従来のディジタル・ベースバンド・プロセッサと共に容易にスケーリングを行うことはできない。
更に、本発明の好ましい実施の形態に従って構築されるディジタル送信機２０は受信帯域内の雑音を減らすことができると考えられる。ディジタル送信機２０がこのような受信帯域雑音性能の改善を行うとＳＡＷフィルタ２２の要求が緩和され、装置全体のコストが更に下がる。更に、受信帯域雑音が減少すると、受信チャンネル２８が受信して処理する信号の忠実度が向上する。また、ディジタル送信機２０の全ディジタル動作により自動利得制御（ＡＧＣ）機能のディジタル制御が可能になり、従来のＲＦトランシーバで要求されるアナログＡＧＣ較正が必要でなくなる。
次に図３を参照して、本発明の好ましい実施の形態に係るディジタル送信機２０の構造を以下に説明する。ディジタル・ベースバンド・プロセッサ１０（図２）からのディジタル・ベースバンド入力信号ＤＢＢはセルラ・ディジタル信号処理機能３５に入り、直並列変換、ディジタル濾波、同相成分および直交位相成分への信号の分割、サンプル・レートの変換などの機能を行う。本発明の好ましい実施の形態では、送信される信号の同相成分は同相ディジタル・アップコンバータ機能３６Ｉに送られる。同様に、送信される信号の直交位相成分は直交位相アップコンバータ機能３６Ｑに送られる。本発明の好ましい実施の形態に係る同相および直交位相のディジタル・アップコンバータ機能３６Ｉ、３６Ｑの構造と動作については後で詳細に説明する。
同相および直交位相のディジタル・アップコンバータ機能３６Ｉ、３６Ｑの出力は加算器３８の入力に与えられる。加算器３８はアップコンバートされた両成分を結合し、その結果をディジタル帯域通過シグマ・デルタ変調器４０に与える。変調器４０の構造については後で詳細に説明する。ディジタル帯域通過シグマ・デルタ変調器４０からの変調された出力信号は有限インパルス応答（ＦＩＲ）ディジタル・フィルタ４２で濾波され、ＭＯＳパワー・スイッチ・アレイ４４の入力信号として与えられる。後で詳細に説明するように、ディジタル帯域通過シグマ・デルタ変調器４０から出力される各ビットは、好ましくはＦＩＲ機能４２とＭＯＳパワー・スイッチ・アレイ４４内のスイッチとを結合したものを駆動する。後で詳細に説明するように、また本発明の好ましい実施の形態では、ＦＩＲ機能４２とＭＯＳパワー・スイッチ・アレイ４４とを結合して階層的サブユニットのアレイ４３を作り、粗利得制御を与えたＲＦ出力信号を生成するのが効率的である。
ディジタル送信機２０は、ディジタル・アップコンバータ機能３６Ｉ、３６Ｑおよびディジタル帯域通過シグマ・デルタ変調器４０が用いる種々のクロック信号を生成するための回路も含む。本発明の好ましい実施の形態では、周波数シンセサイザ３０は、一般に最終送信周波数Ｆｔｘ（例えば、ＣＤＭＡ２Ｋでは８２４から８４９ＭＨｚ、またＥＤＧＥ、ＷＣＤＭＡ、およびＰＣＳでは１．８から２．０ＧＨｚ）の倍数である選択された周波数の１つ以上のクロック信号を生成するための従来の周波数シンセサイザである。後の説明から明らかになるように、この倍数は整数でなくてよい。クロック分配回路３２は周波数シンセサイザ３２の出力をディジタル送信機２０内の種々の機能に分配し、また必要であれば、追加の周波数のクロック信号を生成するための追加の周波数分割器またはミキサを含んでよい。ディジタル送信機２０はコントローラ４１も含む。これは図２の装置内の高水準コントローラに対応してよい。コントローラ４１は、ＭＯＳパワー・スイッチ４４へのディジタル利得制御信号の選択および付与を含むディジタル送信機２０の動作を制御するためのプログラマブル・ロジックまたは他の回路を含む。これについては後で詳細に説明する。
次に図４を参照して、本発明の第１の好ましい実施の形態に係るセルラ・ディジタル信号処理機能３５およびディジタル・アップコンバータ機能３６Ｉ，３６Ｑについて以下に説明する。この例では、送信周波数ＦｔｘはＣＤＭＡ２Ｋ標準に対応する８３６ＭＨｚである。この説明から明らかになるように、この比較的高い送信周波数は、最近のディジタル回路としては普通の周波数で動作するディジタル送信機２０により容易に得られる。
本発明のこの第１の実施の形態では、単一ビットのビット・ストリームの形のディジタル・ベースバンド入力信号ＤＢＢは直並列変換器４６に与えられる。従来の方法では、直並列変換器４６は直列入力ビット・ストリームをグループ化して連続した語を作り、並列のワードを同相および直交位相成分に割り当てる。この技術で周知のように、受信機がこれらの成分を再結合してディジタル・ベースバンド・ビット・ストリームの形の理解できる情報に戻せる限り、ビット・ストリームをこれらの直交の成分にどのように分割するかは随意である。直並列変換器４６から出力される並列のデータ語の幅はディジタル送信機２０内の相対的クロック・レートと最終送信周波数Ｆｔｘとに依存する。ＣＤＭＡ通信の例では、直並列変換器４６は同相および直交位相成分それぞれについて６ビットから８ビットの幅のデータ語を４．８ＭＨｚの周波数で出力する。ＷＣＤＭＡ通信では、直並列変換器４６は６ビットから８ビット幅のデータ語を３．８４ＭＨｚの周波数で出力してよい。
セルラ・ディジタル信号処理機能３５の残りの処理は同相成分と直交位相成分とで実質的に同じである。ディジタル・パルス成形フィルタ４８Ｉは同相成分にディジタル濾波を行い、ディジタル・パルス成形フィルタ４８Ｑは直交位相成分にディジタル濾波を行う。パルス成形フィルタ４８は最終送信信号のスペクトルを望ましい送信周波数帯域内に、また特定の通信標準のパワー・スペクトル密度（ＰＳＤ）制約内に収めるように成形する。
この点まで、すなわちディジタル・パルス成形フィルタ４８Ｉ，４８Ｑの出力までは、データのサンプル・レートは（ビット・ストリームＤＢＢでも、並列化の後でも）ベースバンド・レートである。このサンプル・レートから送信周波数Ｆｔｘに適合する周波数への変換は、それぞれ１つのレートで入来するデータを緩衝して別のレートでデータを出力する従来の回路であるサンプル・レート・コンバータ５０Ｉ，５０Ｑで始まる。この例では、サンプル・レート・コンバータ５０Ｉ，５０Ｑから出力されるデータのレートは最終送信周波数Ｆｔｘを分割したレートである。この例では、帯域通過シグマ・デルタ変調器４０でのサンプリング周波数Ｆｓは送信周波数Ｆｔｘの４倍（Ｆｓ＝４Ｆｔｘ）で、ＳＲＣ５０Ｉ，５０Ｑの出力でのサンプル・レートは、この例ではＦｓ／１６０である。Ｆｓ／１６０というこの出力レートのクロック信号はクロック分配回路３２からＳＲＣ５０Ｉ，５０Ｑに与えられる。
利得段５２Ｉ，５２Ｑは、サンプル・レートを変換したＳＲＣ５０Ｉ，５０Ｑからの各信号に、選択された利得値をそれぞれ与える。好ましくは、利得段５２Ｉ，５２Ｑで与える利得の値は、比較的近い分解能（例えば、０．２５ｄＢステップ程度）を有する２進値である。好ましくは利得段５２Ｉ，５２Ｑは、周知の２進シフタを用いて精度と効率的な性能を共に達成するディジタル乗算器により実現する。本発明のこの実施の形態では、利得段５２Ｉ，５２Ｑの出力のサンプル・レートはやはりＦｓ／１６０である。
望ましい利得値を与えた後で、同相および直交位相成分はそれぞれ、ＣＩＣ（ｃａｓｃａｄｅｄ−ｉｎｔｅｇｒａｔｅ−ａｎｄ−ｃｏｍｂ）濾波およびディジタル有限インパルス応答（ＦＩＲ）濾波を行う対応する機能５４Ｉ，５４Ｑに与えられる。ＣＩＣおよびＦＩＲ機能５４Ｉ，５４Ｑによるデータの濾波は望ましいスペクトル特性に依存する。ＣＩＣおよびＦＩＲ機能５４Ｉ，５４Ｑでデータ成分の内挿を行うことによりサンプル・レートを上げることができる。この例では、ＣＩＣおよびＦＩＲ機能５４Ｉ，５４Ｑからの出力サンプル・レートはＦｓ／４である。以下に説明するように、ディジタル・アップコンバータ機能３６Ｉ，３６Ｑはこのデータ・ストリームをアップコンバートして、データ・ストリームを変調に適したサンプル・レートにする。
図４に示すように、ディジタル・アップコンバータ機能３６Ｉは同相の濾波されて内挿されたデータ・ストリームをアップコンバートし、ディジタル・アップコンバータ機能３６Ｑは直交位相の、濾波されて内挿されたデータ・ストリームをアップコンバートする。各アップコンバータ機能３６がアップコンバートを行うことは、データ・ストリームの各サンプルに余弦関数（同相ディジタル・アップコンバータ機能３６Ｉの場合）および正弦関数（直交位相アップコンバータ機能３６Ｑの場合）に対応する一連の値を実質的に掛けることである。その結果、アップコンバータ機能３６Ｉ、３６Ｑの出力は、それぞれがそのサンプル値の１つに対応する振幅を有して直交する成分に対応する。
本発明のこの実施の形態では、ディジタル・アップコンバータ機能３６Ｉ、３６Ｑは簡単なマルチプレクサ回路で実現可能である。これについては、以下に図５に関して述べる。対応するＣＩＣおよびＦＩＲ機能５４から入来するデータワードＤはマルチプレクサ５７の１つの入力に与えられ、また多ビット・インバータ機能５５を介してマルチプレクサ５７の第２の入力に（−Ｄの値として）与えられる。マルチプレクサ５７の第３の入力はゼロのデータ値（予想されるデータ語Ｄに対応する数のビット毎に「０」２進レベル）を受ける。制御入力は制御回路（図示せず）またはクロック分配回路３２から線ｓｉｎ／ｃｏｓＭＰＹを介してマルチプレクサ５７に与えられ、これによりマルチプレクサ５７はその入力の中からその出力に出すものを選択する。
マルチプレクサ５７に与えられる制御入力はその入力を、正弦波形または余弦波形に対応するパターンで、マルチプレクサ５７に与えられるデータ語Ｄの値の４倍の周波数で配列する。ディジタル・アップコンバータ機能３６Ｉの場合は、出力データ信号はデータ語の値Ｄに余弦関数を掛けたものに対応する。ディジタル・アップコンバータ機能３６Ｑの場合は、出力データ信号はデータ語の値Ｄに正弦関数を掛けたものに対応する。与えられるパターンは、マルチプレクサ５７の出力のサンプル・レートはサンプリング周波数Ｆｓであるが入力データ・レートはこの周波数Ｆｓの１／４であることを考慮することにより得られる。その結果、マルチプレクサ５７の出力は入力サンプル毎に４サンプルを生成する。ディジタル・アップコンバータ機能３６Ｉの場合のマルチプレクサ５７の望ましい出力は、
Figure 2008509575
で、ディジタル・アップコンバータ機能３６Ｑからは
Figure 2008509575
である。ただし、マルチプレクサ５７からの出力周波数はＦｓで、そのサンプル周期は１／Ｔｓである。
出力周波数の各周期内で４サンプルが取られる（すなわち、入力周波数はＦｓ／４）ので、時間変数ｔは各周期Ｔｓ内で、ｔ１＝０，ｔ２＝Ｔｓ／４、ｔ３＝２Ｔｓ／４、およびｔ４＝４Ｔｓ／４の値を有する。例えば、正弦波形を与えるディジタル・アップコンバータ機能３６Ｑ内のマルチプレクサ５７からの出力値のシーケンスは次式で表してよい。すなわち、
Figure 2008509575
したがって、直交位相ディジタル・アップコンバータ機能３６Ｑ内のマルチプレクサ５７へのｓｉｎ／ｃｏｓＭＰＹ制御入力は、サンプリング・クロックの各サイクル内にこのパターン（０，Ｄ，０，−Ｄ）のその入力の中から選択する。同様に、同相ディジタル・アップコンバータ機能３６Ｉ内のマルチプレクサ５７へのｓｉｎ／ｃｏｓＭＰＹ制御入力は、サンプリング・クロックの各サイクル内にパターン（Ｄ，０，−Ｄ，０，）のその入力の中から選択する。もちろん、入来するビット・ストリームを成分に分割する直並列変換器４６の動作により、同相ディジタル・アップコンバータ機能３６Ｉに与えられるデータ入力ワードＤの値は直交位相ディジタル・アップコンバータ機能３６Ｑに与えられるものとは異なる。
図４に戻って、同相ディジタル・アップコンバータ機能３６Ｉおよび直交位相ディジタル・アップコンバータ機能３６Ｑの出力は加算器３８に与えられる。加算器３８は入来するデータ値を結合してサンプル周波数Ｆｓの単一データ・ストリームを作る。ディジタル・アップコンバータ機能３６の動作の説明から明らかなように、同相ディジタル・アップコンバータ機能３６Ｉの出力は直交位相ディジタル・アップコンバータ機能３６Ｑの出力と直交する。すなわち、同相ディジタル・アップコンバータ機能３６Ｉと直交位相ディジタル・アップコンバータ機能３６Ｑとが同時に非ゼロ値を示すことはない。したがって、加算器３８はディジタル加算器でもよいし、または同相ディジタル・アップコンバータ機能３６Ｉおよび直交位相ディジタル・アップコンバータ機能３６Ｑと同期する選択入力信号を持つマルチプレクサでもよい。加算器３８が生成する結合信号は次にディジタル帯域通過シグマ・デルタ変調器４０に与えられ、変調されてＲＦ出力信号を生成する。
本発明のこの好ましい実施の形態では、帯域通過シグマ・デルタ変調器４０は比較的広い入力データ（例えば、サンプル当たり１４ビット）を、サンプル当たりのビット数が少なく、望ましい送信周波数Ｆｔｘ（この場合はサンプル周波数Ｆｓの１／４）を中心とする周波数スペクトルを有するデータに変換する。また本発明のこの好ましい実施の形態では、帯域通過シグマ・デルタ変調器４０は、望ましい送信周波数Ｆｔｘのどちらかの側にノッチ（すなわち「ゼロ」）を有してノッチの少なくとも１つは受信帯域の中心に対応するように構成される。帯域通過シグマ・デルタ変調器４０の動作により優れた受信帯域雑音余裕が得られるので、上に説明したように、送信データ経路内の下流のフィルタを緩和することができる。
次に図６を参照して、本発明のこの第１の好ましい実施の形態に係る帯域通過シグマ・デルタ変調器４０の構造について以下に詳細に説明する。この説明から明らかなように、帯域通過シグマ・デルタ変調器４０は実質的にディジタル信号処理動作に対応し、したがってディジタル信号処理プロセッサ（ＤＳＰ）によりまたはこの機能のためのカスタム・ロジック・ハードウエアにより実行されるプログラム・シーケンスで実現可能である。このため、図６は帯域通過シグマ・デルタ変調器４０の構造をデータ・フロー図で示す。
加算器３８からの入力データ語の最上位ビットの１つ以上は下流の加算器６４の１つの入力に与えられ、残りの最下位ビットは加算器６０の１つの入力に与えられる。加算器６０の他の入力は負入力で、以下に説明するフィードバック信号を受ける。このように、加算器６０の機能はフィードバック信号のディジタル値を入力ディジタル値から引き、その結果を量子化器６２と加算器７０の１つの入力とに送ることである。量子化器６２は加算器６０の結果から最上位ビット（例えば、最上位の２ビットまたは３ビット）を取り出し、この値を下流の加算器６４の１つの入力と加算器７０の第２の入力とに送る。加算器７０は、量子化器６２からの結果を加算器６０が量子化器６２に与えた全値から引いて差分値（すなわち、残差）を生成し、これをディジタル・フィルタ７２に与える。他方で、下流の加算器６４は入力値の最上位ビットと量子化器６２からの量子化された値とを加え、好ましくはこの合計を２ビット値または３ビット値として保持し、この結果を動的要素整合（ｄｙｎａｍｉｃ ｅｌｅｍｅｎｔ ｍａｔｃｈｉｎｇ）機能６６に与えて従来の方法で不整合を減らした後、ＦＩＲ機能４２（図３）に出力する。
本発明のこの実施の形態では、ディジタル・フィルタ７２は帯域通過シグマ・デルタ変調器４０の周波数応答（特に帯域通過特性内のゼロ（すなわち、ノッチ）を確立するための）を決定する。本発明のこの第１の好ましい実施の形態では、特性内のゼロは動作標準に従って受信帯域と揃うように選択される。ＣＤＭＡ２０００の場合、送信周波数Ｆｔｘの一例は８３６ＭＨｚであり、受信帯域の中心は８８１ＭＨｚであって送信周波数Ｆｔｘより４５ＭＨｚ高い。この帯域通過特性のゼロを対称的に置くには、雑音伝達関数（ＮＴＦ）
Figure 2008509575
を用いるディジタル・フィルタ７２で実現可能である。ただし、βは
Figure 2008509575
で定義され、ｆｃは中心周波数ｆｓ（これは送信周波数Ｆｔｘである）からのゼロのオフセットである。この例では、オフセット周波数ｆｃは４５ＭＨｚである。
図７ａおよび図７ｂは本発明の第１の好ましい実施の形態のこの例の性能を示す。ただし、オフセット周波数ｆｃは４５ＭＨｚで、中心周波数ｆｓは送信周波数Ｆｔｘ＝８３６ＭＨｚである。この例では、オフセット周波数ｆｃは８８１ＭＨｚの受信中心周波数ｆｒｘに対応するように選択した。図７ａのシミュレーション結果から明らかなように、量子化雑音の特性内にゼロが存在し、極周波数Ｆｔｘ＝８３６ＭＨｚから両側に４５ＭＨｚのオフセット周波数ｆｃだけ等分に間隔をあけている。図７ｂは図７ａの特性の一部（送信周波数Ｆｔｘ＝８３６ＭＨｚの高周波側）の拡大図で、希望通りに受信中心ｆｒｘ＝８８１ＭＨｚで鋭いゼロを示す。
本発明の好ましい実施の形態では、より複雑な雑音伝達関数を用いればディジタル帯域通過シグマ・デルタ変調器４０の特性に更なる制御を行うことができるとも考えられる。アプリケーションによっては特性内に非対称ゼロを有することが望ましいことがある。例えば、無線電話ハンドセットが送信周波数Ｆｔｘの片側に或る受信帯域を有し、送信周波数Ｆｔｘの反対側に別のサービス用の周波数帯域（ＧＰＳ帯域など）を有する場合である。非対称オフセット周波数ｆｃ１およびｆｃ２（それぞれ送信周波数Ｆｔｘの低周波側と高周波側）を定義するためのディジタル帯域通過シグマ・デルタ変調器４０内のディジタル・フィルタ用のＮＴＦの一例は次の通りである。
Figure 2008509575
この明細書を参照した当業者は、自分の特定のアプリケーションの希望に従って更に複雑な関数を含む別の雑音伝達関数を容易に得ることができると考えられる。もちろん、ディジタル・フィルタ７２を更に複雑にすると効率および回路の複雑さの面で更なるコストがかかることがあるので、設計者はこれを考えなければならない。
図３に関して上に説明したように、粗利得制御を行ったＲＦ出力信号を生成するために、好ましくはＦＩＲ機能４２とＭＯＳスイッチ４４とを結合してアレイ４３を形成する。図８は、本発明のこの好ましい実施の形態に係るアレイ４３の配列を示す。図８に示すように、ディジタル帯域通過シグマ・デルタ変調器４０は多ビット（この例では３ビット）のディジタル出力をアレイ４３に出力する。本発明のこの実施の形態では、多ビットの変調された出力の各ビットは別々の結合されたサブアレイ４３Ａから４３Ｃの１つのＦＩＲフィルタに別々に与えられて別々のＭＯＳ ＲＦパワー・スイッチを駆動する。もちろん、サブアレイ４３ｊの数はディジタル帯域通過シグマ・デルタ変調器４０からの出力ビットの数ｊに依存する。３つのサブアレイ４３Ａから４３Ｃの出力は出力線ＲＦ ＯＵＴを駆動して、下流のＳＡＷフィルタ２２（図２）に与えられる。
次に図９を参照して、サブアレイ４３ｊの構造の一例を以下に説明する。各サブアレイ４３Ａから４３Ｃは図９の例と同様に構成されていると考える。サブアレイ４３ｊはディジタル帯域通過シグマ・デルタ変調器４０から１入力ビットＢＩＴｊを受け、そのビットに応じてＦＩＲディジタル濾波を行い、更に利得値を与えた後、線ＲＦ ＯＵＴにＲＦ信号を生成する。
図９の出力駆動回路は、電源電圧ＶｄｄＨＩと出力線ＲＦ ＯＵＴとの間に接続される誘導負荷７６を含む。後で詳細に説明するＦＩＲフィルタのタップ毎にドレン拡張ＭＯＳ（ＤＥＭＯＳ）トランジスタ７８０から７８ｎが１個あり、各トランジスタ７８のドレンは出力線ＲＦ ＯＵＴに接続され、そのゲートは基準電圧ＢＩＡＳにより望ましい伝導に従ってバイアスされる。各ＤＥＭＯＳトランジスタ７８は短チャンネルのｎチャンネルＭＯＳトランジスタ８２にカスケード的に接続され、トランジスタ８２のドレンは関連するＤＥＭＯＳトランジスタ７８のソースに接続され、トランジスタ８２のソースはアースに接続される。各トランジスタ８２のゲートは、ＦＩＲフィルタのタップ毎の入力ビットＢＩＴｊに応じて、その関連する利得制御ブロック８０で利得値を与えた後に制御される。
図９はＦＩＲフィルタのタップ毎の１個のＤＥＭＯＳトランジスタ７８および１個の短チャンネルＭＯＳトランジスタ８２を示す。後で利得制御ブロック８０を説明したとき明らかになるが、ＤＥＭＯＳトランジスタ７８とＭＯＳトランジスタ８２との各カスケード対は好ましくは並列に接続された複数のカスケード対に対応し、各ＭＯＳトランジスタ８２のゲートは利得制御ブロック８０により別々に制御される。ＤＥＭＯＳトランジスタ７８およびＭＯＳトランジスタ８２のカスケード対とその関連する利得制御ブロック８０とを或るタップの機能的ブロック７９と考えて、この構造について後で更に詳細に説明する。しかし、本発明の好ましい実施の形態の利点を一層明確に説明するため、図９の高水準の例示はＦＩＲタップ毎の単一カスケード対だけを示す。
この技術で周知のように、ドレン拡張ＭＯＳ（ＤＥＭＯＳ）トランジスタは、チャンネル領域と一層強くドープされたドレン接点との間に設けられた、トランジスタのドレンの一部としての幾分弱くドープされたドリフト領域を含む。ドリフト領域はゲート電極およびゲート誘電体の下にあってよく、または場合によっては電界誘電体（ｆｉｅｌｄ ｄｉｅｌｅｃｔｒｉｃ）構造の下にあってもよい。ドリフト領域（すなわち、「ドレン拡張」）は素子の逆降伏電圧を大きくする。その結果、ＤＥＭＯＳ素子は、同じ形状であるがドレン拡張なしに構築された素子よりはるかに高いドレン・ソース電圧で信頼できる動作を行うことができる。近年、ＭＯＳおよびＣＭＯＳ素子が非常に小型になったので、ＤＥＭＯＳトランジスタは特に重要になった。
ＤＥＭＯＳトランジスタ７８とその関連する短チャンネルＭＯＳトランジスタ８２とをカスケード接続すると出力ＲＦ信号の駆動が非常に改善され、またＦＩＲフィルタ機能４２とＭＯＳスイッチ４４とを相互に同じ集積回路内で結合し、また上に説明したディジタル送信機２０の他のディジタル機能と結合することができる。パワーＭＯＳ素子からのＲＦ出力として一般的であるが、電源電圧ＶｄｄＨＩは素子の高速コア・ロジックの電源電圧よりはるかに高くてよい。バイアス電圧ＢＩＡＳの選択が正しいと仮定して、この高電圧が出力線ＲＦ ＯＵＴに現われる限りでは、この電圧降下の大部分はＤＥＭＯＳトランジスタ７８の両端に現われてよい（その関連する短チャンネル・トランジスタ８０にではなく）。上に説明したように、ＤＥＭＯＳトランジスタ７８の降伏電圧は短チャンネル・トランジスタ８０の降伏電圧よりはるかに高いので、この電圧降下に耐えて必要な高いＲＦ電力を与えることができる。このように、各ＤＥＭＯＳトランジスタ７８は出力線ＲＦ ＯＵＴでの高い出力電圧からその関連する短チャンネル・トランジスタ８２を遮蔽する。
他方で、ＤＥＭＯＳトランジスタ７８は高速スイッチング（特にＲＦ通信に必要な回数のスイッチング）には適していない。本発明のこの実施の形態ではディジタル帯域通過シグマ・デルタ変調器４０はオーバーサンプリングされたサンプル周波数Ｆｓ（この例では送信周波数Ｆｔｘの４倍）で動作するので、これは特に正しい。しかし短チャンネル・トランジスタ８２はかかる周波数で高速スイッチングを行うことができる。このようにＭＯＳトランジスタ８２は、入力ビットＢＩＴｊおよびＦＩＲフィルタに応答して、サブアレイ４３ｊ内の各カスケード・ドライバのスイッチングを行う。
このカスケード配列は更なる利点も持つ。上に説明したように、ＭＯＳトランジスタ８２は高いスイッチング・レートで動作する。この高速スイッチングと異なるディジタル挙動は、出力線ＲＦ ＯＵＴに現われないようにＤＥＭＯＳ素子７８により遮蔽される。更に、基準電圧ＢＩＡＳによりＤＥＭＯＳ素子７８にバイアスを与えるとＭＯＳトランジスタ８２の動作のバイアス点が安定になり、ＭＯＳトランジスタ８２の優れたスイッチング性能が更に保証される。
図９から明らかなように、複数のカスケード対７８，８２がサブアレイ４３ｊ内に形成される。本発明の好ましい実施の形態では、各カスケード対は有限インパルス応答（ＦＩＲ）フィルタ機能４２（図３）を行うＦＩＲフィルタのタップに対応する。上に説明したように、ディジタル送信機２０は１つの送信周波数帯域内で動作し、好ましくは他の周波数帯域（受信帯域や、ＧＰＳやブルートゥース通信などの他のサービス用の周波数帯域など）を避ける。したがって、ＦＩＲフィルタ４２は、好ましくはディジタル送信機２０からの妨害が最小である他の帯域の周波数と揃ったノッチすなわちゼロを特性内に持つ帯域通過ＦＩＲフィルタであることが好ましい。この技術で周知のように、かかる帯域通過ＦＩＲフィルタは一般に各タップ間の２次遅れによりディジタル的に実現される。本発明の好ましい実施の形態に関して用いるのに適した７タップのＦＩＲ帯域通過フィルタ変換関数Ｈ（ｚ）の一例は
Figure 2008509575
である。もちろん、他のフィルタ特性を代わりに用いてよい。この特定の特性が優れている点は、係数が全て１なので、利得制御ブロック８０内のタップ毎に追加の利得段が必要になったり、異なる利得係数を組み込むために複雑になったりす−ることがなくなることである。
また、送信帯域内の異なる「チャンネル」を選択するとＦＩＲフィルタ特性内のノッチがシフトすることがあるので、この影響を考えるよう注意しなければならない。例えば、セルラ帯域内で選択することができる異なるチャンネルは、サンプリング周波数Ｆｓで±５０ＭＨｚも変わることがある。チャンネル送信周波数にこれだけの最大差があると、式（６）のＦＩＲ特性内のノッチはＧＰＳ帯域内で約２３ＭＨｚシフトする可能性がある。この明細書を参照した当業者は、特定のアプリケーション毎に適当なＦＩＲフィルタ特性を容易に選択できると考えられる。
図９に示すように、ＦＩＲフィルタは遅れ段８４１から８４ｎがカスケードで組み込まれる。本発明のこの実施の形態では、遅れ段が対で形成される（すなわち、変換関数Ｈ（ｚ）ではｚの全ての累乗が２の倍数である）ので、各遅れ段８４で２サンプル周期の遅れ（すなわち、ｚ−２の項）が挿入される。この例では入力ビットＢＩＴｊの現在の状態はサンプル時刻ｔにあり、第１の遅れ段８４１の出力は２サンプル前の入力ビットＢＩＴｊ（ｔ−２）に対応する。第１の遅れ段８４１の出力は対応する利得制御ブロック８０１の入力に与えられる。更に、第１の遅れ段８４１の出力は遅れ段８４２の入力にも与えられるので、遅れ段８４２の出力はＢＩＴｊ（ｔ−４）、すなわち現在の入力ビットＢＩＴｊ（ｔ）より４サンプル前である。同様に、遅れ段８４２の出力は対応する利得制御ブロック８０２の入力に与えられ、そして順に次の遅れ段の入力に与えられる。したがって、利得制御ブロック８０ｎの入力に与えられる最後の遅れ段８４ｎの出力はＢＩＴｊ（ｔ−２ｎ）である。ＦＩＲ伝達特性の特定の係数は利得制御ブロック８０内で実現してよい。または、特に１の係数だけが含まれる伝達特性では、そのフィルタに適した利得制御ブロック８０内にまたは直列に、インバータを挿入してよい。
次に図１０を参照して、図９の機能的ブロック７９ｊの例の一部として、本発明の好ましい実施の形態に係る利得制御ブロック８０ｊの一例の構造を以下に説明する。上に説明したように、利得制御ブロック８０は線ＲＦ ＯＵＴに出力される信号に粗利得制御を実行する。本発明のこれらの実施の形態では、コントローラ４１（図３）が生成するディジタル利得制御ワード、またはディジタル送信機２０または送信機２０を実現する装置内の他のディジタル機能は、適当な制御語を生成する。利得制御は予めプログラムされた値でもよいし、または現在経験している特定の通信チャンネル状態に基づいて計算された値でもよい。
図１０に示す利得制御ブロック８０ｊの実施の形態の例では、１８ｄＢの範囲内の利得を６ｄＢステップで与えてよい。この実施の形態では、４個のＤＥＭＯＳトランジスタ７８ｊａから７８ｊｄ（全体で図９のＤＥＭＯＳトランジスタ７８の１個に対応する）があり、それぞれそのドレンは線ＲＦ ＯＵＴに接続され、そのゲートは基準電圧ＢＩＡＳによりバイアスされる。したがって、この例では４個の短チャンネルのｎチャンネルＭＯＳトランジスタ８２ｊａから８２ｊｄ（全体で図９のＤＥＭＯＳトランジスタ８２の１個に対応する）があり、それぞれそのドレンはＤＥＭＯＳトランジスタ７８ｊａから７８ｊｄの対応する１個に接続され、そのソースはアースに接続される。本発明のこの実施の形態では、ＭＯＳトランジスタ８２ｊａから８２ｊｄは異なる駆動能力（例えば、所定の共通チャンネル長さについて異なるチャンネル幅）を有し、この異なる駆動は好ましくは２進重みが付けられる。この例では、最大のＭＯＳトランジスタ８２ｊｄの駆動能力は２個の最小のＭＯＳトランジスタ８２ｊａ，８２ｊｂの１つの４倍である。ＭＯＳトランジスタ８２ｊｃの駆動能力は最小のＭＯＳトランジスタ８２ｊａ（または８２ｊｂ）の２倍である。
各ＭＯＳトランジスタ８２ｊａから８２ｊｄのゲートはＡＮＤゲート８６ａから８６ｄの対応する１つの出力により駆動される。各ＡＮＤゲート８６ａから８６ｄの１つの入力は制御ブロック８０ｊへの入力ビットＦＩＲ＿ＢＩＴを受ける。制御ブロック８００の場合は、入力ビットＦＩＲ＿ＢＩＴは帯域通過シグマ・デルタ変調器４０からの入力ビットＢＩＴｊに対応する。制御ブロック８０１から８０ｎでは、場合に従って、入力ビットＦＩＲ＿ＢＩＴは関連する遅れ段８４１から８４ｎの出力に対応する。この例では、各ＡＮＤゲート８６ａから８６ｄの他の入力は利得制御ワードＧの１ビットを受ける。この例ではＡＮＤゲート８６ｄは最大のＭＯＳトランジスタ８２ｊｄを駆動し、ＡＮＤゲート８６ｄは最上位の利得制御ビットＧ＜４＞を受ける。ＡＮＤゲート８６ｃ次のは最上位の利得制御ビットＧ＜３＞を受け、ＡＮＤゲート８６ａ，８６ｂは最下位の利得制御ビットＧ＜１＞，Ｇ＜２＞（同じ重みを有する）をそれぞれ受ける。このようにして、利得制御語ＧはＭＯＳトランジスタ８２ｊａから８２ｊｄのどれが可能かを判定する。なぜなら、利得制御ワードＧのビットの任意の１つが「０」レベルならば関連するＭＯＳトランジスタ８２ｊａから８２ｊｄは不能だからである。
本発明のこの好ましい実施の形態では、制御ブロック８０ｊが与える利得の値は、入力ビットＦＩＲ＿ＢＩＴが「１」レベルのときにＭＯＳトランジスタ８２ｊａから８２ｊｄが与える駆動の量に対応する。ＭＯＳトランジスタ８２ｊａまたは８２ｊｄが可能の場合は最小利得（０ｄＢ）になる。ＭＯＳトランジスタ８２ｊｃが可能の場合は、トランジスタ８２ｊａ（または８２ｊｂ）の駆動の２倍が利用可能になり、＋６ｄＢの利得を与える。ＭＯＳトランジスタ８２ｊｄが可能の場合は、トランジスタ８２ｊの駆動の４倍が利用可能になり、＋１２ｄＢの利得を与える、など。もちろん、ゼロ利得状態（ＭＯＳトランジスタ８２ｊａから８２ｊｄのどれも可能でない）は許されない。この例では、制御語Ｇの利用可能な値に関連する出力利得は次の通りである。
Figure 2008509575
もちろん、利得制御語Ｇのビットの他の組合せを用いて種々の利得レベルを達成可能である。例えば、０１１１という利得制御語はＭＯＳトランジスタ８２ｊａから８２ｊｄを可能にして、単一のＭＯＳトランジスタ８２ｊａの利得の４倍、したがって＋１２ｄＢの利得を与える。
本発明に関して、利得制御ブロック８０内の種々のトランジスタの中で、またＭＯＳトランジスタ８２およびＤＥＭＯＳトランジスタ７８の中で、少しでも不整合があるとかなりの利得誤差を生じ得ることが観察された。これは低利得レベル（例えば、０ｄＢ利得）で特にそうであると考えられる。したがって本発明の好ましい実施の形態では、コントローラ４１は好ましくは利得制御ワードの同等の値の間で振動させまたは回転させて、素子の不整合の影響をできるだけ小さくする。例えば０ｄＢ利得状態で、例えばＦｓ／２のレートで利得制御語Ｇは０００１と００１０の値を交互にとらせて、素子の不整合の影響を減らすことが好ましい。他の利得制御ワードの同等の値（例えば、１０００と０１１１）の間で同様の振動または回転を与えてもよい。この方法を用いると、素子の不整合に対するディジタル送信機２０の感度は大幅に緩和される。例えば、素子の不整合が６％のときに、最大利得誤差を０．２５ｄＢにすることができる。
図８および図９に戻って、各サブアレイ４３Ａから４３Ｃの出力をこのように結合して、線ＲＦ ＯＵＴにサンプル・レートＦｓ（送信レートＦｔｘの４倍）の出力信号を作る。図２に示すように、線ＲＦ ＯＵＴのこの出力をＳＡＷフィルタ２２に与え、最終的に電力増幅器２４に与えて、アンテナＡで送信する。
本発明のこの実施の形態では、これまでの説明から明らかなようにかなりの好結果が得られる。本発明により、ＭＯＳパワー・スイッチの統合を含めてディジタル送信機２０の全ディジタル化が可能になる。これにより、アナログ回路の多くが、特にこれまではバイポーラまたはＢｉＣＭＯＳ素子として実現する必要があった回路の多くが除かれる。これにより、ＲＦディジタル送信機をＣＭＯＳ技術で実現すること、またディジタル・ベースバンド回路のスケーリングと共にスケーリングすることが可能になる。無線電話ハンドセットなどの最近の通信装置に関係する回路の更に多くが、ＣＭＯＳ製造技術の更なる発展を利用することができる。
更に、本発明のこの第１の好ましい実施の形態では、送信機の周波数特性をディジタル的に設計して、受信帯域内でまた装置が用いる必要のある他の帯域内で、発生する雑音を更に小さくすることができる。例えば、本発明のこの第１の好ましい実施の形態に係るこの送信機をディジタルで実現することにより、受信帯域内の雑音が−１９０ｄＢｃ／Ｈｚまで下がることがシミュレーションにより観測された。これは受信帯域雑音に関する現在の目標よりかなり低い。更に、このディジタル送信機の帯域通過動作をディジタル的に実現することにより、帯域通過特性内のノッチを調整して送信機の動作に大幅な柔軟性を与えることができる。
更に、本発明のこの好ましい実施の形態に係るディジタル送信機で実現される利得制御では、従来の送信機装置で必要であったアナログＡＧＣ機能の較正の必要がなくなる。これにより、送信機装置の製造および実現の効率が非常に高くなり、同時にその利得の精度も向上する。
次に図１１を参照して、本発明の第２の好ましい実施の形態に係るディジタル送信機のディジタル・アップコンバータ回路について以下に説明する。このディジタル・アップコンバータ回路により、送信周波数Ｆｔｘが約１．８ＧＨｚ以上のディジタルＰＣＳ帯域、ＷＣＤＭＡ帯域、およびＥＤＧＥ高帯域などのいわゆる「高帯域」アプリケーションに本発明のディジタル送信機構造を用いることができる。かかる高帯域アプリケーションに本発明の第１の好ましい実施の形態に係る回路を用いると、電力放散が非常に大きくて現在のＣＭＯＳ技術の能力を超える恐れがある。
本発明のこの第２の好ましい実施の形態では、この高帯域動作はやや高いサンプリング周波数Ｆｓ＝（８／３）Ｆｔｘを用いることにより、また２段のディジタル・アップコンバータを組み込むことにより得られる。図１１に示すように、以前と同様にセルラ信号処理機能３５を設け、同様に直並列変換、ディジタル・パルス成形濾波の付与、ディジタル利得の付与、追加の濾波（ＣＩＣ、ＦＩＲなど）、およびサンプル・レート変換を含む。この例では、セルラ信号処理機能３５がサンプル・レート変換を行うと、入来するディジタル・ベースバンド信号ＤＢＢはＦｓ／８（すなわちＦｔｘ／３）のサンプル・レートで並列の同相および直交位相の成分に変換される。
本発明のこの第２の好ましい実施の形態では、同相および直交位相の成分はミキサ９０Ｉ，９０Ｑによりそれぞれディジタル的にアップコンバートされる。ミキサ９０Ｉは余弦波形（すなわち、ディジタル値１，０，−１，０）を、入来する周波数Ｆｓ／８の４倍である周波数Ｆｓ／２で与える。同様に、ミキサ９０Ｑは正弦波形（すなわち、ディジタル値０，１，０，−１）を直交位相成分に与える。本発明の第１の好ましい実施の形態に関して上に説明したように、各サンプルはミキサの入力で、場合に従って、ミキシングする全サイクルの余弦または正弦波を受ける。得られた直交する成分を加算器９２で加えて、周波数Ｆｓ／２の一連のサンプルを得る。
アップコンバータ機能９４は加算器９２の出力を、例えば各サンプル値を単に繰り返すことによりアップコンバートする。次にアップコンバートされた出力をミキサ９６に与える。ミキサ９６は他のシヌソイド（この場合は正弦波形０，１，０，−１）をこれも周波数Ｆｓ／２でミキシングする。したがってミキサ９６からの出力はサンプリング周波数Ｆｓであり、ディジタル帯域通過シグマ・デルタ変調器４０に、これもこのサンプリング周波数Ｆｓ＝（８／３）Ｆｔｘで与えて変調する。上に説明したように、ＦＩＲフィルタ機能４２もこの周波数で動作する。差分周波数成分（すなわち、ミキサ９０，９６で生成されたもの）が存在する場合は、かかる差分周波数成分は帯域通過シグマ・デルタ変調器４０の動作により除かれる。
もちろん、本発明のこの好ましい実施の形態に係る帯域通過シグマ・デルタ変調器４０が用いる雑音伝達関数ＮＴＦは、低帯域の場合について上に説明したものと異なる。更に、ＦＩＲ機能４２が与えるフィルタ伝達関数Ｈ（ｚ）も前に説明したものと異なると考えられる。しかし、この説明を参照すれば当業者は適当な伝達関数を容易に得ることができると考えられる。
したがって本発明のこの第２の好ましい実施の形態では、高帯域のディジタル・セルラ送信でも、妥当な周波数（５ＧＨｚ程度のＦｓ）で動作するディジタル送信機で処理することができる。したがって本発明の利益は高帯域動作でも、現在のＣＭＯＳ技術で容易に実現できる回路、したがってこの技術のスケーラビリティを利用することができる回路により得ることができる。
図１２は本発明の第３の好ましい実施の形態を示し、これも高帯域のディジタル送信（ＷＣＤＭＡ、ＰＣＳなど）用である。図１１の本発明の実施の形態に存在する要素と同じ要素は、図１２でも同じ参照番号を用いて参照する。図１２の方法が本発明の第２の好ましい実施の形態に係る図１１の方法と異なるのは、シグマ・デルタ変調が一層低周波で行われることである。
本発明のこの第３の好ましい実施の形態では、帯域通過シグマ・デルタ変調器４０’が加算器９２からの結合された出力に一層低周波（すなわちＦｓ／２）で作用する。帯域通過シグマ・デルタ変調器４０’の動作は上に説明したものと同じであるが、異なるところは、雑音伝達関数（ＮＴＦ）が上に説明したものとは異なる可能性があることである。次に帯域通過シグマ・デルタ変調器４０’の出力をアップコンバータ機能９４でアップコンバートしてミキサ９６に与えて、信号を周波数Ｆｓまで上げる。ここで、周波数Ｆｓで動作するＦＩＲ機能４２は適当なＦＩＲ伝達関数を与えて、上に説明した方法でＭＯＳスイッチ４４を駆動する。
したがって、本発明のこれらの第２および第３の好ましい実施の形態は、特にＣＭＯＳを用いた回路を実現することによりＲＦ送信機を全ディジタルで実現する場合の本発明の重要な利益が、高帯域送信動作でも得られることを示す。更に、上に述べたように、本発明のこれら全ての実施の形態に係るディジタル化は優れた雑音帯域性能を実現するように考えられ、これによりＳＡＷフィルタなどの高価な構成要素を緩和し、また受信帯域回路および他のサービス用の回路の制約を緩和する。
したがって本発明では、このようにして優れたディジタル送信機を実現することにより、低コストと、改善された性能および忠実度とで、無線電話ハンドセットなどの装置の機能性を向上させることができると考えられる。本発明のかかる利点は、この明細書を参照した当業者に明らかである。
好ましい実施の形態について本発明を説明したが、もちろん、本発明の利点および利益が得られるこれらの実施の形態の変更または代替は、この明細書およびその図面を参照すれば当業者に明らかであると考えられる。
従来のアナログＲＦ送信機の、ブロックの形の電気図である。 本発明の好ましい実施の形態に係るディジタル・トランシーバ構造の、ブロックの形の電気図である。 本発明の好ましい実施の形態に係る図２のディジタル・トランシーバ内のディジタル送信機の、ブロックの形の電気図である。 本発明の第１の好ましい実施の形態に係る図３の送信機内のディジタル・アップコンバータおよび信号処理機能の構造を示す、ブロックの形の電気図である。 本発明の好ましい実施の形態に係る図４のディジタル・アップコンバータ内のアップコンバータ・ミキサの、ブロックの形の電気図である。 本発明の好ましい実施の形態に係る図３の送信機内のディジタル帯域通過シグマ・デルタ変調器の、ブロックの形の電気図である。 本発明の第１の好ましい実施の形態に係る図６のディジタル帯域通過シグマ・デルタ変調器の動作の一例の性能を示す、横軸に周波数をとった量子化雑音のプロットである。 本発明の第１の好ましい実施の形態に係る図６のディジタル帯域通過シグマ・デルタ変調器の動作の一例の性能を示す、横軸に周波数をとった量子化雑音のプロットである。 本発明の好ましい実施の形態に係る図３のディジタル送信機内の結合されたＦＩＲおよびＭＯＳパワー・スイッチの機能性の、ブロックの形の電気図である。 本発明の好ましい実施の形態に係る図３のディジタル送信機内の結合されたＦＩＲおよびＭＯＳパワー・スイッチの機能性の構造の更なる詳細を示す、略図の形の電気図である。 本発明の好ましい実施の形態に係る図３のディジタル送信機内の結合されたＦＩＲおよびＭＯＳパワー・スイッチの機能性の構造の更なる詳細を示す、略図の形の電気図である。 本発明の第２の好ましい実施の形態に係る図３の送信機内のディジタル・アップコンバータおよび信号処理機能の構造を示す、ブロックの形の電気図である。 本発明の第３の好ましい実施の形態に係る図３の送信機内のディジタル・アップコンバータおよび信号処理機能の構造を示す、ブロックの形の電気図である。

Claims (31)

  1. ディジタル送信機回路であって、
    ディジタル・ベースバンド入力信号を処理する信号処理回路と、
    前記処理されたディジタル・ベースバンド入力信号を中間周波数にアップコンバートする第１のディジタル・アップコンバータ機能と、
    前記アップコンバートされた信号を少なくとも中周波数の高さのサンプル周波数で変調するディジタル帯域通過シグマ・デルタ変調器と、
    前記アップコンバートされて変調された信号を濾波するディジタル有限インパルス応答フィルタと、
    前記アップコンバートされて変調されて濾波された信号に応じてＲＦ信号を生成するパワー・スイッチング素子のアレイと、
    を備えるディジタル送信機回路。
  2. 前記第１のディジタル・アップコンバータ機能は前記処理されたディジタル・ベースバンド入力信号の同相成分をアップコンバートし、
    更に、
    前記処理されたディジタル・ベースバンド入力信号の直交位相成分を中間サンプリング周波数にアップコンバートする第２のディジタル・アップコンバータ機能と、
    前記アップコンバートされた同相および直交位相の成分を結合する加算器と、
    を備え、
    また前記ディジタル帯域通過シグマ・デルタ変調器は前記アップコンバートされて結合された同相および直交位相の成分に対応する信号を変調する、
    請求項１記載のディジタル送信機回路。
  3. 前記中間サンプリング周波数は前記ディジタル帯域通過シグマ・デルタ変調器のサンプル周波数に等しい、請求項２記載のディジタル送信機回路。
  4. 前記ディジタル有限インパルス応答フィルタは前記ディジタル帯域通過シグマ・デルタ変調器のサンプル周波数の、アップコンバートされて変調された信号を濾波する、請求項３記載のディジタル送信機回路。
  5. 前記中間サンプリング周波数は前記ディジタル帯域通過シグマ・デルタ変調器のサンプル周波数より低く、更に、
    アップコンバートされて結合された同相および直交位相の成分をアップコンバートするアップコンバータ機能と、
    前記ディジタル帯域通過シグマ・デルタ変調器に結合する出力を有して、前記アップコンバータ機能の出力とシヌソイドとをミキシングして前記ディジタル帯域通過シグマ・デルタ変調器のサンプル周波数の信号を生成する、ミキサと、
    を備える、請求項２記載のディジタル送信機回路。
  6. 前記ディジタル帯域通過シグマ・デルタ変調器の入力は前記加算器の出力に結合し、更に、
    前記ディジタル帯域通過シグマ・デルタ変調器からの変調された信号をアップコンバートするアップコンバータ機能と、
    前記ディジタル帯域通過シグマ・デルタ変調器に結合する出力を有して、前記アップコンバータ機能の出力とシヌソイドとをミキシングして前記ディジタル帯域通過シグマ・デルタ変調器のサンプル周波数より高い周波数の信号を生成する、ミキサと、
    を備える、請求項２記載のディジタル送信機回路。
  7. 前記第１のディジタル・アップコンバータ機能は、マルチプレクサであって、前記処理されたディジタル・ベースバンド入力信号を受ける第１の入力と、前記処理されたディジタル・ベースバンド入力信号の論理的補数を受ける第２の入力と、「０」のディジタル値を受ける第３の入力と、中間周波数の一連の選択信号を受ける制御入力であって、前記マルチプレクサを制御してシヌソイド・パターンに従ってその入力の中から選択する制御入力と、を有するマルチプレクサを備える、請求項１記載のディジタル送信機回路。
  8. 前記ディジタル帯域通過シグマ・デルタ変調器は、
    ディジタル入力値とフィードバック値との差分値を生成する第１の加算器と、
    前記第１の加算器からの差分値を量子化する量子化器と、
    前記量子化された差分値と前記ディジタル入力値とを加算して変調された出力を作成する第２の加算器と、
    前記差分値と前記量子化された差分値とのフィードバック差分を生成するフィードバック加算器と、
    前記フィードバック差分値に雑音伝達関数を与えて前記フィードバック値を生成するディジタル・フィルタ機能と、
    を備える、請求項１記載のディジタル送信機回路。
  9. 前記ディジタル帯域通過シグマ・デルタ変調器のサンプル周波数は前記ディジタル送信機回路の送信周波数の或る倍数に対応し、また前記雑音伝達関数は前記送信周波数に対応する或る周波数を中心とする選択された帯域通過特性を有し、また望ましい抑制周波数に対応する少なくとも１つのノッチを有する、請求項８記載のディジタル送信機回路。
  10. 前記雑音伝達関数は前記中心の周波数から対称に間隔をあけた第１および第２のノッチを有する、請求項９記載のディジタル送信機回路。
  11. 前記雑音伝達関数は前記中心の周波数から非対称に間隔をあけた第１および第２のノッチを有する、請求項９記載のディジタル送信機回路。
  12. 前記ディジタル有限インパルス応答フィルタとパワー・スイッチング素子のアレイとを結合して、前記アップコンバートされて変調された信号の１ビットにそれぞれ関連する複数のサブアレイを作る、請求項１記載のディジタル送信機回路。
  13. 前記複数のサブアレイはそれぞれ、
    一連の遅れ段と、
    それぞれは出力ノードの第１の側に接続されるソース・ドレン経路を有し、またバイアス電圧にバイアスされるゲート電極を有する、複数のパワー・トランジスタと、
    前記複数のパワー・トランジスタの１つにそれぞれ関連し、その関連するパワー・トランジスタのソース・ドレン経路の第２の側と基準電圧との間に接続されるソース・ドレン経路を有し、また前記一連の遅れ段の選択された１つの出力に結合されるゲート電極を有する、複数のスイッチング・トランジスタと、
    を備える、請求項１２記載のディジタル送信機回路。
  14. 前記複数のサブアレイは、前記一連の遅れ段の選択された１つの出力と前記複数のスイッチング・トランジスタの関連する１つのゲート電極との間にそれぞれ結合される複数の利得制御ブロックを更に備える、請求項１３記載のディジタル送信機回路。
  15. 前記複数のパワー・トランジスタはグループで配置され、各グループは前記一連の遅れ段の選択された１つに関連し、また前記複数のスイッチング・トランジスタはグループで配置され、各グループは前記一連の遅れ段の選択された１つに関連し、グループ内の前記複数のスイッチング・トランジスタはそれぞれその関連するグループ内の前記複数のパワー・トランジスタの１つに関連する、請求項１４記載のディジタル送信機回路。
  16. 前記各利得制御ブロックはそれぞれ、前記複数のパワー・トランジスタのグループの１つとその関連する前記複数のスイッチング・トランジスタのグループとに関連し、また各利得制御ブロックは、複数の論理機能であって、それぞれは利得制御語の１ビットと前記一連の遅れ段の選択された１つの出力に示される論理状態とを結合する機能であり、また前記複数のスイッチング・トランジスタのグループの１つのゲートに結合される出力を有する、複数の論理機能を備える、請求項１５記載のディジタル送信機回路。
  17. 前記複数のスイッチング・トランジスタの各グループは異なる駆動力のスイッチング・トランジスタを備え、またそのグループ内の最高の駆動力を有するスイッチング・トランジスタの１つは前記利得制御ワードの最上位ビットに関連する、請求項１６記載のディジタル送信機回路。
  18. 前記複数のスイッチング・トランジスタの各グループ内の複数の結合は同等の駆動力を与え、また前記複数の結合の間に前記利得制御ワードの交互の値を与えるコントローラを更に備える、請求項１７記載のディジタル送信機回路。
  19. 前記複数のスイッチング・トランジスタの各グループ内の第１および第２のスイッチング・トランジスタは最小の駆動力に対応し、更に、前記利得制御ワードの交互の値を与えて前記第１または第２のスイッチング・トランジスタを選択するコントローラを備える、請求項１７記載のディジタル送信機回路。
  20. サンプル周波数で動作するディジタル帯域通過シグマ・デルタ変調器であって、
    前記サンプル周波数で与えられるディジタル入力値とフィードバック値との差分値を生成する第１の加算器と、
    前記第１の加算器からの差分値を量子化する量子化器と、
    前記量子化された差分値と前記ディジタル入力値とを加算して変調された出力を作成する第２の加算器と、
    前記差分値と前記量子化された差分値とのフィードバック差分を生成するフィードバック加算器と、
    前記フィードバック差分値に雑音伝達関数を与えて前記フィードバック値を生成するディジタル・フィルタ機能と、
    を備えるディジタル帯域通過シグマ・デルタ変調器。
  21. 前記サンプル周波数は送信周波数の或る倍数に対応し、また前記雑音伝達関数は前記送信周波数に対応する或る周波数を中心とする選択され帯域通過特性を有し、また望ましい抑制周波数に対応する少なくとも１つのノッチを有する、請求項２０記載のディジタル帯域通過シグマ・デルタ変調器。
  22. 前記雑音伝達関数は前記中心の周波数から対称に間隔をあけた第１および第２のノッチを有する、請求項２１記載のディジタル帯域通過シグマ・デルタ変調器。
  23. 前記雑音伝達関数は前記中心の周波数から非対称に間隔をあけた第１および第２のノッチを有する、請求項２１記載のディジタル帯域通過シグマ・デルタ変調器。
  24. ディジタル有限インパルス応答濾波を与え、また複数のビットの入力信号に応じて出力信号を生成する回路であって、前記回路は前記入力信号の１ビットにそれぞれ関連する複数のサブアレイで構成し、前記複数のサブアレイはそれぞれ、
    一連の遅れ段と、
    それぞれは出力ノードの第１の側に接続されるソース・ドレン経路を有し、またバイアス電圧にバイアスされるゲート電極を有する、複数のパワー・トランジスタと、
    前記複数のパワー・トランジスタの１つにそれぞれ関連し、その関連するパワー・トランジスタのソース・ドレン経路の第２の側と基準電圧との間に接続されるソース・ドレン経路を有し、また前記一連の遅れ段の選択された１つの出力に結合されるゲート電極を有する、複数のスイッチング・トランジスタと、
    を備える回路。
  25. 前記複数のサブアレイは、前記一連の遅れ段の選択された１つの出力と前記複数のスイッチング・トランジスタの関連する１つのゲート電極との間にそれぞれ結合される複数の利得制御ブロックを更に備える、請求項２４記載の回路。
  26. 前記複数のパワー・トランジスタはグループで配置され、各グループは前記一連の遅れ段の選択された１つに関連し、また前記複数のスイッチング・トランジスタはグループで配置され、各グループは前記一連の遅れ段の選択された１つに関連し、グループ内の前記複数のスイッチング・トランジスタはそれぞれその関連するグループ内の前記複数のパワー・トランジスタの１つに関連する、請求項２５記載の回路。
  27. 前記各利得制御ブロックはそれぞれ、前記複数のパワー・トランジスタのグループの１つとその関連する前記複数のスイッチング・トランジスタのグループとに関連し、また各利得制御ブロックは、複数の論理機能であって、それぞれは利得制御語の１ビットと前記一連の遅れ段の選択された１つの出力に示される論理状態とを結合する機能であり、また前記複数のスイッチング・トランジスタのグループの１つのゲートに結合される出力を有する、複数の論理機能を備える、請求項２６記載のディジタル送信機回路。
  28. 前記複数のスイッチング・トランジスタの各グループは異なる駆動力のスイッチング・トランジスタを備え、またそのグループ内の最高の駆動力を有するスイッチング・トランジスタの１つは前記利得制御語の最上位ビットに関連する、請求項２９記載のディジタル送信機回路。
  29. 前記複数のスイッチング・トランジスタの各グループ内の複数の結合は同等の駆動力を与え、また前記複数の結合の間に前記利得制御ワードの交互の値を与えるコントローラを更に備える、請求項２８記載のディジタル送信機回路。
  30. 前記複数のスイッチング・トランジスタの各グループ内の第１および第２のスイッチング・トランジスタは最小の駆動力に対応し、更に、前記利得制御ワードの交互の値を与えて前記第１または第２のスイッチング・トランジスタを選択するコントローラを備える、請求項２８記載のディジタル送信機回路。
  31. 前記各複数のパワー・トランジスタはドレン拡張ＭＯＳトランジスタを含む、請求項２４記載のディジタル送信機回路。
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