JP2015500603A

JP2015500603A - フィルタ応答を備えた変圧器電力コンバイナ

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Publication number: JP2015500603A
Application number: JP2014546129A
Authority: JP
Inventors: ヘザーラハミ; ディンレイ; ホジョーンホイ; エスハルーンバヘル
Original assignee: 日本テキサス・インスツルメンツ株式会社; テキサスインスツルメンツインコーポレイテッド
Priority date: 2011-12-07
Filing date: 2012-12-07
Publication date: 2015-01-05
Also published as: US20130148760A1; CN104011997B; WO2013086361A1; CN104011997A; US8654867B2

Abstract

増幅された無線周波数（ＲＦ）信号を生成するための方法が提供される。時間インターリーブされた信号を出力するため、インターリーバ（２０４）により同相（Ｉ）及び直交（Ｑ）信号が受信及びインターリーブされる。その後、時間インターリーブされた信号から、分配回路（２０９）により遅延された時間インターリーブされた信号が生成され、を生成するため、遅延された時間インターリーブされた信号（ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４）の各々が、複数の増幅された信号増幅器（１１２−１、１１２−２、１１２−３、１１２−４）により増幅される。その後、増幅された信号が変圧器（１１４）において組み合わされ、フィルタ（２１４）を用いて変圧器でフィルタされた応答を生成する。

Description

本願は、概して変圧器電力コンバイナに関し、更に特定して言えば、フィルタ応答を備えた変圧器電力コンバイナに関連する。

図１は、従来の無線周波数（ＲＦ）トランスミッタ１００の一例を示す。この例に示すように、ＲＦ回路要素が、所望の電力を生成するため変圧器コンバイナを用いる集積回路（ＩＣ）１０２上に含まれる。ＩＣ１０２により用いられる方式はポーラー変調方式であり、この方式は、同相（Ｉ）及び直交（Ｑ）信号を振幅及び位相に分解するためにポーラー変調器１０８を用いる。位相情報は、デジタルＰＡである電力増幅器１１２−１〜１１２−４（ＰＡ）に供給され、振幅情報は、ＰＡ１１２−１〜１１２−４の各々の電力出力を制御する電力コントローラ１１０に供給される。ＰＡ１１２−１〜１１２−４の各々は同じ信号を受け取り、それぞれの出力は変圧器１１４の一次巻線１１６−１〜１１６−４に印加されるため、各「ブランチ」からの電力はＩＣ１０２に対する出力信号を出力するため二次巻線１０８により共に付加され得る。所望とされる搬送可能な電力の量に応じて、ＰＡ１１２−１〜１１２−４の数は増大又は低減され得る。

このトランスミッタ１００に関する１つの課題は、任意のアナログフィルタリングを考慮する導入されるフィルタ応答がないことである。通常の理由は、位相変調が非常にセンシティブであり、フィルタ応答を誘導するための先行歪ませの導入が電力コントローラ１１０とＰＡ１１２−１〜１１２−４との間のミスマッチをつくり得ることである。その結果、ＩＣ１０２と負荷１０６（これはアンテナ及びマッチング回路要素であり得る）との間にオフチップバンドパスフィルタ１０４が提供される。他の従来のＲＦトランスミッタも同様の欠点を有する。例えば、直交変調器は通常、オフチップＰＡを含み、非線形構成要素を備えた線形増幅（ＬＩＮＣ）トランスミッタは通常、オフチップウィルキンソンコンバイナ及びバンドパスフィルタを含む。そのため、改善されたＲＦトランスミッタが求められている。

他の従来のシステムの幾つかの例は、下記の通りである。
Haldi et al., "A 5.8 GHz 1 V Linear Power Amplifier Using a Novel On-Chip Transformer Power Combiner in Standard 90 nm CMOS," IEEE J. of Solid-State Circuits, Vol. 43, No. 5, May 2008, pp. 1054-1063 Lai et al, "A IV 17.9dBm 60GHz Power Amplifier in Standard 65nm CMOS," 2010 IEEE Intl. Solid- State Circuits Conf. (ISSCC), Feb. 10, 2010, pp. 424-425 Chang et al, "A 77 GHz Power Amplifier Using Transformer-Based Power Combiner in 90 nm CMOS," 2010 IEEE Custom Integrated Circuits Conf. (CICC), Sept. 19-22, 2010, pp. 1-4 Kim et al, "A Linear Multi-Mode CMOS Power Amplifier With Discrete Resizing and Concurrent Power Combining Structure," IEEE J. of Solid-State Circuits, Vol. 46, No. 5, May 2011 米国特許番号第７，７７７，５７０号

一実施例は或る装置を提供する。この装置は、同相（Ｉ）信号及び直交（Ｑ）信号を受信するように構成されるインターリーバ、インターリーバに結合される分配回路、各々分配回路に結合される複数の電力増幅器（ＰＡ）、及び複数の一次巻線と二次巻線とを有する変圧器を含む。各一次巻線はＰＡの少なくとも１つに結合される。分配回路は、変圧器でフィルタ応答を生成するようにインターリーバの出力と各ＰＡとの間の複数の遅延の少なくとも１つを導入する。

一実施例に従って、分配回路は、各々がＰＡの少なくとも１つに結合される複数のチャネルと、複数の遅延回路とを更に含む。各遅延回路はチャネルの少なくとも２つの間に結合される。

一実施例に従って、複数のチャネルは、互いにインターリーブされるチャネルの第１のセット及びチャネルの第２のセットを更に含む。チャネルの第２のセットからの各チャネルはインバータを更に含む。

一実施例に従って、インターリーバは、Ｉ信号及び第１のインターリーブ信号を受信するように構成される第１のミキサ、Ｑ信号及び第２のインターリーブ信号を受信するように構成される第２のミキサ、及び第１のミキサ、第２のミキサ、及び分配回路に結合されるコンバイナを更に含む。

一実施例に従って、この装置は、変圧器の二次巻線に結合されるバンドパスフィルタを更に含む。

一実施例に従って、第１及び第２のインターリーブ信号は９０度位相がずれている。

一実施例に従って或る方法が提供される。この方法は、Ｉ及びＱ信号を受け取ること、時間インターリーブされた信号を生成するようにＩ及びＱ信号をインターリーブすること、時間インターリーブされた信号から複数の遅延された時間インターリーブされた信号を生成すること、複数の増幅された信号を生成するように遅延された時間インターリーブされた信号の各々を増幅すること、及び増幅された信号を変圧器と組み合わせることを含む。遅延された時間インターリーブされた信号は、変圧器でフィルタ応答を出力するように配される。

一実施例に従って、生成する工程は、複数の遅延された時間インターリーブされた信号から第１の遅延された時間インターリーブされた信号を出力するため時間インターリーブされた信号を第１の量遅延させること、複数の遅延された時間インターリーブされた信号から第２の遅延された時間インターリーブされた信号を出力するため時間インターリーブされた信号を第２の量遅延させることであって、第２の量が第１の量及び所定の遅延の和であること、複数の遅延された時間インターリーブされた信号から第３の遅延された時間インターリーブされた信号を出力するため時間インターリーブされた信号を第３の量遅延させることであって、第３の量が第２の量及び所定の遅延の和であること、及び複数の遅延された時間インターリーブされた信号から第４の遅延された時間インターリーブされた信号を出力するため時間インターリーブされた信号を第４の量遅延させることであって、第４の量が第３の量及び所定の遅延の和であることを更に含む。

一実施例に従って、インターリーブする工程は、Ｉ信号を第１のインターリーブ信号とミキシングすること、Ｑ信号を第２のインターリーブ信号とミキシングすること、及び時間インターリーブされた信号を出力するためミキシングされたＩ及びＱ信号を組み合わせることを更に含む。

一実施例に従って、ミキシングする工程及びミキシングされたＩ及びＱ信号を組み合わせる工程は、第１及び第２のインターリーブ信号の第１の期間の間、Ｉ信号を出力すること、第１及び第２のインターリーブ信号の第２の期間の間、Ｑ信号を出力すること、第１及び第２のインターリーブ信号の第３の期間の間、Ｉ信号の逆を出力すること、及び第１及び第２のインターリーブ信号の第４の期間の間、Ｑ信号の逆を出力することを更に含む。

一実施例に従って、時間インターリーブされた信号を第２の量遅延させる工程、及び時間インターリーブされた信号を第４の量遅延させる工程は、第２の遅延された時間インターリーブされた信号を出力するため時間インターリーブされた信号を第２の量遅延させ、且つ、反転させること、及び第３の遅延された時間インターリーブされた信号を出力するため時間インターリーブされた信号を第４の量遅延させ、且つ、反転させることを更に含む。

一実施例に従って或る装置が提供される。この装置は、Ｉ信号及びＱ信号を受信するように構成されるインターリーバ、第１、第２、第３、及び第４の遅延された時間インターリーブされた信号を生成するようにインターリーバに結合される分配回路、第１の遅延された時間インターリーブされた信号を受け取るように分配回路に結合される第１のＰＡ、第２の遅延される時間インターリーブされた信号を受け取るように分配回路に結合される第２のＰＡ、第３の遅延された時間インターリーブされた信号を受け取るように分配回路に結合される第３のＰＡ、第４の遅延された時間インターリーブされた信号を受け取るように分配回路に結合される第４のＰＡ、第１の一次巻線と、第２の一次巻線と、第３の一次巻線と、第４の一次巻線と、二次巻線とを有する変圧器を含む。第１の一次巻線が第１のＰＡに結合され、第２の一次巻線は第２のＰＡに結合され、第３の一次巻線は第３のＰＡに結合され、第４の一次巻線は第４のＰＡに結合され、第１、第２、第３、及び第４の遅延された時間インターリーブされた信号は、変圧器でフィルタ応答を生成するように導入される。

一実施例に従って、分配回路は、インターリーバと第１のＰＡとの間に結合される第１のチャネル、インターリーバに結合される第１の遅延回路、第１の遅延回路と第２のＰＡとの間に結合される第２のチャネル、第１の遅延回路に結合される第２の遅延回路、第２の遅延回路と第３のＰＡとの間に結合される第３のチャネル、第２の遅延回路に結合される第３の遅延回路、及び第３の遅延回路と第４のＰＡとの間に結合される第４のチャネルを更に含む。

一実施例に従って、第２及び第４のチャネルは、それぞれ、第１及び第２のインバータを更に含む。

図１は、従来のＲＦトランスミッタの一例の図である。

図２は、一実施例に従ったＲＦトランスミッタの一例の図である。

図３は、図２のインターリーバ及び分配回路のオペレーションを示すタイミング図の一例である。

図４は、図２のトランスミッタのフィルタ応答の図である。

図２は、例示の実施例に従ったＲＦトランスミッタ２００の一例を示す。図示するように、トランスミッタは、システム１００に類似して、変圧器１１４及びＰＡ１１２−１〜１１２−４を含む。この例では、説明のため４つのＰＡ１１２−１〜１１２−４が示されているが、所望の出力電力に応じてその数は増大又は低減され得る。しかし、トランスミッタ２００は、ポーラー変調に基づいて動作せず、代わりに、時間インターリーブされたパルス幅変調（ＰＷＭ）トランスミッタとして動作する。これを行うため、Ｉ及びＱ信号は、中心周波数Ｆｃの４倍のレートでアップサンプルされる。インターリーバ２０４（これは概してミキサ２０６−１及び２０６−２及びコンバイナ又は加算器２０８を含む）はその後、インターリーブ信号ＰＨ１及びＰＨ２を用いてＩ及びＱ信号を単一のストリームにインターリーブする。分配回路２０９（これは概して、遅延回路２１０−１〜２１０−３及びインバータ２１２−１及び２１２−２を含む）はその後、インターリーブされたストリームをＰＡ１１２−１〜１１２−４に分配し、この例では、ＰＡ１１２−１〜１１２−４の各々に対し１つのチャネルがある。分配回路２０９は更に、変圧器１１４でフィルタ応答（即ち、アナログ有限インパルス応答）を作成し得る信号ＩＮ１〜ＩＮ４を生成する各チャネルに対する遅延を導入する。変圧器１１４でフィルタ応答が作成され又は導入されるため、オフチップバンドパスフィルタ（即ち、１０４）の代わりにオンチップバンドパスフィルタ２１４を用いることができ、コストが低減される。

トランスミッタのオペレーションを図示するため、タイミング図を図３に示す。この例に示すように、インターリーブ信号ＰＨ１及びＰＨ２は０→１→０→１→０のサイクルを有し、互いに９０度位相がずれている。期間Ｔ１において、信号ＰＨ１及びＰＨ２はそれぞれ１及び０であり、これにより、Ｉ信号が信号ＩＮ１として提供され得る（ＰＡ１１２−１に対するチャネルは名目遅延を有する）。期間Ｔ２において、信号ＰＨ１及びＰＨ２はそれぞれ０及び１であり、Ｑ信号が信号ＩＮ１として提供され得る。期間Ｔ３において、信号ＰＨ１及びＰＨ２は、それぞれ−１及び０であり、Ｉ信号の逆が信号ＩＮ１として提供され得る。また、遅延回路２１０−１（これは、概して１／２サイクル遅延であるが、遅延の長さは通常はアップサンプルのレート及び／又はＰＡの数に関連する）の利用のため、ＰＡ１１２−２に対するチャネルは、期間Ｔ１からＩ信号を受け取り、これはその後、インバータ２１２−１により反転され、信号ＩＮ２として提供される。同様に、期間Ｔ４に対し、Ｑ信号の逆が信号ＩＮ１及びＩＮ２として提供され、信号ＩＮ１〜ＩＮ４に対する期間Ｔ５〜Ｔ１０に対する同様の結果が示されている。分配回路２０９（これは有限インパルス応答（ＦＩＲ）フィルタに対する構造に類似する）の構造から明らかなように、インターリーブ信号ＰＨ１及びＰＨ２に対するタイミングは、信号ＩＮ１〜ＩＮ４は同じであるか又は「整合される」。これは、或る周波数でノッチを作成し（例えば、図４にＦ_Ｃ／２、３Ｆ_Ｃ／２、及び２Ｆ_Ｃでノッチを備えて図示するように）、これは、変圧器１１４で作成されるフィルタ応答である。

変圧器１１４でフィルタ応答を作成するような方式でインターリーバ２０４及び分配回路２０９を用いる結果、幾つかの利点が実現され得る。総出力電力を増大させるため、変圧器１１４を介して並列ＰＡ１１２−１〜１１２−４と共にＩ及びＱ信号を組み合わせる完全なオンチップも達成される。一例として、個別のＰＡ１１２−１〜１１２−４が２５０ｍＷの電力を搬送することができる場合、組み合わされた電力出力は、フルに統合された解決策を備えて１Ｗであり得る。変圧器１１４でのフィルタ応答はまた、変圧器１１４に続くアナログバンドパスフィルタ２１４に対する要件を緩和する充分な量の抑制を提供し、低Ｑ値のオンチップ実装を可能にする。また、一層高い出力電力に達するために更なる並列ＰＡ（図示される４つより多い）を付加することで、更に多くのノッチ位置及び一層良好なストップバンド減衰を備えた、変圧器のフィルタ応答を改善する更なる余裕がつくられる。また、フルデジタルトランスミッタアーキテクチャにより、外部オフチップ構成要素を用いることなくスペクトルマスク要件を満たすため異なるＰＷＭ方式を用いて帯域外ノイズ及びイメージ相殺を調節するための柔軟性が提供される。

本発明に関連する技術に習熟した者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び他の実施例を実装し得ることが分かるであろう。

Claims

装置であって、
同相（Ｉ）信号及び直交（Ｑ）信号を受信するように構成されるインターリーバ、
前記インターリーバに結合される分配回路、
各々前記分配回路に結合される複数の電力増幅器（ＰＡ）、及び
複数の一次巻線と二次巻線とを有する変圧器、
を含み、
各一次巻線が前記ＰＡの少なくとも１つに結合され、前記分配回路が、前記変圧器でフィルタ応答を生成するように前記インターリーバの出力と各ＰＡとの間の複数の遅延の少なくとも１つを導入する、
装置。
請求項１に記載の装置であって、前記分配回路が、
各々が前記ＰＡの少なくとも１つに結合される複数のチャネル、及び
複数の遅延回路、
を更に含み、
各遅延回路が前記チャネルの少なくとも２つの間に結合される、
装置。
請求項２に記載の装置であって、前記複数のチャネルが、互いにインターリーブされるチャネルの第１のセット及びチャネルの第２のセットを更に含み、チャネルの前記第２のセットからの各チャネルがインバータを更に含む、装置。
請求項３に記載の装置であって、
前記インターリーバが、
前記Ｉ信号及び第１のインターリーブ信号を受信するように構成される第１のミキサ、
前記Ｑ信号及び第２のインターリーブ信号を受信するように構成される第２のミキサ、及び
前記第１のミキサ、前記第２のミキサ、及び前記分配回路に結合されるコンバイナ、
を更に含む、装置。
請求項４に記載の装置であって、前記装置が、前記変圧器の前記二次巻線に結合されるバンドパスフィルタを更に含む、装置。
請求項５に記載の装置であって、前記第１及び第２のインターリーブ信号が９０度位相がずれている、装置。
方法であって、
Ｉ及びＱ信号を受け取ること、
時間インターリーブされた信号を生成するように前記Ｉ及びＱ信号をインターリーブすること、
前記時間インターリーブされた信号から複数の遅延された時間インターリーブされた信号を生成すること、
複数の増幅された信号を生成するように前記遅延された時間インターリーブされた信号の各々を増幅すること、及び
前記増幅された信号を変圧器と組み合わせることであって、前記遅延された時間インターリーブされた信号が、前記変圧器でフィルタ応答を出力するように配されること、
を含む、方法。
請求項７に記載の方法であって、前記生成する工程が、
前記複数の遅延された時間インターリーブされた信号から第１の遅延された時間インターリーブされた信号を出力するため前記時間インターリーブされた信号を第１の量遅延させること、
前記複数の遅延された時間インターリーブされた信号から第２の遅延された時間インターリーブされた信号を出力するため前記時間インターリーブされた信号を第２の量遅延させることであって、前記第２の量が前記第１の量及び所定の遅延の和であること、
前記複数の遅延された時間インターリーブされた信号から第３の遅延された時間インターリーブされた信号を出力するため前記時間インターリーブされた信号を第３の量遅延させることであって、前記第３の量が前記第２の量及び前記所定の遅延の和であること、及び
前記複数の遅延された時間インターリーブされた信号から第４の遅延された時間インターリーブされた信号を出力するため前記時間インターリーブされた信号を第４の量遅延させることであって、前記第４の量が前記第３の量及び前記所定の遅延の和であること、
を更に含む、方法。
請求項８に記載の方法であって、前記インターリーブする工程が、
前記Ｉ信号を第１のインターリーブ信号とミキシングすること、
前記Ｑ信号を第２のインターリーブ信号とミキシングすること、及び
前記時間インターリーブされた信号を出力するため前記ミキシングされたＩ及びＱ信号を組み合わせること、
を更に含む、方法。
請求項９に記載の方法であって、ミキシングする前記工程及び前記ミキシングされたＩ及びＱ信号を組み合わせる前記工程が、
前記第１及び第２のインターリーブ信号の第１の期間の間、前記Ｉ信号を出力すること、
前記第１及び第２のインターリーブ信号の第２の期間の間、前記Ｑ信号を出力すること、
前記第１及び第２のインターリーブ信号の第３の期間の間、前記Ｉ信号の逆を出力すること、及び
前記第１及び第２のインターリーブ信号の第４の期間の間、前記Ｑ信号の逆を出力すること、
を更に含む、方法。
請求項１０に記載の方法であって、前記時間インターリーブされた信号を前記第２の量遅延させる前記工程、及び前記時間インターリーブされた信号を前記第４の量遅延させる前記工程が、
前記第２の遅延された時間インターリーブされた信号を出力するため前記時間インターリーブされた信号を前記第２の量遅延させ、且つ、反転させること、及び
前記第３の遅延された時間インターリーブされた信号を出力するため前記時間インターリーブされた信号を前記第４の量遅延させ、且つ、反転させること、
を更に含む、方法。
装置であって、
Ｉ信号及びＱ信号を受信するように構成されるインターリーバ、
第１、第２、第３、及び第４の遅延された時間インターリーブされた信号を生成するように前記インターリーバに結合される分配回路、
前記第１の遅延された時間インターリーブされた信号を受け取るように前記分配回路に結合される第１のＰＡ、
前記第２の遅延される時間インターリーブされた信号を受け取るように前記分配回路に結合される第２のＰＡ、
前記第３の遅延された時間インターリーブされた信号を受け取るように前記分配回路に結合される第３のＰＡ、
前記第４の遅延された時間インターリーブされた信号を受け取るように前記分配回路に結合される第４のＰＡ、
第１の一次巻線と、第２の一次巻線と、第３の一次巻線と、第４の一次巻線と、二次巻線とを有する変圧器、
を含み、
前記第１の一次巻線が前記第１のＰＡに結合され、前記第２の一次巻線が前記第２のＰＡに結合され、前記第３の一次巻線が前記第３のＰＡに結合され、前記第４の一次巻線が前記第４のＰＡに結合され、前記第１、第２、第３、及び第４の遅延された時間インターリーブされた信号が、前記変圧器でフィルタ応答を生成するように導入される、
装置。
請求項１２に記載の装置であって、前記分配回路が、
前記インターリーバと前記第１のＰＡとの間に結合される第１のチャネル、
前記インターリーバに結合される第１の遅延回路、
前記第１の遅延回路と前記第２のＰＡとの間に結合される第２のチャネル、
前記第１の遅延回路に結合される第２の遅延回路、
前記第２の遅延回路と前記第３のＰＡとの間に結合される第３のチャネル、
前記第２の遅延回路に結合される第３の遅延回路、及び
前記第３の遅延回路と前記第４のＰＡとの間に結合される第４のチャネル、
を更に含む、装置。
請求項１３に記載の装置であって、前記第２及び第４のチャネルが、それぞれ、第１及び第２のインバータを更に含む、装置。
請求項１４に記載の装置であって、前記インターリーバが、
前記Ｉ信号及び第１のインターリーブ信号を受信するように構成される第１のミキサ、
前記Ｑ信号及び第２のインターリーブ信号を受信するように構成される第２のミキサ、及び
前記第１のミキサ、前記第２のミキサ、及び前記分配回路に結合されるコンバイナ、
を更に含む、装置。
請求項１５に記載の装置であって、前記装置が、前記変圧器の前記二次巻線に結合されるバンドパスフィルタを更に含む、装置。
請求項１６に記載の装置であって、前記第１及び第２のインターリーブ信号が９０度位相がずれている、装置。